JP7248842B1 - 半導体装置 - Google Patents

Abstract

【課題】 複数プレーンの処理効率を改善した半導体装置を提供する。【解決手段】 本発明のフラッシュメモリ１００は、プレーンＰ０およびプレーンＰ１を含むメモリセルアレイと、プレーンＰ０、Ｐ１の読出し動作およびプログラム動作を制御可能なコントローラ１３０と、プレーンＰ０から読み出されたデータまたはプレーンＰ０にプログラムすべきデータを保持可能なラッチＬ１、Ｌ２と、プレーンＰ１から読み出されたデータまたはプレーンＰ１にプログラムすべきデータを保持可能なラッチＬ１、Ｌ２とを有し、コントローラ１３０は、外部から入力されたコマンドに応じてプレーンＰ０のプログラム動作を行うとき、プレーンＰ１の読出し動作を可能にする。【選択図】 図５

Description

本発明は、フラッシュメモリ等の半導体装置に関し、特に複数のプレーンまたはバンクを有するフラッシュメモリの動作に関する。

ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ内に形成されるブロックの数を増やすことで記憶容量を増加させることが可能である。しかし、ブロック数が増えると、ブロックの方向に延在するグローバルビット線の配線が長くなり、その増加した負荷容量により読出し速度等が遅くなってしまう。そこで、記憶容量の増加を図りつつグローバルビット線の負荷容量を抑えるためにメモリセルアレイを複数のプレーンまたはバンクに分割している。

特許文献１は、複数のプレーンを持つＮＡＮＤフラッシュメモリのページの連続読出し方法を開示している。具体的には、選択されたプレーンから読み出されたデータをラッチに保持し、当該ラッチに保持したデータを非選択プレーンのラッチに転送し、選択プレーンのラッチと非選択プレーンのラッチとをパイプライン化することで連続読出しの高速化を図っている。また、特許文献２は、非選択時にプレーンのＮＡＮＤストリングに流れる不所望な電流の発生を抑制する技術を開示している。

特許第６１７８９０９号公報 特許第６７７０１４０号公報

複数のプレーンまたはバンクを持つマルチプレーンタイプのフラッシュメモリは、１つのチップ上に複数のプレーンを形成し、複数のプレーンの各々は、それぞれの行デコータ／駆動回路、列デコーダ、ページバッファ／センス回路等によって動作可能であり、コントローラや入出力回路は、複数のプレーンによって共有することができる。コントローラは、入力されたアドレス情報に基づき複数のプレーンの中から１つまたは複数のプレーンを選択し、選択したプレーンの読出し、プログラム、消去等の動作を制御する。

図１に、２つのプレーンＰ０、Ｐ１が形成されたフラッシュメモリの概略構成を示す。同図には、プレーンＰ０とプレーンＰ１のそれぞれの一部のブロックｎ－１、ｎ、ｎ＋１と、それらの各ブロックのワード線を駆動する行駆動回路Ｘ＿ＤＲＶｎ－１、ｎ、ｎ＋１と、それらの各ブロックのビット線側選択トランジスタおよびソース線側選択トランジスタを駆動する２つの駆動制御回路１０Ａ、１０Ｂとが例示されている。駆動制御回路１０Ａ、１０Ｂは、ＮＡＮＤストリングのソース線側選択トランジスタを駆動するための選択信号ＳＧＳとビット線側選択トランジスタを駆動するための選択信号ＳＧＤを出力する。

例えば、プレーンＰ０が選択され、プレーンＰ１が非選択され、ブロックｎが選択され、プレーンＰ０の読出しが行われると仮定する。行デコーダ（図示省略）は、行アドレスのデコード結果に基づきブロックｎを選択するためのブロック選択信号ＢＳＥＬｎを選択プレーンＰ０の行駆動回路Ｘ＿ＤＲＶｎおよび非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎに共通に出力する。これにより、選択プレーンＰ０および非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎのパストランジスタがオンする。

選択プレーンＰ０では、駆動制御回路１０Ａによりビット線側選択トランジスタおよびソース線側選択トランジスタがオンし、選択ワード線にＧＮＤ電圧が印加され、非選択ワード線に読み出し電圧Ｖｐａｓｓが印加され、選択プレーンＰ０のページバッファ／センス回路に選択ページのデータが読み出され、これが入出力回路を介して外部に出力される。

非選択プレーンＰ１では、行駆動回路Ｘ＿ＤＲＶのパストランジスタはオンされるが、駆動制御回路１０Ｂによりビット線側選択トランジスタおよびソース線側選択トランジスタがオフされ、非選択プレーンＰ１は、選択プレーンＰ０の動作の影響を受けない。

従来のマルチプレーンのＮＡＮＤフラッシュメモリでは、１つのプレーンを選択し、選択したプレーンについて動作を行っている間、非選択プレーンについて動作させることができない。つまり、２つのプレーンを同時に動作させる仕様にはなっていない。例えば、プレーンＰ０にプログラムをし、プレーンＰ１に読出しを行う場合、プレーンＰ０のためのプログラムコマンド、アドレス、データを入力し、プレーンＰ０のプログラム終了後に、プレーンＰ１のための読出しコマンド、アドレスを入力しなければならない。また、プレーンＰ０にプログラムをし、プレーンＰ１にプログラムをする場合、プレーンＰ０のためのプログラムコマンド、アドレスおよびデータを入力し、次いで、プレーンＰ１のためのプログラムコマンド、アドレスおよびデータを入力しなければならない。このように複数のプレーンの動作を実行させる場合、必ずしも処理効率が十分ではなかった。

また、ニューロモルフィックチップ等では、学習または重み付け処理のため高速の積和演算処理が求められる。積和演算処理は、行列演算のように加算または乗算したデータを次のデータに加算または乗算を繰り返すため、ホスト側にとっては、処理したデータまたは処理すべきデータが同一プレーン内にある方が迅速な演算処理をする上で望ましい。

一方、フラッシュメモリには、内部的にデータの格納位置を移し替えることができるコピーバック等の機能が搭載されているが、コピーバック機能は、同一プレーン内の使用に限られ、プレーン間を跨ぐデータの移し替えには使用することができない。例えば、プレーンＰ０に格納されたデータをプレーンＰ１に移し替えるには、プレーンＰ０から読み出したデータを一旦外部に出力し、その後、読み出したデータを外部から入力し、プレーンＰ１にプログラムしなければならない。

図２は、プレーン間を跨ぐデータの移し替えを行うときの動作フローを示している。ホスト側は、プレーンＰ０の読出しのためのコマンド、アドレスを入力し（Ｓ１０）、プレーンＰ０からデータＤ１を読出し、読み出したデータＤ１をホスト側に出力し（Ｓ２０）、次いで、ホスト側は、プレーンＰ１のプログラムのためのコマンド、アドレス、データＤ１を入力し（Ｓ３０）、プレーンＰ１にデータＤ１をプログラムする（Ｓ４０）。このように、従来のマルチプレーンのフラッシュメモリでは、プレーン間を跨ぐデータの移し替えには時間を要し、ホスト側の処理も煩雑になってしまう。

本発明は、このような従来の課題を解決し、複数プレーンの処理効率を改善した半導体装置を提供することを目的とする。

本発明に係る半導体装置は、少なくとも第１および第２のプレーンを含むメモリセルアレイと、第１および第２のプレーンの読出し動作およびプログラム動作を制御可能な制御手段と、第１のプレーンから読み出されたデータまたは第１のプレーンにプログラムすべきデータを保持可能な第１のデータ保持手段と、第２のプレーンから読み出されたデータまたは第２のプレーンにプログラムすべきデータを保持可能な第２のデータ保持手段とを有し、前記制御手段は、外部から入力されたコマンドに応じて第１のプレーンのプログラム動作を行うとき、第２のプレーンの読出し動作を可能にする。

ある態様では、前記制御手段は、第１のプレーンのプログラムベリファイ読出し動作を行うとき、第２のプレーンのアレイ読出しを行う。ある態様では、前記制御手段は、前記コマンドに関連して外部から入力されたアドレスに従い第１のプレーンの選択ページへのプログラムと第２のプレーンの選択ページの読出しとを行う。ある態様では、前記制御手段は、第２のプレーンから読み出された読出しデータを第２のデータ保持手段に保持させ、第２のデータ保持手段に保持された読出しデータを第１のデータ保持手段に転送する。ある態様では、半導体装置はさらに、データの誤り検出・訂正を行う誤り検出訂正手段を含み、前記誤り検出訂正手段は、前記第２のデータ保持手段から転送された読出しデータの誤り検出・訂正を行い、誤り訂正したデータを第１のデータ保持手段に転送する。ある態様では、前記制御手段は、第１のデータ保持手段に保持された前記読出しデータを第１のプレーンにプログラムする。ある態様では、前記制御手段は、第１のプレーンにプログラムしたときの選択ページに隣接する選択ページに前記読出しデータをプログラムする。ある態様では、前記制御手段は、外部から入力されたアドレスに従い前記読出しデータをプログラムする。ある態様では、前記制御手段は、内部的に生成されたプログラムコマンドに応答して前記読出しデータをプログラムする。ある態様では、前記制御手段は、外部から入力されたプログラムコマンドに応答して前記読出しデータをプログラムする。ある態様では、前記制御手段は、第１のプレーンにプログラムしたときと同一の選択ページに前記読出しデータをプログラムする。

さらに本発明に係る半導体装置は、少なくとも第１および第２のプレーンを含むメモリセルアレイと、第１および第２のプレーンの読出し動作およびプログラム動作を制御可能な制御手段と、第１のプレーンから読み出されたデータまたは第１のプレーンにプログラムすべきデータを保持可能な第１のデータ保持手段と、第２のプレーンから読み出されたデータまたは第２のプレーンにプログラムすべきデータを保持可能な第２のデータ保持手段とを有し、前記制御手段は、外部から入力されたコマンドに応じて第２のプレーンから読み出された読出しデータを第１のプレーンにプログラムすることを可能にする。

ある態様では、前記制御手段は、前記コマンドに関連して外部から入力されたアドレスに従い前記読出しデータを第１のプレーンの選択ページにプログラムする。ある態様では、前記制御手段は、内部的に生成されたアドレスに従い前記読出しデータを第１のプレーンの選択ページにプログラムする。

本発明によれば、第１のプレーンのプログラム動作を行うとき第２のプレーンの読出し動作を可能にしたので、複数のプレーンを同時に動作させることで処理効率を向上させることができる。

従来のマルチプレーンタイプのフラッシュメモリの概略構成を示す図である。 従来のプレーン間を跨ぐデータの移し替えの動作フローを示す図である。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 本発明の第１の実施例に係る複数プレーンの同時動作を示すフローである。 第１の実施例による複数プレーンの同時動作を模式的に説明する図である。 本発明の第２の実施例による複数プレーンの同時動作を模式的に説明する図である。 本発明の第３の実施例による複数プレーンの同時動作を模式的に説明する図である。 本発明の第４の実施例に係る複数プレーンの同時動作を示すフローである。 本発明の第４の実施例による複数プレーンの同時動作を模式的に説明する図である。

本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。また、本発明の半導体装置は、ＳＰＩ(Serial Peripheral Interface)を搭載し、外部クロック信号に同期した動作が可能である。

次に、本発明の実施例について図面を参照して説明する。図３は、本発明の実施例に係るマルチプレーンタイプのＮＡＮＤ型フラッシュメモリの構成を示す図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成された２つのプレーンＰ０、Ｐ１を含むメモリセルアレイと、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からのコマンドや外部制御信号（図示されないチップイネーブルＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、レディ・ビジーＲＹ／ＢＹ等）に基づき読出し、プログラムおよび消去の動作を制御するコントローラ１３０と、プレーンＰ０、Ｐ１にプログラムするデータやそこから読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１４０と、内部バス１９０のデータ転送を制御する転送制御部１５０と、アドレスレジスタ１２０からの行アドレス情報Ａｘに基づきプレーンＰ０、Ｐ１のブロックの選択やワード線の選択等を行うワード線選択駆動回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１７０－０、１７０－１と、アドレスレジスタ１２０からの列アドレス情報Ａｙに基づきビット線の選択等を行う列選択回路１８０－０、１８０－１と、各部を接続する内部バス１９０とを含む。また、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers等）を生成する電圧発生回路を含む。

プレーンＰ０、Ｐ１は、物理的に分離された領域に形成されたメモリアレイであり、例えば、プレーンＰ０、Ｐ１は、それぞれ分離されたＰウエル内に形成される。プレーンは、メモリマットまたはメモリバンクと称されることもある。プレーンＰ０は、複数のブロックを含み、この例では、プレーンＰ０は、１０２４個の偶数番号のブロック（ＢＬＫ０、２、・・・、２０４４、２０４６）を含む。プレーンＰ１も同様に、１０２４個の奇数番号のブロック（ＢＬＫ１、３、・・・、２０４５、２０４７）を含んで構成される。

１つのブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、複数のメモリセル、ビット線側選択トランジスタと、ソース線側選択トランジスタ、ダミーセル等を含む。なお、ＮＡＮＤストリングは、基板表面に２次元アレイ状に形成されてもよいし、基板上に３次元アレイ状に形成されてもよい。また、１つのメモリセルは、１ビットを記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

ワード線選択駆動回路１６０は、行アドレスＡｘに基づきプレーンＰ０のブロックおよび／またはプレーンＰ１のブロックを選択し、さらに選択したブロックのワード線を選択する。ここで留意すべきは、ワード線選択駆動回路１６０は、プレーンＰ０とプレーンＰ１を同時に動作させる場合には、プレーンＰ０とプレーンＰ１のブロックをそれぞれ個別に選択し、つまり、プレーンＰ０に関するアドレスに基づきプレーンＰ０のブロックを選択し、プレーンＰ１に関するアドレスに基づきプレーンＰ１のブロックを選択する。さらにワード線選択駆動回路１６０は、プレーンＰ０とプレーンＰ１を同時に動作させる場合には、プレーンＰ０の動作に応じた選択信号ＳＧＳ／ＳＧＤをビット線側選択トランジスタ／ソース線側選択トランジスタに出力し、プレーンＰ１の動作に応じた選択信号ＳＧＳ／ＳＧＤをビット線側選択トランジスタ／ソース線側選択トランジスタに出力する。

ＥＣＣ回路１４０は、プログラムすべきデータまたは読み出されたデータの誤り検出および訂正を行う。ＥＣＣの演算は、例えば、ハミングコードやリード・ソロモンなどの公知の手法によって行われ、入力されたｋビットまたはｋバイトの入力データＤｉをｐ＝ｋ＋ｑに変換する。「ｑ」は、データの誤り検出訂正に必要な誤り訂正符号またはパリティビットである。

プレーンＰ０には、ページバッファ／センス回路１７０－０および列選択回路１８０－０が用意され、プレーンＰ１には、ページバッファ／センス回路１７０－１および列選択回路１８０－１が用意される。プレーンＰ０の各ＮＡＮＤストリングは、ビット線側選択トランジスタを介して対応するビット線に接続され、ビット線は、ページバッファ／センス回路１７０－０に接続される。同様に、プレーンＰ１の各ＮＡＮＤストリングは、ビット線側選択トランジスタを介して対応するビット線に接続され、ビット線は、ページバッファ／センス回路１７０－１に接続される。

ページバッファ１７０－０、１７０－１は、１ページ分のデータを保持可能な第１のラッチＬ１と、第１のラッチＬ１との間でデータ転送が可能な第２のラッチＬ２とを含む（図５を参照）。ページバッファ/センス回路１７０－０、１７０－１の各ラッチＬ２は、内部バス１９０を介して入出力バッファ１１０、ＥＣＣ回路１４０等に接続され、内部バス１９０によるデータ転送は、転送制御部１５０によって制御される。ある態様では、ラッチＬ１、Ｌ２は、それぞれ１／２ページ単位でデータを保持する第１のキャッシュＣ０と第２のキャッシュＣ１とを含み、第１のキャッシュＣ０は、第２のキャッシュＣ１から独立してデータを転送できるように構成される。

各プレーンの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る読み出し電圧（例えば０Ｖ）を印加し、非選択ワード線に読み出しパス電圧Ｖｐａｓｓを印加し、選択信号ＳＧＤ／ＳＧＳによりビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇを印加し、非選択ワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、プログラムデータに応じた電圧をビット線に印加する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに消去電圧Ｖｅｒｓを印加し、ブロック単位でデータを消去する。

本発明の第１の実施例では、コントローラ１３０は、新たに用意されたコマンドによって２つのプレーンＰ０、Ｐ１を同時に動作させることを可能にする。具体的には、コントローラ１３０は、２つのプレーンの動作を可能にするための新規なコマンド（便宜上、「同時コマンド」と称す）を受け取ると、それに応じて、一方のプレーンでプログラム動作を行い、他方のプレーンで読出し動作を行うことを可能にする。

図４は、第１の実施例による複数プレーンが同時に動作されるときのフローであり、図５は、複数プレーンの動作を模式的に説明する図である。ここでは、プレーンＰ０についてプログラムを行い、プレーンＰ１について読出しを行う例を示す。

コントローラ１３０は、ホスト側から入出力バッファ１１０を介して同時コマンドを受け取ると（Ｓ１００）、それに応答して、複数プレーンの同時動作の制御シーケンスを開始する。同時コマンドに関連して、ホスト側から入出力バッファ１１０を介してプレーンＰ０のプログラム用のアドレスＡ０およびデータＤ０と、プレーンＰ１の読出し用のアドレスＡ１とが入力される（Ｓ１１０）。同時コマンドは、プレーンＰ０、Ｐ１のそれぞれの動作を識別できるような２組のコマンドを持つようにしてもよく、つまり、プレーンＰ０がプログラム、プレーンＰ１が読出しを識別する同時コマンド＿０と、プレーンＰ０が読出し、プレーンＰ１がプログラムを識別する同時コマンド＿１を備えることができる。あるいは、２つのコマンドを入力し、入力するコマンドの順序または組み合わせによって、プレーンＰ０、Ｐ１で行われる動作を識別するようにしてもよい。

入力されたアドレスＡ０、Ａ１は、アドレスレジスタ１２０に保持され、アドレスＡ０、Ａ１は、ワード線選択駆動回路１６０および列選択回路１８０－０、１８０－１に提供される。また、入力されたデータＤ０は、内部バス１９０を介してＥＣＣ回路１４０に転送され、ＥＣＣ回路１４０によって誤り訂正符号が生成される。生成された誤り訂正符号は、データＤ０とともにプレーンＰ０のページバッファ／センス回路１７０－０のラッチＬ２にセットされる（Ｓ１２０）。

一方、ワード線選択駆動回路１６０は、アドレスレジスタ１２０から提供されるアドレスＡ０に基づきプレーンＰ０のブロックを選択し、かつ選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加し、選択信号ＳＧＤ／ＳＧＳを介してビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせる。ラッチＬ２に保持されたデータＤ０は、ラッチＬ１に転送され、その結果、図５（Ａ）に示すように、プレーンＰ０の選択ページＰａｇｅＡにデータＤ０がプログラムされる（Ｓ１３０）。

ＩＳＰＰによるプログラムでは、メモリセルにデータ「０」が正しくプログラムされたか否かを検証するためのベリファイ読出しが行われ、プログラムが不合格と判定された場合には、ステップ電圧を増加させたプログラム電圧がさらに選択ワード線に印加され、プログラムが行われる。

コントローラ１３０は、プレーンＰ０のベリファイ読出しをするとき、同時にプレーンＰ１の読出しを制御する。ワード線選択駆動回路１６０は、アドレスレジスタ１２０から提供されるアドレスＡ１に基づきプレーンＰ１のブロックを選択し、かつ選択ワード線に読出し電圧を印加し、非選択ワード線にパス電圧を印加し、選択信号ＳＧＤ／ＳＧＳを介してビット線側選択トランジスタとソース線側選択トランジスタをオンさせる。その結果、ベリファイ読出し動作と同時に、図５（Ｂ）に示すように、プレーンＰ１の選択ページＰａｇｅＢが読み出され、読み出されたデータＤ１がラッチＬ１に保持される（Ｓ１４０）。

次に、プレーンＰ０のプログラム動作とは非同期に、プレーンＰ１のラッチＬ１に保持されたデータＤ１がラッチＬ２に転送され、ラッチＬ２に保持されたデータＤ１が内部バス１９０を介してＥＣＣ回路１４０に転送され、そこで誤り訂正符号に基づきデータＤ１の誤り訂正が行われ（Ｓ１５０）、誤り訂正されたデータＤ１がプレーンＰ０のラッチＬ２に転送される（Ｓ１６０）。

ラッチＬ２に保持されたデータＤ１は、例えば、新たなプログラムコマンドが外部から入力されたときにプレーンＰ０にプログラムされたり、あるいは新たな読出しコマンドが外部から入力されたときに読出しデータとして出力させることができる。前者のプログラムを行う場合には、ラッチＬ２からデータＤ１をＥＣＣ回路１４０に読出し、通常の入力データと同様に誤り訂正符号を生成させ、当該誤り訂正符号をラッチＬ２にライトバックしても良いし、あるいは、データＤ１は、ＥＣＣ回路１４０によって既に訂正されているので、ＥＣＣ回路１４０に読み出すことなくそのままプレーンＰ０にプログラムしてもよい（この場合、誤り訂正符号は、データ無しかデフォルトの値雄とする）。

このように本実施例によれば、一方のプレーンにプログラムをするとき、同時に他方のプレーンの読出しを可能にしたので、フラッシュメモリの処理効率を向上させることができる。さらに本実施例のマルチプレーンのフラッシュメモリをニューロモルフィックチップに適用することができる。

次に、本発明の第２の実施例について図６を参照して説明する。第２の実施例では、コントローラ１３０は、同時コマンドによる読出しが行われた場合、読み出したデータを、内部的に生成されたコマンドおよびアドレスに従いプレーンＰ０の選択ページにプログラムするような制御を行う。内部アドレスは、特に限定されないが、例えば、同時コマンドによるプログラムが行われた選択ページに隣接するページアドレスであることができる。この場合、ワード線選択駆動回路１６０は、同時コマンドのときに入力された行アドレスを内部アドレスカウンタにより１つインクリメントすることで内部アドレスを生成する。また、別な例では、内部アドレスは、プレーンＰ１から読み出したデータが予め決められたブロック内に順次スタックされるようにページアドレスであることができる。

図６（Ａ）は、同時コマンドによってプレーンＰ１から読み出したデータＤ１を、内部アドレスに従いプレーンＰ０の選択ページＰａｇｅＡに隣接するＰａｇｅＣにプログラムする例を示している。

また、他の態様として、コントローラ１３０は、同時コマンドを実行した後に入出力バッファ１１０を介して新たなプログラムコマンドが入力された場合には、ラッチＬ２に保持されたデータＤ１を内部アドレスに従いプログラムするようにしてもよい。

さらに、他の態様として、コントローラ１３０は、同時コマンドを実行した後に入出力バッファ１１０を介して新たなプログラムコマンドおよびアドレスが入力された場合には、ラッチＬ２に保持されたデータＤ１を入力されたアドレスにより指定された選択ページにプログラムするようにしてもよい。図６（Ｂ）は、入出力バッファ１１０から新たなプログラムコマンドとアドレスＡ２とが入力されたとき、アドレスＡ２により指定された選択ページＰａｇｅＤにデータＤ１がプログラムされる例を示している。

このように本実施例によれば、同時コマンドによってプレーンから読み出したデータを外部に出力させることなく他のプレーンにプログラムすることができるので、フラッシュメモリの処理効率を向上させることができる。

次に、本発明の第３の実施例について図７を参照して説明する。第３の実施例は、選択ページに部分書込みを行うことを可能にする。図７（Ａ）は、同時コマンドによりプレーンＰ０の選択ページＰａｇｅＡに、１ページよりも少ないサイズのデータＤ０（図の例は、１／２ページ分のデータ）がプログラムされる例を示している。図７（Ｂ）は、同時コマンドによりプレーンＰ１の選択ページＰａｇｅＢから読み出されたデータＤ１の一部のデータＤ１ＡがプレーンＰ０のラッチＬ２に転送され、その後、内部アドレスに従い選択ページＰａｇｅＡにプログラムされる例を示している。

このように本実施例によれば、同時コマンドによってプレーンから読み出したデータ、同時コマンドによってプログラムした選択ページと同一の選択ページにプログラムすることができ、フラッシュメモリの利便性をさらに向上させることができる。

次に、本発明の第４の実施例について説明する。第４の実施例は、プレーン間を跨ぐデータの移動を１つのコマンドによる可能にする。図８は、第４の実施例による同時コマンドの動作フローを示し、図９は、同時コマンドによる動作を模式的に説明する図である。ここでは、プレーンＰ０についてプログラムを行い、プレーンＰ１について読出しを行う例を示す。

コントローラ１３０は、ホスト側から入出力バッファ１１０を介して同時コマンドを受け取ると（Ｓ２００）、それに応答して、複数プレーンの同時動作の制御シーケンスを開始する。制御シーケンスは、最初に読出し動作を行い、次にプログラム動作を行う。

ホスト側から入出力バッファ１１０を介してプレーンＰ０のプログラム用のアドレスＡ０とプレーンＰ１の読出し用のアドレスＡ１とが入力されると（Ｓ２１０）、アドレスＡ０、Ａ１がアドレスレジスタ１２０に保持される。アドレスＡ０、Ａ１は、読出し動作時およびプログラム動作時にワード線選択駆動回路１６０および列選択回路１８０－０、１８０－１に提供される。

プレーンＰ１で読出し動作が行われるとき、ワード線選択駆動回路１６０は、アドレスレジスタ１２０から提供されるアドレスＡ１に基づきプレーンＰ１のブロックを選択し、かつ選択ワード線に読出し電圧を印加し、非選択ワード線にパス電圧を印加し、選択信号ＳＧＤ／ＳＧＳを介してビット線側選択トランジスタとソース線側選択トランジスタをオンさせる。その結果、図９（Ａ）に示すように、プレーンＰ１の選択ページＰａｇｅＢが読み出され、読み出されたデータＤ１がラッチＬ１に保持される（Ｓ２２０）。

次に、プレーンＰ１のラッチＬ１に保持されたデータＤ１がラッチＬ２に転送され、ラッチＬ２に保持されたデータＤ１が内部バス１９０を介してＥＣＣ回路１４０に転送され、そこで誤り訂正符号に基づきデータＤ１の誤り訂正が行われ（Ｓ２３０）、誤り訂正されたデータＤ１がプレーンＰ０のラッチＬ２に転送される（Ｓ２４０）。

次に、ラッチＬ２に保持されたデータＤ１がラッチＬ１にセットされ、また、ワード線選択駆動回路１６０は、アドレスレジスタ１２０から提供されるアドレスＡ０に基づきプレーンＰ０のブロックを選択し、かつ選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加し、選択信号ＳＧＤ／ＳＧＳを介してビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、これにより、図９（Ｂ）に示すように、プレーンＰ０の選択ページＰａｇｅＡにデータＤ１がプログラムされる（Ｓ２５０）。

ここでは、プレーンＰ０の選択ページＰａｇｅＡを特定するためのアドレスＡ０を外部から入力するようにしたが、例えば、予め決められたブロック内に、プレーンＰ１から読み出された読出しデータをシーケンシャルに格納する場合には、内部アドレスカウンタによって生成された内部アドレスによって選択ページを特定することができ、アドレスＡ０の入力を不要にしてもよい。

このように本実施例によれば、一方のプレーンから読み出したデータを外部に出力することなく他方のプレーンにプログラムするようにしたので、プレーン間を跨ぐデータの移し替えをより高速に行うことができ、かつホスト側への負担を軽減させることができる。

上記実施例では、２つのプレーンを有するフラッシュメモリを例示したが、プレーンの数は２つに限らず、３つ以上であってもよい。例えば、プレーン数が３つであるとき、ある１つのプレーンにプログラムをするとき、そのベリファイ読出し動作時に他の任意の１つのプレーンの読出しを行うことができる。また、ある１つのプレーンから読み出されたデータを他の任意の１つのプレーンにプログラムし、プレーン間のデータの移し替えを行うことができる。プレーン数が３つ以上であるとき、プレーンの選択は、例えば、入力された列アドレスに基づき行われる。

上記実施例では、フラッシュメモリがＥＣＣ回路を搭載する例を示したが、これは一例であり、フラッシュメモリは、必ずしもオンチップのＥＣＣ回路を搭載しなくてもよく、ホスト側がＥＣＣ機能を搭載するようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：入出力バッファ
１２０：アドレスレジスタ
１３０：コントローラ
１４０：ＥＣＣ回路
１５０：転送制御部
１６０：ワード線選択駆動回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部バス
Ｐ０、Ｐ１：プレーン

Claims (14)

1. 少なくとも第１および第２のプレーンを含むメモリセルアレイと、
   第１および第２のプレーンの読出し動作およびプログラム動作を制御可能な制御手段と、
   第１のプレーンから読み出されたデータまたは第１のプレーンにプログラムすべきデータを保持可能な第１のデータ保持手段と、
   第２のプレーンから読み出されたデータまたは第２のプレーンにプログラムすべきデータを保持可能な第２のデータ保持手段とを有し、
   前記制御手段は、外部から入力されたコマンドに応じて第２のプレーンから読み出された読出しデータを前記第２のデータ保持手段に保持させ、前記第２のデータ保持手段に保持された読出しデータを前記第１のデータ保持手段に転送する、半導体装置。
2. 前記制御手段は、第１のプレーンのプログラム動作を行うとき、第２のプレーンの読出し動作を可能にする、請求項１に記載の半導体装置。
3. 前記制御手段は、第１のプレーンのプログラムベリファイ読出し動作を行うとき、第２のプレーンのアレイ読出しを行う、請求項２に記載の半導体装置。
4. 前記制御手段は、前記コマンドに関連して外部から入力されたアドレスに従い第１のプレーンの選択ページへのプログラムと第２のプレーンの選択ページの読出しとを行う、請求項２に記載の半導体装置。
5. 半導体装置はさらに、データの誤り検出・訂正を行う誤り検出訂正手段を含み、
   前記誤り検出訂正手段は、前記第２のデータ保持手段から転送された読出しデータの誤り検出・訂正を行い、誤り訂正したデータを第１のデータ保持手段に転送する、請求項１に記載の半導体装置。
6. 前記制御手段は、第１のデータ保持手段に保持された前記読出しデータを第１のプレーンにプログラムする、請求項１に記載の半導体装置。
7. 前記制御手段は、第１のプレーンにプログラムしたときの選択ページに隣接する選択ページに前記読出しデータをプログラムする、請求項１に記載の半導体装置。
8. 前記制御手段は、外部から入力されたアドレスに従い前記読出しデータをプログラムする、請求項１に記載の半導体装置。
9. 前記制御手段は、内部的に生成されたプログラムコマンドに応答して前記読出しデータをプログラムする、請求項１に記載の半導体装置。
10. 前記制御手段は、外部から入力されたプログラムコマンドに応答して前記読出しデータをプログラムする、請求項１に記載の半導体装置。
11. 前記制御手段は、第１のプレーンにプログラムしたときと同一の選択ページに前記読出しデータをプログラムする、請求項１に記載の半導体装置。
12. 少なくとも第１および第２のプレーンを含むメモリセルアレイと、
    第１および第２のプレーンの読出し動作およびプログラム動作を制御可能な制御手段と、
    第１のプレーンから読み出されたデータまたは第１のプレーンにプログラムすべきデータを保持可能な第１のデータ保持手段と、
    第２のプレーンから読み出されたデータまたは第２のプレーンにプログラムすべきデータを保持可能な第２のデータ保持手段とを有し、
    前記制御手段は、外部から入力されたコマンドに応じて第２のプレーンから読み出された読出しデータを第１のプレーンにプログラムすることを可能にする、半導体装置。
13. 前記制御手段は、前記コマンドに関連して外部から入力されたアドレスに従い前記読出しデータを第１のプレーンの選択ページにプログラムする、請求項１２に記載の半導体装置。
14. 前記制御手段は、内部的に生成されたアドレスに従い前記読出しデータを第１のプレーンの選択ページにプログラムする、請求項１２に記載の半導体装置。

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