CN105741877B - 感测电路、存储装置以及操作存储装置的方法 - Google Patents

Abstract

本发明的实施例提供感测电路、存储装置以及操作该存储装置的方法。该感测电路包括：电源输入端；依次连接的输入节点、感测节点和输出节点；预充电电路，耦接在该电源输入端和该感测节点之间；隔断单元，耦接在该感测节点和该输入节点之间；以及输出单元，耦接到该感测节点，并且配置为根据该感测节点的电压而在该输出节点输出第一输出信号，其中，当该感测节点的电压小于设定阈值电平时，该第一输出信号为第一逻辑电平，当该感测节点的电压大于或等于该设定阈值电平时，该第一输出信号为第二逻辑电平，并且该隔断单元响应于该第一输出信号为该第一逻辑电平而截止，并且该隔断单元响应于该第一输出信号为该第二逻辑电平而导通。

Description

感测电路、存储装置以及操作存储装置的方法

技术领域

本发明的实施例涉及感测电路、存储装置以及操作存储装置的方法。

背景技术

诸如闪存之类的存储装置已经广泛应用于例如手机、数码相机、平板电脑、个人计算机之类的电子装置中。闪存通常包括两种类型，即，NOR闪存和NAND闪存。NOR闪存和NAND闪存包括多个存储单元(memory cell)，存储单元均由具有浮动栅极(floating gate)三端(源极、漏极和控制栅极)器件构成。向该浮动栅极注入电荷的过程就是编程的过程。对于浮动栅极中存在电荷的存储单元，由于浮动栅极的感应作用，仅需要在控制栅极施加较小的偏置电压，甚至施加0V的偏置电压，就可以使得三端器件导通。通常，将浮动栅极中存在电荷认为存储单元中存在例如，数据“1”。也就是说，当存储单元中存在数据“1”时，存储单元的对应的阈值电压会降低。

发明内容

本公开的实施例提供一种感测电路，包括：电源；输入节点、感测节点和输出节点；预充电电路，耦接在所述电源和所述感测节点之间；隔断单元，耦接在所述感测节点和输入节点之间；以及输出单元，耦接到所述感测节点，并且配置为根据所述感测节点的电压而在所述输出节点处输出第一输出信号，其中，当所述感测节点的电压小于设定阈值电平时，所述第一输出信号为第一逻辑电平，当所述感测节点的电压大于或等于所述设定阈值电平时，所述第一输出信号为第二逻辑电平，并且所述隔断单元响应于所述第一输出信号为所述第一逻辑电平而截止，并且所述隔断单元响应于所述第一输出信号为所述第二逻辑电平而导通。

例如，所述隔断单元包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

例如，所述感测电路进一步包括反相器，与所述输出单元耦接以在所述反相器的输出端处输出与所述第一输出信号相反的第二输出信号。

例如，所述隔断单元包括第一NMOS晶体管，其中，所述第一NMOS晶体管的漏极与所述感测节点耦接，所述第一NMOS晶体管的源极与所述输入节点耦接，所述第一NMOS晶体管的栅极接收所述第二输出信号或与之对应的控制信号。

例如，所述隔断单元还包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与所述输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

例如，所述第一PMOS晶体管与所述第一NMOS晶体管并联或串联。

例如，所述感测电路还包括在所述感测节点和所述隔断单元之间设置的单向导通电路，其中，所述单向导通电路具有与感测节点耦接的输入端以及与所述隔断单元耦接的输出端。

例如，所述单向导通电路包括第二NMOS晶体管，所述第二NMOS晶体管的漏极和栅极短接并且与所述感测节点耦接，所述第二NMOS晶体管的源极与所述隔断单元耦接，或者所述单向导通电路包括二极管，所述二极管的阳极与感测节点耦接，所述二极管的阴极与隔断单元耦接。

例如，所述感测电路还包括第三晶体管，其中，所述第三晶体管与所述单向导通电路并联，并且根据施加至其栅极的单向导通信号而导通或截止。

例如，所述感测电路还包括钳位电路，其设置在所述输入节点和所述隔断单元之间，配置为根据施加至其上的钳位信号而导通或截止。

例如，所述钳位电路包括第二晶体管。

例如，所述感测电路还包括周期信号生成电路，其用于生成周期信号，并且耦接到所述感测节点。

例如，所述预充电电路包括第一晶体管，所述第一晶体管为NMOS晶体管，具有耦接到第一控制信号线的控制栅，与所述电源输入端耦接的漏极，与所述感测节点耦接的源极。

例如，所述输出单元包括第四晶体管，所述第四晶体管的一端耦接到所述电源输入端或另一电源输入端，所述第四晶体管的另一端耦接到所述输出节点，并且所述第四晶体管根据感测节点的电平而导通或截止。

例如，所述输出单元还包括第五晶体管，所述第五晶体管的一端与所述输出节点耦接，所述第五晶体管的另一端接地，并且所述第五晶体管根据施加至其栅极的设置电平而导通或截止。

例如，所述输出单元还包括第六晶体管，所述第六晶体管进一步设置在所述第四晶体管和所述电源输入端或所述另一个电源输入端之间，并且根据施加至其栅极的控制信号而导通或截止。

本公开的另一实施例提供一种存储装置，包括如上所述的感测电路；以及存储阵列，所述存储阵列包括由多个存储单元构成的多个行和多个列，所述多个列中的一列的第一端与所述感测电路的输入节点耦接，该列的第二端与源线耦接，所述多个行的每行中的存储单元的控制栅极耦接到相应的字线。

本公开的进一步实施例提供了一种操作如上所述的存储装置的方法，包括：在第一阶段中，向所述预充电电路施加为第一预充电平的预充信号以使得所述预充电电路导通，初始化所述第一输出信号为所述第二逻辑电平以使得所述隔断单元导通，并且向一列存储单元中要检测的存储单元所耦接的字线施加第一读取电压，向所述一列中的其他存储单元对应的字线施加导通电压以使得其他存储单元导通；在第二阶段中，向所述预充电电路施加为第二预充电平的预充信号以使得所述预充电电路截止；在第三阶段中，感测所述第一输出信号的电平。

例如，在上述方法中，响应于在所述要检测的存储单元在所述读取电压下导通，所述感测节点的电压在所述第二阶段中下降，并且在所述第三阶段中，所述感测节点的电压下降到小于所述设定阈值电平，所述第一输出信号为所述第一逻辑电平。

例如，在上述方法中，响应于在所述要检测的存储单元在所述读取电压下截止，所述感测节点的电压在所述第二阶段中保持，并且在所述第三阶段中，所述感测节点的电压保持大于或等于所述设定阈值电平，所述第一输出信号为所述第二逻辑电平。

例如，在上述方法中，在所述存储装置包括钳位电路的情况下，在所述第一阶段中，向所述钳位电路施加为第一钳位电平的钳位信号以使得所述钳位电路导通，以及在所述第二阶段中，向所述钳位电路施加为第二钳位电平的钳位信号以使得所述钳位电路仅在要检测的存储单元中存在对应数据时导通，所述第一钳位电平大于所述第二钳位电平。

例如，在上述方法中，提高所述第一读取电压，并根据要检测的存储单元中存储的数据的位数，重复所述第一阶段到所述第三阶段的操作。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

图1示出了多级存储单元的阈值电压的示意图；

图2示出了一种感测电路的示意图；

图3示出了根据本发明实施例的感测电路的示意图；

图4示出了根据本公开实施例的一种感测电路的电路图；

图5示出了对图4所示感测电路进行由本发明实施例提供的存储单元相邻状态的感测操作的时序图；

图6示出了根据本公开实施例的又一种感测电路的电路图；

图7示出根据本公开实施例的存储装置的框图。

具体实施例方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另作定义，本公开所使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中，“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理或者机械连接，而是可以包括电性连接，不管是直接还是间接的连接。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

如上所述，可以利用三端器件的导通与否来读取存储单元中是否存在相应的数据，例如，“0”和“1”。由于三端器件导通产生的信号比较微弱，需要额外的感测电路对该信号进行感测。如何以较低的功耗、较小的电路面积实现存储单元中的数据的感测(即，读取)是工业界致力于解决的技术问题。

闪存通常采用NOR存储单元或NAND存储单元。以下以NAND存储单元为例进行说明，但本发明不限于此。通常，在NAND闪存中，由存储单元构成存储阵列。存储阵列的一列以一个存储单元的源极连接到另一个存储单元的漏极的方式串行排列而构成。一列存储单元也可以称为一个存储串(string of memory cells)，存储串可以连接在源线(SL)和位线(BL)之间。存储阵列的一行中的存储单元的控制栅极均连接到同一条字线。通常，通过字线向控制栅极施加电压来控制对存储单元的读写、擦除等操作，并且通常将在读取操作中施加到字线上的电压称为读取电压(V_read)。通过施加读取电压读取的数据则经由位线由一感测电路进行感测，并且进一步将感测的结果输出到外部电路。由于对存储单元的读取可以是逐行进行的，所以在本公开中如果没有特别说明，均以一列存储单元为例进行说明，并且在存储单元的感测过程中，存储阵列的一列中的要检测的存储单元被施加读取电压V_read，而对其他存储单元施加足以使得它们导通的字线电压。

存储单元可以配置为单级存储单元(Single Level Memory Cell，SLC)或多级存储单元(Multi Level Memory Cell，MLC)。单级存储单元在每一个存储单元中仅能存储1位(bit)数据，而多级存储单元可以在每一个存储单元中存储多于1位的数据，例如，2位。由于在存储单元存储数据会影响存储单元的阈值电压，因此，多级存储单元根据设定的数据是否存储而具有2^N个阈值电压，N为整数。例如，2位的多级存储单元具有4个阈值电压。通常，又将存储多于2位数据的存储单元称为多比特结构存储单元(XLC)。

图1示出了多级存储单元(2位数据)的阈值电压V_{cell_th}的示意图。如图1所示，4个阈值电压范围V_{cell_th} 102-108分别表示二进制的值‘00’、‘01’、‘10’和‘11’。例如，如果阈值电压落入V_{cell_th} 102的范围，则此时的存储单元存储‘11’。如果阈值电压落入V_{cell_th} 104的范围，则此时的存储单元存储‘10’。类似地，V_{cell_th} 106表示‘00’，V_{cell_th} 108表示‘01’。单级存储单元(1位数据)与多级存储单元类似，但是仅包括2个不同的阈值电压范围。因此，本领域技术人员可以知道，在存储单元中存在的对应数据可以是“1”或“0”(单级存储单元)，或“00”、“01”、“10”和“11”的任一个(2位数据的多级存储单元)，或其他数据，且本公开所列举的数值并不构成限定。

如图1所示，与V_{cell_th} 102对应的阈值电压为负值，例如，-2V。也就是说，此时，存储单元的阈值电压为负数。假定，源线(SL)接地，也就说，源线上的电压为0V。根据导通条件V_g-V_SL＝V_{cell_th}，当V_SL为0时，为负值的阈值电压会导致施加到字线上的电压也需要为负值来感测。但是，施加负值的电压需要额外的电路和triple-well器件。因此，可以向源线(SL)施加与V_{cell_th}102对应的正值电压，即，将源线(SL)的电压V_SL抬高2V，从而使得施加在字线上的电压可以为正值。

图2示出了一种感测电路200的示意图。如图2所示，感测电路200的输入端INPUT与存储串的位线BL连接，感测节点SEN经由晶体管T1连接到电源输入端VCC。在晶体管T1导通时，电源可以对感测节点SEN进行预充电，并在预充电结束之后，使得晶体管T1截止。此时，感测节点SEN的电压取决于要检测的存储单元中所存的数据。如上所述，在向要检测的存储单元施加读取电压V_read的情况下，当要检测的存储单元中存在例如数据“1”时，要检测的存储单元导通，从而使得感测节点SEN向源线SL放电(discharge)，并且感测节点SEN的电压下降；而当要检测的存储单元中存在数据“0”时，要检测的存储单元截止，感测节点SEN的电压保持。在图2的实施例中，向控制栅极CG1施加读取电压V_read，从而与控制栅极CG1对应的存储单元是要检测的存储单元。输出电路204则根据感测节点SEN的电压的下降到设定阈值电压而输出第一输出电平LAT，从而完成存储单元的检测。也就是说，当感测节点SEN的电压下降到设定阈值电压时，就已经检测到存储单元中存在数据“1”了。但是，在该检测电路200中，当要检测的存储单元中存在数据“1”时，从感测节点SEN向源线SL放电的过程会一直持续，直到感测节点SEN的电压接近源线SL的电压。因此，如果可以在检测到存储单元中存在数据“1”之后停止放电过程，就能够减少感测电路的功耗。

鉴于此，本发明的实施例提供了一种感测电路，其包括：电源输入端；依次连接的输入节点、感测节点和输出节点；预充电电路，耦接在该电源输入端和该感测节点之间；隔断单元，耦接在该感测节点和该输入节点之间；以及输出单元，耦接到该感测节点，并且配置为根据该感测节点的电压而在该输出节点输出第一输出信号。当该感测节点的电压小于设定阈值电平时，该第一输出信号为第一逻辑电平，当该感测节点的电压大于或等于该设定阈值电平时，该第一输出信号为第二逻辑电平，并且该隔断单元响应于该第一输出信号为该第一逻辑电平而截止，并且该隔断单元响应于该第一输出信号为该第二逻辑电平而导通。

本发明的实施例提供了一种存储装置，其包括：如上所述的感测电路；存储阵列，包括由多个存储单元构成的多个行和多个列。该多个列中的一列的第一端与该感测电路的输入节点连接，该列的第二端与源线连接，该多个行的每行中的存储单元的控制栅极连接到相应的字线。

下面结合附图，对本发明的具体实施例进行说明。

图3示出了根据本发明一个实施例的感测电路300的示意图。如图3所示，存储串的一端与源线SL连接，另一端与位线BL连接，感测电路300设置在该存储串和输出端之间，其可以包括电源输入端(V_CC)、输出节点(OUPUT)、输入节点(INPUT)、感测节点(SEN)、预充电电路、隔断单元302和输出单元304。感测电路300的输入节点INPUT与位线BL连接。

预充电电路设置在感测节点与电源输入端之间，例如包括第一晶体管T1。如图所示，该第一晶体管T1具有耦接到第一控制信号线的控制栅以接收为第一预充电平的预充信号PRE，并且耦接在电源和感测节点SEN之间。第一晶体管T1可以配置为根据预充信号PRE导通或截止。当第一晶体管T1导通时，电源电压V_CC被施加到感测节点SEN，从而拉高感测节点SEN处的电压。第一晶体管T1可以例如是NMOS管，能够阻止感测节点SEN在高电压时漏电。但是，本领域技术人员可以知道预充电电路也可以以其他方式实现，例如第一晶体管T1可以是其他类型的晶体管，例如PMOS晶体管。

隔断单元302耦接在感测节点SEN和输入节点INPUT之间；在输入节点INPUT和隔断单元302之间还可以设置有钳位电路，该钳位电路可以根据需要将感测单元的其余部分与输入节点INPUT之间导通或断开。在图2的实施例中，该钳位电路包括第二晶体管T2。该第二晶体管T2可以配置为根据钳位信号BLC而导通或截止。

隔断单元302例如可以响应于第一输出信号LAT为第一逻辑电平(例如，逻辑电平“1”)时而截止，并且隔断单元302响应于第一输出信号LAT为第二逻辑电平(例如，逻辑电平“0”)时而导通。

输出单元304耦接到感测节点SEN，并且配置为根据感测节点SEN的电压而在输出节点OUTPUT输出第一输出信号LAT。当感测节点SEN的电压小于设定阈值电平V_t时，第一输出信号LAT为第一逻辑电平；当感测节点SEN的电压大于或等于该设定阈值电平V_t时，第一输出信号LAT为第二逻辑电平。

图4是根据本公开一实施例的一种感测电路400。如图4所示，隔断单元402可以是例如PMOS晶体管T8。该PMOS晶体管T8的源极与感测节点SEN耦接，其漏极与作为钳位电路的第二晶体管T2耦接，其栅极例如与输出节点OUTPUT耦接以接收第一输出信号LAT，或者与一信号线连接，该信号线上施加的信号电压例如与第一输出信号LAT相关。根据PMOS晶体管的电路特性，当第一输出信号LAT为逻辑电平“1”时，PMOS晶体管截止，而当第一输出信号LAT为逻辑电平“0”时，PMOS晶体管导通。

作为钳位电路的第二晶体管T2例如可以是NMOS晶体管，配置为根据钳位信号BLC将与存储串连接的位线BL的电压V_BL设置为V_BLCLAMP-V_th，其中，V_BLCLAMP是施加到第二晶体管T2的栅极的电压，V_th是第二晶体管T2的阈值电压。根据V_gs≥V_th，当第二晶体管T2导通的时候，V_BLCLAMP-V_BL≥V_th，因此，V_BL≤V_BLCLAMP-V_th。也就是说，当第二晶体管T2导通的时候，位线BL的电压V_BL被钳位在V_BLCLAMP-V_th。

如图4所示，输出单元404例如可以包括第四晶体管T4、第五晶体管T5和锁存电路。该第四晶体管T4的一端连接到电源输入端(电源电压V_CC)，另一端连接到锁存电路的输入端，并根据感测节点SEN的电平而导通或截止，该电源输入端可以与上面提及的电压输入端相同或不同。该第五晶体管T5的一端连接到锁存电路的输入端，另一端连接到地，并且根据设置电平SET导通或截止。在图4的实施例中，第四晶体管T4为具有设定阈值电平V_t的PMOS晶体管。因此，当感测节点SEN的电压小于该设定阈值电平V_t时，第四晶体管T4导通，锁存电路的输入端被上拉到电源电压V_CC，从而锁存电路输出第一逻辑电平(例如，逻辑高电平)。当感测节点SEN的电压大于或等于该设定阈值电平V_t时，第四晶体管T4截止，锁存电路保持原有的输出电平或者在第五晶体管T5受设置电平SET控制而导通时输出第二逻辑电平(例如，逻辑低电平)。

本领域技术人员应当知道，输出单元404并不限于上述电路形式。例如，可以采用下拉电阻(未示出)来替代上述第五晶体管T5。此时，当感测节点SEN的电压大于或等于该设定阈值电平V_t时，第四晶体管T4截止，从而输出单元404的输出经由下拉电阻而输出逻辑低电平。

例如，还可以在该第四晶体管T4和电源之间进一步设置第六晶体管T6，其可以根据控制信号STB来决定是否将第四晶体管T4与电源隔离。

只要当感测节点SEN的电压小于设定阈值电平V_t时，输出第一逻辑电平，当感测节点SEN的电压大于或等于设定阈值电平V_t时，输出第二逻辑电平，输出单元404可以采用任何电路形式。

感测电路400还可以包括周期信号生成电路408，用于生成周期信号BOOST_SEN，并且经由电容Cc耦接到该感测节点SEN。根据电容的性质，电容两端的电压差在短时间内可以保持稳定。因此，当电容的一端的电压出现跳变(例如，下降2V)时，电容的另一端的电压也会相应地跳变(即，例如，相应地下降2V)。例如，如果该周期信号BOOST_SEN为峰值分别+2V和-2V的方波，则感测节点SEN处的电压会相应地被周期性地抬高2V和降低2V。借助于周期信号生成电路408可以周期性地下拉感测节点SEN的电压的特性(例如，下拉2V)，当感测节点SEN的电压下降到例如(设定阈值电平V_t+2)V时，第四晶体管T4就会周期性导通。需要注意，该周期信号BOOST_SEN为峰值可根据电源电压V_cc、第四晶体管T4的阈值电压以及源线电压V_SL而确定。

感测电路400还可以包括单向导通电路406，设置在感测节点SEN和隔断电路402之间，从而使得电流仅可以从电源电压V_cc经包括存储串在内的电路流向源线SL。该单向导通电路406的一个示例可以包括NMOS晶体管T7。该NMOS晶体管T7的漏极和栅极短接并且与感测节点SEN耦接，NMOS晶体管T7的源极与隔断单元402耦接。单向导通电路406的另一个示例也可以是二极管(未示出)，其阳极与感测节点SEN耦接，其阴极与隔断单元402耦接。本领域技术人员应当知道，单向导通电路406并不限于上述两种电路结构(即，短接的NMOS管或二极管)，任何可以使得电流单向导通的电路结构均可以采用。由于短接的NMOS管相比于相同规格的二极管来说，具有势垒相对较低的优点，因而在本申请的以下实施例中将采用短接的NMOS晶体管T7(即，如图3所示)进行说明。此外，为了使得在预充电操作(将在下文详细描述)中减少耗电，单向导通电路406可以进一步包括第三晶体管T3。该第三晶体管T3与NMOS晶体管T7并联，并且具有与第二控制信号线310耦接的栅极。在预充电过程中，向第二控制信号线310施加为第一导通电平的单向导通信号PASS以使得第三晶体管T3导通，并在预充电过程结束之后将该第三晶体管T3关闭。

本发明的另一个实施例提供了一种用于上述存储装置的操作方法，包括：在第一阶段中，向该预充电电路施加为第一预充电平的预充信号以使得该预充电电路导通，初始化该第一输出信号为该第二逻辑电平以使得该隔断单元导通，并且向一列存储单元中要检测的存储单元所连接的字线施加第一读取电压，向该一列中的其他存储单元对应的字线施加导通电压以使得其他存储单元导通；在第二阶段中，向该预充电电路施加为第二预充电平的预充信号以使得该预充电电路截止；在第三阶段中，感测该第一输出信号的电平。

图5示出了对图4所示电路进行由本发明实施例提供的多比特存储单元(XLC)的相邻两个状态的感测操作的时序图。如上所述，多比特存储单元包括几个不同的阈值电压范围，这里仅列出相邻的两个状态，即，低阈值电压范围和高阈值电压范围。在一个完整的多比特存储单元(XLC)的感测操作中，分别对多个阈值电压范围中的数据进行感测。一般而言，可以首先进行低阈值电压数据的感测，但本发明并于限于此。在以下的感测操作中，假定在要检测的存储单元中存在低阈值电压数据，并且电源电压V_cc＝2.5V，但是本申请不限于此。

在T1时间段中，对电路进行第一次预充电操作。向第五晶体管T5施加为第一设置电平的设置信号SET以使得第五晶体管T5导通，从而将第一输出信号LAT复位到低电平，此时NMOS晶体管T7处于导通状态。再向第五晶体管T5施加为第二设置电平的设置信号SET以使得第五晶体管T5截止，从而完成第一输出信号LAT的复位。由于在本实施例中，第五晶体管T5为NMOS晶体管，所以第一设置电平为逻辑高电平，而第二设置电平为逻辑低电平。本领域技术人员应当知道，针对不同类型的晶体管，晶体管导通和截止所对应的电平可以不同，本公开不再重复说明。

向第二晶体管T2施加电压为V_BLCLAMPI的钳位信号BLC以使得第二晶体管T2导通，向第一晶体管T1施加为第一预充电平的预充信号PRE以使得第一晶体管T1导通，向第三晶体管T3施加为第一导通电平的单向导通信号PASS以使得第三晶体管T3导通。同时，源线SL的电压V_SL被偏置到2V。感测节点SEN的电平被充电到电源电压V_cc，即，2.5V。位线BL的电平V_BL拉高到V_BLCLAMPI-V_th，例如，2.45V，其中V_th是第二晶体管T2的导通阈值电压。向要检测的存储单元的控制栅极CG施加第一读取电压V_read1，向其他存储单元的控制栅极施加导通电压以使得这些其他存储单元导通。由于在本实施例中，首先进行的是低阈值电压数据的感测，所以施加到控制栅极CG(例如，CG1)上的第一读取电压V_read1的电平较低。而当检测高阈值电压数据时，则会进一步拉高施加到控制栅极CG上的电压的电平(如图5中T3时间段中控制栅极CG上的电压的变化，将在下文进一步描述)。在该第一次预充电操作接近结束时，向第一晶体管T1施加为第二预充电平的预充信号PRE以使得第一晶体管T1截止，并且向第三晶体管T3为第二导通电平的单向导通信号PASS以使得第三晶体管T3截止，从而使得该第一次预充电操作结束。

在T2时间段中，进行第一次放电操作。向第一晶体管T1施加为第二预充电平的预充信号PRE以使得该第一晶体管T1截止，从而将感测节点SEN与电源隔断。向作为钳位电路的第二晶体管T2施加电压为V_BLCLAMPF的钳位信号BLC以使得第二晶体管T2仅在要检测的存储单元中存在数据“1”时导通，其中V_BLCLAMPI小于V_BLCLAMPF，并且当V_BLCLAMPI施加到第二晶体管T2时，该第二晶体管T2导通，当V_BLCLAMPF施加到第二晶体管T2时，该第二晶体管T2截止。然而，由于在低阈值电压范围中存在数据“1”，所以即使施加到控制栅极CG上的电压的电平较低，依然使得要检测的存储单元导通。这样，当在低阈值电压范围中存在数据“1”时，位线BL会经由导通的存储单元向源线SL持续漏电，从而使得被施加电压为V_BLCLAMPF的钳位信号BLC的第二晶体管T2也可以重新导通。因此，从具有相对高电平(2.5V)的感测节点SEN到具有相对低电平(2V)的源线SL形成了通路，并且电流从感测节点SEN流向源线SL。也就是说，在T2时间段中，感测节点SEN向源线SL放电。同时，周期信号生成电路310生成周期信号BOOST_SEN，并经由电容Cc使得感测节点SEN上的电平周期性地被拉高和拉低。施加到第六晶体管T6上的周期信号STB使得第六晶体管T6周期性的打开或关闭。

在T3时间段中，进行第一次感测操作。由于感测节点SEN的电压已经下降，并且在周期信号BOOST_SEN的作用下进一步被下拉，从而低于设定阈值。该设定阈值是使得第四晶体管T4导通的阈值电压，例如，1.5V。因此，在T3时间段中，第四晶体管T4导通。当第六晶体管T6也导通时，第一输出信号LAT被拉高到第一逻辑电平(例如，逻辑电平“1”)，以便于被其他外围电路(未示出)读取用于其他处理。应当注意的是，在本实施例中，外围电路在首次读取到指示要检测存储单元中存在数据“1”的第一输出信号LAT之后，便不再重复读取，具体理由将在下文进一步描述。同时，由于第一输出信号LAT为逻辑电平“1”，使得隔断单元402(在本实施例中例如是PMOS晶体管T8)响应于第一输出信号LAT为逻辑电平“1”而截止。因此，从感测节点SEN到源线SL的电流也被截止，进而使得感测节点SEN上的电压保持。这使得本实施例的感测电路400在检测到存储数据“1”的时候可以截止电路，从而避免进一步损耗电量，降低了电路的功耗。

在T4时间段中，感测电路400进行第二次充电操作以开始检测高阈值电压数据。在T4时间段中的操作与T1时间段类似。向要检测的存储单元的控制栅极CG施加第二读取电压V_read2，其中V_read2＞V_read1。向第二晶体管T2施加电压为V_BLCLAMPI的钳位信号BLC以使得第二晶体管T2导通，向第一晶体管T1施加为第一预充电平的预充信号PRE以使得第一晶体管T1导通，向第三晶体管T3施加为第一导通电平的单向导通信号PASS以使得第三晶体管T3导通。此时，感测节点SEN的电平由于第一晶体管T1导通而被重新拉高到例如2.5V(即，电源电压V_cc)。但是，在本实施例中由于在存储单元中不存在高阈值电压数据，所以该存储单元并不导通。此外，由于在低阈值电压数据中已经检测到数据，并且将第一输出信号LAT设置为逻辑电平“1”，从而使得隔断单元402截止，该隔断单元402在T4时间段中依然截止。因此，仅感测节点SEN处的电压受电源电压V_cc的影响而被拉高。类似地，在第二次预充电操作接近结束时，向第一晶体管T1施加为第二预充电平的预充信号PRE以使得第一晶体管T1截止，并且向第三晶体管T3为第二导通电平的单向导通信号PASS以使得第三晶体管T3截止，从而使得第二次预充电操作结束。

在T5时间段中，进行第二次放电操作。与T2时间段类似，向第二晶体管T2施加电压为V_BLCLAMPF的钳位信号BLC。但是，此时，由于要检测的存储单元截止，并且第二晶体管T2也截止，所以并未出现从感测节点SEN和位线BL到源线SL的放电。感测节点SEN和位线BL处的电压保持。

在T6时间段中，进行第二次感测操作。但是由于感测节点SEN处的电压保持在高电平，所以第四晶体管T4在T6时间段中始终截止。在本实施例中，由于在输出单元中采用了锁存电路，所以感测电路400的第一输出信号LAT在T6时间段中依然保持在逻辑电平“1”。由此可知，当在输出单元中采用了锁存电路时，如果在低阈值电压范围的检测中感测到了数据“1”，则在高阈值电压数据的检测中也会保持原有输出。因此，外围电路在读取数据时，仅在首次检测到数据时进行读取，例如在本实施例中描述的情形。本领域技术人员可以知道，如果在输出单元中未采用了锁存电路时，外围电路的对数据的读取方式可以有所区别。

当对下一行存储单元进行感测(即，对另一条字线施加读取电压)时，重复上述T1～T6的操作即可。

以上就是对多比特存储单元中相邻两个状态存储的数据进行感测的方法。

由于一个完整的多比特结构存储单元(XLC)可以存储2^N个数据，而单级存储单元(SLC)实质上就是N＝1时的多比特结构存储单元，因此，对多比特结构存储单元中存储的数据进行感测的方法与对单级存储单元(SLC)中存储的数据进行感测的方法的区别在于，增加了相应次数的充电操作、放电操作和感测操作。

图6示出了根据本公开的又一个实施例的感测电路600。如图6所示，隔断单元602可以是例如NMOS晶体管T9。该NMOS晶体管T9的漏极与感测节点SEN耦接，其源极与作为钳位电路的第二晶体管T2耦接，其栅极与输出节点OUTPUT耦接以接收第二输出信号INV，或者与一控制线连接，该控制线可以被施加与第二输出信号INV相同或相关的控制信号。该第二输出信号INV由第一输出信号LAT通过反相器转换而得到。因此，当第一输出信号LAT为逻辑电平“1”时，第二输出信号INV为逻辑电平“0”，当第一输出信号LAT为逻辑电平“0”时，第二输出信号INV为逻辑电平“1”。从而，当第一输出信号LAT为逻辑电平“1”时，NMOS晶体管T9截止，而当第一输出信号LAT为逻辑电平“0”时，NMOS晶体管T9导通。

本领域技术人员应当了解，在另一个实施例中，隔断单元也可以同时包括NMOS晶体管T9和PMOS晶体管T8，该NMOS晶体管T9和PMOS晶体管T8之间可以采用并联连接或串联连接，且分别根据第二输出信号INV或第一输出信号LAT被控制。

图7示出根据本公开的一个实施例的存储装置700的框图。如图7所示，存储装置700包括控制模块、存储阵列、感测模块和外围电路。控制器用于根据入图5所示的时序图向存储阵列施加各种信号。存储阵列可以包括多个存储单元。该存储单元可以是单级存储单元(SLC)或多比特结构存储单元(XLC)。感测模块可以包括一个或多个如图4描述的感测电路。由感测模块对存储阵列中存储的数据进行检测，并且由外围电路读取，从而完成存储装置700的读取功能。本领域技术人员应当知道，图6仅示出与存储装置700的读取操作有关的电路模块，存储装置700还可以包括其他各种电路模块，比如地址解码器、地址缓存器、数据缓存器之类。

本发明至少一实施例还提供了一种电子装置，包括本发明实施例提供的上述存储装置，该电子装置可以为：手机、平板电脑、笔记本电脑、数码相机、导航仪等任何具有存储功能的产品或部件。

本发明实施例提供的感测电路在检测到存储单元中存在数据之后通过截止隔断电路来停止感测电路的放电过程，从而降低了包含感测电路的存储装置的功耗。

以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由权利要求确定。

Claims (22)

1.一种感测电路，包括：

电源输入端；

输入节点、感测节点和输出节点；

预充电电路，耦接在所述电源输入端和所述感测节点之间；

隔断单元，耦接在所述感测节点和所述输入节点之间；以及

输出单元，耦接到所述感测节点，并且配置为根据所述感测节点的电压而在所述输出节点输出第一输出信号，

其中，当所述感测节点的电压小于设定阈值电平时，所述第一输出信号为第一逻辑电平，当所述感测节点的电压大于或等于所述设定阈值电平时，所述第一输出信号为第二逻辑电平，并且

所述隔断单元响应于所述第一输出信号为所述第一逻辑电平而截止，并且所述隔断单元响应于所述第一输出信号为所述第二逻辑电平而导通。

2.如权利要求1所述的感测电路，其中，所述隔断单元包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

3.如权利要求1所述的感测电路，进一步包括反相器，与所述输出单元耦接以在所述反相器的输出端处输出与所述第一输出信号相反的第二输出信号。

4.如权利要求3所述的感测电路，其中，所述隔断单元包括第一NMOS晶体管，其中，所述第一NMOS晶体管的漏极与所述感测节点耦接，所述第一NMOS晶体管的源极与所述输入节点耦接，所述第一NMOS晶体管的栅极接收所述第二输出信号或与之对应的控制信号。

5.如权利要求4所述的感测电路，其中，所述隔断单元还包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与所述输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

6.如权利要求5所述的感测电路，其中，所述第一PMOS晶体管与所述第一NMOS晶体管并联或串联。

7.如权利要求1-6的任一项所述的感测电路，还包括在所述感测节点和所述隔断单元之间设置的单向导通电路，其中，所述单向导通电路具有与感测节点耦接的输入端以及与所述隔断单元耦接的输出端。

8.如权利要求7所述的感测电路，其中，所述单向导通电路包括第二NMOS晶体管，所述第二NMOS晶体管的漏极和栅极短接并且与所述感测节点耦接，所述第二NMOS晶体管的源极与所述隔断单元耦接，或者

所述单向导通电路包括二极管，所述二极管的阳极与感测节点耦接，所述二极管的阴极与隔断单元耦接。

9.如权利要求7所述的感测电路，还包括第三晶体管，其中，所述第三晶体管与所述单向导通电路并联，并且根据施加至其栅极的单向导通信号而导通或截止。

10.如权利要求1-6的任一项所述的感测电路，还包括钳位电路，其设置在所述输入节点和所述隔断单元之间，配置为根据施加至其上的钳位信号而导通或截止。

11.如权利要求10所述的感测电路，其中，所述钳位电路包括第二晶体管。

12.如权利要求1-6的任一项所述的感测电路，还包括周期信号生成电路，其用于生成周期信号，并且耦接到所述感测节点。

13.如权利要求1-6的任一项所述的感测电路，其中，所述预充电电路包括第一晶体管，所述第一晶体管为NMOS晶体管，具有耦接到第一控制信号线的控制栅，与所述电源输入端耦接的漏极，与所述感测节点耦接的源极。

14.如权利要求1-6的任一项所述的感测电路，其中，所述输出单元包括第四晶体管，所述第四晶体管的一端耦接到所述电源输入端或另一电源输入端，所述第四晶体管的另一端耦接到所述输出节点，并且所述第四晶体管根据感测节点的电平而导通或截止。

15.如权利要求14的所述的感测电路，其中，所述输出单元还包括第五晶体管，所述第五晶体管的一端与所述输出节点耦接，所述第五晶体管的另一端接地，并且所述第五晶体管根据施加至其栅极的设置电平而导通或截止。

16.如权利要求14的所述的感测电路，其中，所述输出单元还包括第六晶体管，所述第六晶体管进一步设置在所述第四晶体管和所述电源输入端或所述另一个电源输入端之间，并且根据施加至其栅极的控制信号而导通或截止。

17.一种存储装置，包括：

如权利要求1-7的任一项所述的感测电路；以及

存储阵列，包括由多个存储单元构成的多个行和多个列，所述多个列中的一列的第一端与所述感测电路的输入节点耦接，该列的第二端与源线耦接，所述多个行的每行中的存储单元的控制栅极耦接到相应字线。

18.一种如权利要求17所述的存储装置的操作方法，包括：

在第一阶段中，向所述预充电电路施加为第一预充电平的预充信号以使得所述预充电电路导通，初始化所述第一输出信号为所述第二逻辑电平以使得所述隔断单元导通，并且经由所述相应字线向一列存储单元中要检测的存储单元的控制栅极施加第一读取电压，向所述一列中的其他存储单元的控制栅极施加导通电压以使得其他存储单元导通；

在第二阶段中，向所述预充电电路施加为第二预充电平的预充信号以使得所述预充电电路截止；

在第三阶段中，感测所述第一输出信号的电平。

19.如权利要求18所述的方法，其中，响应于在所述要检测的存储单元在所述读取电压下导通，所述感测节点的电压在所述第二阶段中下降，并且在所述第三阶段中，所述感测节点的电压下降到小于所述设定阈值电平，所述第一输出信号为所述第一逻辑电平。

20.如权利要求18所述的方法，其中，响应于在所述要检测的存储单元在所述读取电压下截止，所述感测节点的电压在所述第二阶段中保持，并且在所述第三阶段中，所述感测节点的电压保持大于或等于所述设定阈值电平，所述第一输出信号为所述第二逻辑电平。

21.如权利要求18所述的方法，其中，在所述存储装置包括钳位电路的情况下，在所述第一阶段中，向所述钳位电路施加为第一钳位电平的钳位信号以使得所述钳位电路导通，以及

在所述第二阶段中，向所述钳位电路施加为第二钳位电平的钳位信号以使得所述钳位电路仅在要检测的存储单元中存在对应数据时导通，

所述第一钳位电平大于所述第二钳位电平。

22.如权利要求18-21的任一项所述的方法，其中，提高所述第一读取电压，并根据要检测的存储单元中存储的数据的位数，重复所述第一阶段到所述第三阶段的操作。