CN102483954B - 存储器扭结检查 - Google Patents

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Abstract

本发明涉及存储器扭结检查。一个实施例包括根据第一存储器单元的编程状态将多个电压中的一者选择性地施加到第一数据线，其中所述第一存储器单元耦合到所述第一数据线及选定存取线。确定至少部分地由于施加到所述第一数据线的所述电压及至少所述第一数据线与第二数据线之间的电容性耦合所致的对所述第二数据线的影响，其中所述第二数据线耦合到第二存储器单元，所述第二存储器单元邻近于所述第一存储器单元，且所述第二存储器单元耦合到所述选定存取线。响应于所述所确定的影响而在施加到所述第二存储器单元的后续编程脉冲期间将扭结校正施加到所述第二数据线。

Description

存储器扭结检查
技术领域
本发明一般来说涉及半导体存储器装置、方法及系统，且更特定来说涉及存储器扭结检查。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器以及其它存储器。
快闪存储器装置(包括浮动栅极快闪装置及使用以电荷阱在氮化物层中存储信息的半导体-氧化物-氮化物-氧化物-半导体及金属-氧化物-氮化物-氧化物-半导体电容器的电荷阱快闪(CTF)装置)可用作宽广范围的电子应用的非易失性存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。
快闪存储器的用途包括用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)及电影播放器的存储器。例如程序代码、用户数据及/或系统数据(例如基本输入/输出系统(BIOS))等数据通常存储于快闪存储器装置中。此数据可在个人计算机系统以及其它系统中使用。快闪存储器的一些用途可包括在不擦除编程到快闪存储器装置的数据的情况下对所述数据的多次读取。
两种常见类型的快闪存储器阵列架构为“NAND”及“NOR”架构，如此称谓是因为每一类型的基本存储器单元配置被布置成的逻辑形式。NAND阵列架构将其存储器单元阵列布置成矩阵，使得所述阵列的一“行”中的每一存储器单元的控制栅极耦合到(且在一些情况下形成)一存取线，所述存取线在此项技术中通常称作“字线”。然而，每一存储器单元并不通过其漏极直接耦合到数据线(所述数据线在此项技术中通常称作数字线，例如，位线)。而是，所述阵列的存储器单元源极到漏极地一起串联耦合于共用源极与数据线之间，其中共同耦合到特定数据线的存储器单元称作一“列”。
可将NAND阵列架构中的存储器单元编程为所要状态。举例来说，可将电荷置于存储器单元的电荷存储节点(例如浮动栅极)上或从所述电荷存储节点移除电荷来将所述单元置于一定数目个经编程状态中的一者。举例来说，单电平单元(SLC)可表示两个状态，例如，1或0。快闪存储器单元还可存储两个以上状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此些单元可称作多电平单元(MLC)。MLC可允许制造较高密度的存储器而不增加存储器单元的数目，这是因为每一单元可表示一个以上数字(例如，一个以上位)。举例来说，能够表示四个数字的单元可具有16个经编程状态。对于一些MLC，所述16个经编程状态中的一者可为经擦除状态。对于这些MLC，最低经编程状态不会被编程超过经擦除状态，也就是说，如果将单元编程到最低状态，那么其保持处于所述经擦除状态中而不具有在编程操作期间施加到所述单元的电荷。其它15个经编程状态可称作“未经擦除”状态。
包括NAND阵列的一些存储器装置可经编程使得并不同时编程耦合到特定存取线的所有单元，例如，如在屏蔽式位线(SBL)编程中，其可包括单独地编程耦合到特定存取线的交替单元。包括NAND阵列的一些存储器装置可经编程使得同时编程耦合到特定存取线的所有单元，例如在全位线(ABL)编程中。在ABL编程中，邻近存储器单元之间的电容性耦合可对正编程的存储器单元具有不利影响。然而，ABL编程可相对于SBL编程提供更快的编程操作，因为可同时编程耦合到特定存取线的所有单元。
发明内容
附图说明
图1是根据本发明的一个或一个以上实施例的非易失性存储器阵列的一部分的示意图。
图2图解说明在编程操作期间的电容性耦合及编程扭结。
图3是根据一些先前方法的编程操作的编程步长电压对脉冲数目的现有技术图表。
图4A到4B是根据本发明的一个或一个以上实施例具有一定数目个控制元件的存储器阵列的一部分的示意图。
图5A是根据本发明的一个或一个以上实施例与第一扭结检查操作相关联的时序图。
图5B是根据本发明的一个或一个以上实施例与第二扭结检查操作相关联的时序图。
图5C是根据本发明的一个或一个以上实施例的感测电路的示意图。
图6是根据本发明的一个或一个以上实施例的编程电路的示意图。
图7是根据本发明的一个或一个以上实施例的编程电路的示意图。
图8是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的电子存储器系统的功能框图。
图9是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的存储器模块的功能框图。
具体实施方式
本发明包括用于操作半导体存储器的方法、装置、模块及系统。一个方法实施例包括根据第一存储器单元的编程状态将多个(例如，两个)电压中的一者选择性地施加到第一数据线(其中所述第一存储器单元耦合到所述第一数据线及选定存取线)。确定至少部分地由于施加到所述第一数据线的电压及至少所述第一数据线与第二数据线之间的电容性耦合所致的对所述第二数据线的影响(其中第二存储器单元耦合到所述第二数据线，且所述第二存储器单元邻近于所述第一存储器单元且耦合到所述选定存取线)。响应于所述所确定的影响而在施加到所述第二存储器单元的后续编程脉冲期间将扭结校正施加到所述第二数据线。
在本发明的以下详细说明中，参考形成本发明的一部分的随附图式，且图式中以图解说明的方式展示可如何实践本发明的一个或一个以上实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可作出过程、电及/或结构改变而不背离本发明的范围。如本文中所使用，标识符“N”及“M”(尤其关于图式中的参考编号)指示如此标识的一定数目个特定特征可与本发明的一个或一个以上实施例包括在一起。
本文中的图遵循以下编号惯例，其中第一个数字或前几个数字对应于图式图编号，且剩余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，111可指代图1中的元件“11”，且在图2中可将类似元件指代为211。如将了解，可添加、更换及/或消除本文中各实施例中所示的元件，以提供本发明的一定数目个额外实施例。另外，如将了解，所述图中所提供的元件的比例及相对尺度打算图解说明本发明的所述实施例而不应以限制意义理解。
图1是根据本发明的一个或一个以上实施例的非易失性存储器阵列100的一部分的示意图。图1的实施例图解说明NAND架构非易失性存储器。然而，本文中所描述的实施例并不限于此实例。如在图1中所示，存储器阵列100包括存取线(例如字线105-1、…、105-N)及对应数据线(例如局部位线107-1、107-2、107-3、…、107-M)。为易于在数字环境中寻址，字线105-1、…、105-N的数目及局部位线107-1、107-2、107-3、…、107-M的数目可为2的某一幂，例如，256个字线×4,096个位线。
存储器阵列100包括NAND串109-1、109-2、109-3、…、109-M。每一NAND串包括非易失性存储器单元111-1、…、111-N，每一存储器单元与相应字线105-1、…、105-N相关联。每一NAND串(及其构成存储器单元)还与局部位线107-1、107-2、107-3、…、107-M相关联。每一NAND串109-1、109-2、109-3、…、109-M的非易失性存储器单元111-1、…、111-N源极到漏极地串联连接于源极选择栅极(SGS)(例如，场效应晶体管(FET)113)与漏极选择栅极(SGD)(例如，FET 119)之间。每一源极选择栅极113经配置以响应于源极选择线117上的信号而将相应NAND串109选择性地耦合到共用源极123，而每一漏极选择栅极119经配置以响应于漏极选择线115上的信号而将相应NAND串选择性地耦合到相应位线107。存储器单元111-1、111-B及111-C全部耦合到字线105-1，且分别与位线107-1、107-2及107-3相关联。
如在图1中所图解说明的实施例中所示，源极选择栅极113的源极连接到共用源极线123。源极选择栅极113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极触点121-1处连接到对应NAND串109-1的局部位线107-1。漏极选择栅极119的源极连接到对应NAND串109-1的最后存储器单元111-N(例如，浮动栅极晶体管)的漏极。
在一个或一个以上实施例中，非易失性存储器单元111-1、…、111-N的构造包括源极、漏极、浮动栅极或其它电荷存储节点及控制栅极。非易失性存储器单元111-1、…、111-N分别使其控制栅极耦合到字线105-1、…、105-N。一“列”非易失性存储器单元111-1、…、111-N构成NAND串(例如，109-1、109-2、109-3、…、109-M)且分别耦合到给定局部位线(例如107-1、107-2、107-3、…、107-M)。一“行”非易失性存储器单元为共同耦合到给定字线(例如，105-1、…、105-N)的那些存储器单元。术语“列”及“行”的使用并不意在暗示非易失性存储器单元的特定线性(例如，垂直及/或水平)定向。NOR阵列架构将以类似方式布局，只不过存储器单元串将并联耦合于选择栅极之间。
如所属领域的技术人员将了解，耦合到选定字线(例如，105-1、…、105-N)的单元子组可作为一群组一起进行编程及/或感测(例如，读取)。编程操作(例如，写入操作)可包括将一定数目个编程脉冲(例如，16V到20V)施加到选定字线，以将耦合到所述选定字线的选定单元的阈值电压(Vt)增加到对应于所要经编程状态的所要编程电压电平。
感测操作(例如读取或编程检验操作)可包括感测耦合到选定单元的位线的电压及/或电流改变以确定所述选定单元的状态。所述感测操作可涉及将电压施加(例如，偏置或驱动)到与选定存储器单元相关联的位线(例如，位线107-1)，所述电压高于施加到与所述选定存储器单元相关联的源极(例如，源极线123)的电压。感测操作可替代地包括对位线107-1进行预充电，继而在选定单元开始导通时进行放电，且感测所述放电。
感测选定单元的状态可包括将一个或一个以上感测电压(例如，读取电压“Vread”)施加到选定字线，同时独立于串的未选单元的阈值电压而将一个或一个以上电压(例如，通过电压“Vpass”)施加到耦合到所述未选单元的字线，所述一个或一个以上电压足以将所述未选单元置于导通状态中。可感测对应于正被读取及/或检验的选定单元的位线以确定所述选定单元是否响应于施加到所述选定字线的特定感测电压而导通。举例来说，可通过如下字线电压确定选定单元的状态：在所述字线电压下位线电流达到与特定状态相关联的特定参考电流。
如所属领域的技术人员将了解，在对NAND串中的选定存储器单元执行的感测操作中，所述串的未选存储器单元经偏置以处于导通状态中。在此感测操作中，存储于选定单元中的数据可基于在对应于所述串的位线上所感测的电流及/或电压。举例来说，存储于选定单元中的数据可基于位线电流是否在给定时间周期内改变特定量或达到特定电平。
当选定单元处于导通状态中时，电流在所述串的一端处的源极线触点与所述串的另一端处的位线触点之间流动。如此，与感测选定单元相关联的电流被载送穿过所述串中的其它单元、单元堆叠之间的扩散区域及选择晶体管中的每一者。
编程检验操作可包括(例如)在编程脉冲之后将一个或一个以上编程检验电压施加到选定字线，以确定耦合到所述选定字线的存储器单元是否已达到所要经编程状态。与所述编程检验操作相关联地，高速缓冲存储器元件可存储选定存储器单元的编程状态，例如，所述选定存储器单元是否已达到所要经编程状态。举例来说，所述选定存储器单元的编程状态可包括编程完成及编程未完成中的一者。在执行编程检验操作之前，所述选定存储器单元的编程状态可为编程未完成。如果所述编程检验操作检验选定存储器单元已达到所要经编程状态，那么存储于所述高速缓冲存储器元件中的编程状态可从编程完成改变到编程未完成。编程状态的此改变可影响在后续编程脉冲期间是否将对选定存储器单元进行编程禁止。举例来说，如果存储于高速缓冲存储器元件中的编程状态是编程未完成，那么在施加到选定字线的后续编程脉冲期间将不对所述选定存储器单元进行编程禁止。然而，如果存储于所述高速缓冲存储器元件中的编程状态是编程完成，那么在施加到所述选定字线的后续编程脉冲期间将对所述选定存储器单元进行编程禁止。
图2图解说明在编程操作期间的电容性耦合及编程扭结。第一图像210图解说明第一编程脉冲，例如“脉冲N”。第二图像220及第三图像230各自图解说明第二编程脉冲(例如，“脉冲N+1”)的不同变化形式。如所属领域的技术人员将了解，可在编程脉冲之间执行编程检验操作以确定选定存储器单元是否已达到所要经编程状态，例如，在后续编程脉冲期间是否将对所述选定存储器单元进行编程禁止。
如所图解说明，三个存储器单元211-A、211-B及211-C正使其电荷存储节点(例如，浮动栅极“FG”)编程。存储器单元211-A及211-C相对地邻近于存储器单元211-B。存储器单元211-A、211-B及211-C耦合到字线205。每一存储器单元与位线(例如，位线207-A、207-B及207-C)相关联(例如，耦合到所述位线)。因此，位线207-A及207-C相对地邻近于位线207-B。图2中所图解说明的位线207-A、207-B及207-C的布局打算分别展示存储器单元211-A、211-B及211-C与位线207-A、207-B及207-C之间的关联性，而非其物理位置的布局。所属领域的技术人员将了解，位线可相对于与其相关联的存储器单元形成于一定数目个位置中。
耦合到字线205的存储器单元211-A、211-B及211-C可类似于图1中耦合到字线105-1的存储器单元111-1、111-B及111-C。同样地，位线207-A、207-B及207-C可类似于图1中的位线107-1、107-2及107-3。图像210、220及230图解说明存储器单元211-B的浮动栅极与邻近存储器单元211-A及211-C的浮动栅极之间的电容性耦合，所述电容性耦合由其之间的电容器符号表示。图像210、220及230还图解说明存储器单元211-B的浮动栅极与下伏于邻近存储器单元211-A及211-C下的沟道区域之间的电容性耦合，所述电容性耦合由其之间的电容器符号表示。随着将存储器装置缩放到更小的大小，邻近组件之间的电容性耦合可由于组件之间的更短距离而增加。
将编程禁止电压施加到位线(例如，位线207-A)可有效地关断漏极选择晶体管(例如，图1中所图解说明的漏极选择晶体管119)且可将NAND串(例如，NAND串109-1)与其相关联位线(例如，位线107-1)断开。此又使与所述NAND串的存储器单元相关联的沟道浮动，使得相应沟道(例如，与存储器单元211-A相关联的沟道)可升压到与施加到与相应存储器单元相关联的相应字线(例如，字线205)的电压大致成比例的电压。如此将沟道升压(例如)到约施加到所述字线的电压可有效地减小所述沟道与电荷存储单元(例如，浮动栅极)之间的电位差，此可禁止对存储器单元的编程，例如，阻碍在所述沟道与所述电荷存储单元之间的电子转移。
在对选定存储器单元(例如，存储器单元211-B)的编程操作(例如，ABL编程操作)期间，可将编程启用电压(例如，0V)施加到与所述选定存储器单元相关联的位线(例如，位线207-B)。因此，如在图像210中所图解说明，在其中三个邻近存储器单元211-A、211-B及211-C全部接收编程脉冲的实例性编程脉冲期间，所有三个邻近位线207-A、207-B及207-C均具有施加到其的同一电压，例如，编程启用电压“Pgm”。同样地，由于三个存储器单元211-A、211-B及211-C耦合到同一字线205，因此每一存储器单元211-A、211-B及211-C的控制栅极可具有施加到其的同一电压。因此，可几乎不存在对存储器单元211-B的不利影响，因为邻近位线207-A及207-C与沟道区域是处于和与存储器单元211-B相关联的位线及沟道区域基本上相同的电压。
图像220图解说明在脉冲N之后的编程脉冲，例如，脉冲N+1，其中对邻近于存储器单元211-B的存储器单元中的一者(例如，存储器单元211-A)进行编程禁止。在将用于与字线205相关联的存储器单元的编程脉冲施加到字线205时，可通过将禁止电压施加到与已完成编程的一个或一个以上存储器单元相关联的位线来禁止那些存储器单元免受进一步编程。举例来说，在图像220中，在存储器单元211-B及211-C从施加到字线205的编程脉冲N+1接收额外电荷的同时将禁止电压施加到位线207-A以禁止存储器单元211-A免受进一步编程。施加到位线的禁止电压一般可大于施加到位线的编程启用电压。
将编程禁止电压施加到与耦合到选定字线(例如，经选择用于编程)的存储器单元相关联的位线可有效地关断选择晶体管，例如，将编程禁止电压施加到位线107-1可关断漏极选择栅极119，如在图1中所图解说明。关断所述选择晶体管可将与所述选择晶体管相关联的NAND串与所述位线电断开，此可使下伏于所述NAND串的存储器单元下的沟道区域浮动。关于图像220，施加到位线207-A的编程禁止电压可使下伏于存储器单元211-A下的沟道浮动，此可允许将所述沟道升压到在编程脉冲N+1期间施加到字线205的电压。如此，在编程脉冲N+1期间与存储器单元211-A相关联的沟道电压可大于与存储器单元211-B相关联的沟道电压。如此，单侧扭结可影响对存储器单元211-B的编程。也就是说，施加到存储器单元211-B的有效电压是施加到字线205的电压加上至少部分地由于存储器单元211-B与下伏于存储器单元211-A下的沟道之间的电容性耦合所致的某一扭结(例如，增加)。单侧扭结可包括与一个邻近沟道的电容性耦合。举例来说，此单侧扭结可为约150mV，其可使编程电压步长大小从500mV增加到650mV。编程电压步长大小的此增加可致使正被编程的存储器单元接收比既定作为所述编程脉冲的结果更多的电荷。此过编程可(例如)通过使存储器单元的Vt移位到更高电平(例如，移位到更高经编程状态)而促成例如读取错误及/或编程检验错误的感测错误。
图像230图解说明在脉冲N之后的编程脉冲，例如，脉冲N+1，其中对邻近于存储器单元211-B的存储器单元两者(例如，存储器单元211-A及211-C)进行编程禁止。举例来说，在图像230中，在存储器单元211-B从施加到字线205的编程脉冲N+1接收额外电荷的同时，将禁止电压施加到位线207-A及207-C以禁止存储器单元211-A及211-C免受进一步编程。关于图像230，施加到位线207-A及207-C的编程禁止电压可使下伏于存储器单元211-A及211-C下的沟道浮动，此可允许将所述沟道升压到在编程脉冲N+1期间施加到字线205的电压。在编程脉冲N+1期间与存储器单元211-A及211-C相关联的沟道电压可大于与存储器单元211-B相关联的沟道电压。如此，双侧扭结可影响对存储器单元211-B的编程。也就是说，施加到存储器单元211-B的有效电压是施加到字线205的电压加上至少部分地由于存储器单元211-B与下伏于存储器单元211-A及211-C下的沟道之间的电容性耦合所致的某一扭结。可归因于与两个邻近沟道的电容性耦合的扭结称作双侧扭结。举例来说，此双侧扭结可为约300mV，其可将编程电压步长大小从500mV增加到800mV。与单侧扭结一样，编程电压步长大小的此增加可促成正被编程的存储器单元的操作错误。如读者将了解，双侧扭结可导致大于单侧扭结的编程电压步长增加，此可增加操作错误的可能性。
图3是根据一些先前方法的编程操作的编程步长电压对脉冲数目的现有技术图表。图3的图表图解说明一连串编程脉冲，例如脉冲1到10。除脉冲5之外，每一脉冲均具有500mV的步长大小。也就是说，每一连续编程脉冲比前一脉冲大500mV。举例来说，如果脉冲1是以10V施加，那么脉冲2是以10.5V施加，然而，实施例并不限于这些实例性电压。在332处，经受编程的特定存储器单元(例如，图2的图像220中的存储器单元211-B)经历单侧扭结，所述单侧扭结可有效地将编程脉冲步长大小自500mV增加约150mV而达到约650mV。
在334处，经受编程的特定存储器单元(例如，图2的图像230中的存储器单元211-B)经历双侧扭结，所述双侧扭结可有效地将编程脉冲步长大小从500mV增加约300mV而达到约800mV。如所属领域的技术人员将了解，所给出的特定电压仅为实例，且不同存储器装置可以不同电压电平操作及/或经历不同电压电平。相比于与一些先前方法(例如，关于图2到3所描述)相关联的编程扭结的影响，本发明的一个或一个以上实施例可帮助减少本文中所描述的编程扭结的影响。
图4A到4B是根据本发明的一个或一个以上实施例具有一定数目个控制元件的存储器阵列的一部分的示意图。图4A到4B包括耦合到字线(例如，图4A中的字线405-A及图4B中的字线405-B)的一定数目个存储器单元411e-1、411o-1、411e-2、411o-2、…、411e-N、411o-N。存储器单元411e-1、411o-1、411e-2、411o-2、…、411e-N、411o-N(例如)经由其相应串及其漏极选择栅极选择性地耦合到位线DLe-1、DLo-1、DLe-2、DLo-2、…、DLe-N、DLo-N。所述位线耦合到控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N。与“偶数编号”的位线相关联的存储器单元表示为正方形而与“奇数编号”的位线相关联的存储器单元表示为圆形，但在偶数编号与奇数编号的存储器单元或位线本身之间未必存在物理差别。换句话说，“偶数”与“奇数”在本文中仅用作相应参考。
控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N可包括及/或耦合到用于操作位线DLe-1、DLo-1、DLe-2、DLo-2、…、DLe-N、DLo-N的控制电路。此控制电路可包括编程电路、感测电路及/或待与相应位线相关联地使用的一个或一个以上高速缓冲存储器元件。举例来说，所述控制元件可包括动态数据高速缓冲存储器(DDC)。控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N可包括及/或耦合到图8中所图解说明的一个或一个以上特征，例如，行解码电路844、列解码电路846、读取/锁存电路850、写入电路855、地址电路840、I/O电路860及控制电路870。
图4A图解说明与位线相关联的控制元件可针对偶数及奇数位线耦合于存储器阵列的相对侧上。图4A包括耦合到位线DLe-1、DLe-2、…、DLe-N的相对于包括存储器单元411e-1、411o-1、411e-2、411o-2、…、411e-N、411o-N的存储器单元阵列的一端(例如，“顶部”)的控制元件440e-1、440e-2、…、440e-N。控制元件440o-1、440o-2、…、440o-N分别耦合到位线DLo-1、DLo-2、…、DLo-N的另一端(例如，“底部”)。实施例并不限于偶数编号的控制元件位于“顶部”上且奇数编号的控制元件位于“底部”上。
图4B包括耦合到位线DLe-1、DLo-1、DLe-2、DLo-2、…、DLe-N、DLo-N的相对于包括存储器单元411e-1、411o-1、411e-2、411o-2、…、411e-N、411o-N的存储器单元阵列的共用侧的控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N。虽然所述控制元件被图解说明为相对于所述存储器阵列耦合到位线的“底部”，但实施例并不受如此限制。同样地，所述控制元件可相对于所述存储器阵列均耦合到位线的“顶部”。此外，关于图4A到4B，在位线的相对于存储器阵列的“顶部”与“底部”之间无明显差别。而是，术语“顶部”及“底部”用于提供参考点。
根据本发明的一个或一个以上实施例，控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N可经配置以在编程脉冲之前执行扭结检查。扭结检查可为包括确定在后续编程脉冲期间是否将对邻近于特定存储器单元且耦合到共用字线的一个或一个以上存储器单元进行编程禁止(例如，所述一个或一个以上邻近存储器单元是否已完成编程)的操作。举例来说，可通过首先确定在后续编程脉冲期间是否将对存储器单元411-e1及411-e2进行编程禁止来针对存储器单元411-o1执行扭结检查。如本文中所描述，此编程状态信息可存储于与特定存储器单元相关联的高速缓冲存储器元件中。当耦合到位线(例如，位线DLe-1)的特定存储器单元(例如，存储器单元411-e1)已完成编程时，可针对编程脉冲对所述特定存储器单元进行编程禁止以帮助防止施加到耦合到所述特定存储器单元的字线(例如，字线405-A)的编程脉冲将额外电荷置于所述特定存储器单元的浮动栅极上。控制元件(例如，控制元件440e-1)可通过将编程禁止电压施加到与存储器单元(例如，存储器单元411e-1)相关联的位线(例如，位线DLe-1)来对所述存储器单元进行编程禁止。
在扭结检查操作期间，NAND串及与其相关联的存储器单元可通过关断对应于其相关联位线的选择栅极而与所述位线断开。举例来说，参考图1，可通过关断漏极选择栅极119将NAND串109-1与位线107-1断开。如本文中所描述，可将特定存储器单元的编程状态信息存储于与所述特定存储器单元相关联的特定高速缓冲存储器元件中。由于在扭结检查操作期间不需要直接来自特定存储器单元的信息，因此可将所述串及相关联存储器单元与所述位线断开以便不干扰与所述扭结检查操作相关联的感测操作。如此，在扭结检查操作期间所感测的位线电压对作为所述扭结检查操作的部分施加到位线的电压作出反应而不对一个或一个以上存储器单元的经编程状态作出反应。
在一个或一个以上实施例中，可针对与经选择用于编程的字线相关联的所有存储器单元执行扭结检查。此扭结检查可包括在编程脉冲之前执行第一扭结检查及第二扭结检查。所述第一扭结检查可包括通过使奇数编号的位线DLo-1、DLo-2、…、DLo-N浮动且根据(例如，取决于)耦合到相应偶数编号的位线DLe及存取线405的存储器单元411e的编程状态将两个电压中的一者选择性地施加到偶数编号的位线DLe-1、DLe-2、…、DLe-N中的每一者来对奇数编号的位线DLo-1、DLo-2、…、DLo-N进行扭结检查。
如果相应存储器单元的编程状态是编程未完成，例如，如果相应存储器单元尚未完成编程，那么可施加第一电压(例如，0伏)，且如果相应存储器单元的编程状态是编程完成，例如，如果相应存储器单元已完成编程，那么可施加第二电压(例如，1V)。如本文中所描述，特定存储器单元的编程状态可存储于与所述特定存储器单元相关联的高速缓冲存储器元件中且根据对所述选定存储器单元所执行的一个或一个以上编程检验操作的结果(例如，与施加到与所述特定存储器单元相关联的字线的一个或一个以上编程脉冲相关联地)来更新。实施例并不限于施加0V作为所述第一电压或施加1V作为所述第二电压，因为给出这些值旨在说明实例。尽管将此些电压施加到偶数编号的位线，但可感测奇数编号的位线中的每一者以确定至少部分地由于施加到相应邻近偶数编号的位线的电压所致的对其的影响。也就是说，尽管使特定奇数编号的位线(例如，位线DLo-1)浮动，但施加到邻近偶数编号的数据线(例如，数据线DLe-1及DLe-2)的第一及/或第二电压可通过与所述特定奇数编号的位线的电容性耦合而导致其上的电压增加。举例来说，如果将0V施加到邻近于位线DLo-1的两个位线DLe-1及DLe-2(例如，当两个邻近存储器单元均未完成编程时)，那么位线DLo-1与位线DLe-1及DLe-2之间的电容性耦合可产生0V增加，例如，0扭结。
如果将0V施加到邻近于位线DLo-1的位线DLe-1及DLe-2中的一者且将1V施加到位线DLe-1及DLe-2中的另一者(例如，当一个邻近存储器单元已完成编程时)，那么位线DLo-1上的电压可至少部分地由于与位线DLe-1及DLe-2的电容性耦合而增加约0.5V。如果将1V施加到位线DLe-1及DLe-2两者(例如，当两个邻近存储器单元均已完成编程时)，那么位线DLo-1上的电压可至少部分地由于与位线DLe-1及DLe-2的电容性耦合而增加约1V。因此，通过感测位线DLo-1，可作出关于在施加到存取线405的后续编程脉冲期间是将发生双侧扭结、单侧扭结还是不发生扭结的确定。
用以解决编程扭结(例如，用以解决关于编程脉冲由于沿共用字线的一个或一个以上邻近存储器单元的编程状态所致的对特定存储器单元的不同影响的问题)的一些先前方法可能已依赖于感测每一邻近位线且根据感测所述邻近位线作出调整。此些先前方法可包括控制元件之间的有形物理连接(例如，拉长的线)，此对于其中控制元件在存储器阵列的相对侧上的实例可为不实际的，例如，如在图4A中所图解说明。然而，甚至当控制元件是在存储器阵列的同一侧伤时，例如，如在图4B中所图解说明，此些实施方案也可能由于可制造性及材料而难以实施且为昂贵的。相比之下，本发明的一个或一个以上实施例使用两个或两个以上邻近位线及/或串及/或存储器单元之间的电容性耦合提供信息使得感测特定位线提供关于邻近位线的充足信息以作出关于在施加到耦合到所述特定位线的存储器单元的后续编程脉冲时是将存在双侧扭结、单侧扭结还是不存在扭结的确定。
第二扭结检查可包括以与第一扭结检查类似但使偶数编号的位线及奇数编号的位线与在所述第一扭结检查中相反地操作的操作对偶数编号的位线DLe-1、DLe-2、…、DLe-N进行扭结检查。也就是说，可使偶数编号的位线DLe-1、DLe-2、…、DLe-N浮动，同时根据耦合到奇数编号的位线DLo-1、DLo-2、DLo-N及存取线405的存储器单元411o的编程状态将两个电压中的一者选择性地施加到所述相应奇数编号的位线中的每一者。尽管将此些电压施加到奇数编号的位线，但可感测偶数编号的位线中的每一者以确定至少部分地由于施加到相应邻近奇数编号的位线的电压所致的对其的影响。根据本发明的一个或一个以上实施例，可首先检查奇数编号的位线或偶数编号的位线。也就是说，实施例并不限于如上文所描述首先检查奇数编号的位线。
一旦已作出关于是将存在影响特定存储器单元的编程的双侧扭结、单侧扭结还是不存在扭结的确定，即可在后续编程脉冲期间将扭结校正施加到与所述特定存储器单元相关联的特定位线。举例来说，在后续编程操作期间，(例如)除施加到特定位线的编程启用电压以外，还可根据邻近于所述特定存储器单元的将受编程禁止的存储器单元的数目(例如，根据已完成编程的邻近存储器单元的数目)将扭结校正电压施加到所述特定位线。所述扭结校正电压的量值可与在所述扭结检查期间在所述位线上所感测的电压成比例。举例来说，如果在扭结检查期间感测到0V，那么可施加0V作为扭结校正电压；如果在扭结检查期间感测到0.5V，那么可施加150mV作为扭结校正；如果在扭结检查期间感测到1.0V，那么可施加300mV作为扭结校正。实施例并不限于这些实例性电压。
将扭结校正施加到位线可包括施加大于在编程耦合到所述位线的存储器单元期间原本施加到所述位线的电压但小于编程禁止电压的电压。举例来说，如果在编程期间原本将0V施加到特定位线，且将施加Vcc(例如，2V)来对耦合到所述位线的存储器单元进行编程禁止，那么单侧扭结校正可包括将300mV施加到所述特定位线，且双侧扭结校正可包括将600mV施加到所述特定位线。实施例并不限于这些实例中所使用的特定电压。
扭结校正电压可足以减少特定存储器单元与一个或一个以上邻近存储器单元之间的电容性耦合的扭结影响，使得编程脉冲对所述特定存储器单元具有其既定影响，例如，施加到字线的15.0V编程脉冲由所述存储器单元接收为15.0V，而非至少部分地由于与一个或一个以上邻近存储器单元的电容性耦合而接收为15.3V。也就是说，扭结校正电压(例如，增加的位线电压)可减少针对与位线及字线相关联的存储器单元施加到所述字线的编程脉冲的影响，例如，DLo-1上的增加的电压可通过减小所述字线(例如，来自施加到其的编程脉冲)与下伏于浮动栅极下的沟道之间的电位差来降低针对存储器单元411o-1在字线405-A上的编程脉冲的影响。如本文中所描述，增加特定存储器单元的位线电压可导致所述存储器单元的沟道电压的对应增加。扭结校正电压不具有足以将位线及耦合到其的存储器单元置于编程禁止模式中以使得施加到所述存储器单元的编程脉冲不更改所述存储器单元的状态的量值，例如，所述存储器单元的浮动栅极上的电荷量。在一个或一个以上实施例中，可按如下次序对存储器装置执行一定数目个操作：编程脉冲、编程检验操作及扭结检查、可能后跟具有扭结校正的后续编程脉冲。
图5A是根据本发明的一个或一个以上实施例与第一扭结检查操作相关联的时序图。图像550图解说明与如本文中所描述的扭结检查的实例性实施例相关联的三个实例性位线电压0V、0.5V及1V。所述特定电压0V、0.5V及1V为实例，且本文中所描述的一个或一个以上实施例可使用不同电压。
如本文中所描述，扭结检查可包括感测特定位线以确定至少部分地由于所述特定位线与邻近位线之间的电容性耦合所致的对其的影响，所述邻近位线具有根据与其相关联的存储器单元的编程状态施加的两个电压(例如，0V或1V)中的一者。对于这些实例性电压，至少部分地由于电容性耦合所致的特定位线电压因此可为约0V(例如，对于无扭结)、0.5V(例如，对于单侧扭结)或1V(例如，对于双侧扭结)。如在图像550中所图解说明，可使用第一感测电压551(例如，0.25V)来确定所述位线是处于0V还是0.5V或1.0V，且可使用第二感测电压552(例如，0.75V)来确定所述位线是处于0.5V还是1.0V。实施例并不限于这些实例性电压或此特定感测方案。举例来说，如所属领域的技术人员将了解，可使用其它感测方案，例如可采用电压斜升进行感测。
与图5A相关联的时序图包括信号tdc 553-A，其对应于图5C的示意图中所图解说明的暂时数据高速缓冲存储器(tdc)节点553-A，例如，开关559-2与开关559-3之间的线。所述时序图还包括信号DLCLAMP 554-A，其对应于图5C的示意图中所图解说明的DLCLAMP 554-C线。适当DLCLAMP信号554-C可通过开关559-2的操作将位线507耦合到tdc节点553-C。尽管本文中使用术语“开关”，但切换装置可为晶体管(如所展示)或另一类型的切换装置。在图5A中，tdc信号553-A增加到Vcc。关于图5C，当经由开关559-1的操作将预充电电路(例如，Vcc 556-1)耦合到tdc节点553-C时，在tdc节点553-C上可发生此增加。当开关559-2及559-3关断且开关559-4接通时，将Vcc 556-1连接到tdc节点553-C可将电容(例如，离散电容器及/或寄生电容)557-1充电到Vcc。
一旦已将电容557-1充电到Vcc，即可将感测电压551施加到DLCLAMP线554-C，如DLCLAMP信号554-A所图解说明。在一个或一个以上实施例中，施加到DLCLAMP线554-C的感测电压可为所要感测电压加上与开关559-1相关联的阈值电压，例如，足以充分接通晶体管的电压，但实施例并不受如此限制。关于结合图5A到5C使用的实例性电压，位线507可在其上具有三个电压(例如，0V、0.5V或1V)中的一者。因此，为将感测电压551施加到DLCLAMP线554-C，开关559-2在位线507低于感测电压(例如，0V)时将接通，但在位线507高于感测电压(例如，0.5V或1V)时将不接通。如在图5A中所图解说明，当所述位线上的电压为0时，tdc信号553-A下降到述位线上的电压，例如，如虚线所表示。也就是说，关于图5C，开关559-2接通，从而允许先前充电到Vcc的电容557-1经由数据线排出，使得tdc节点553-C朝向位线电压(例如，0V)排放。开关559-3可接通以锁存558此信息，例如以记录位线507处于0V的事实。
相反地，当位线507处于0.5V而将感测电压551施加到DLCLAMP线554-C时，开关559-2将不接通，此使得tdc节点553-C上的电压处于Vcc(例如，将电容557-1被充电到的电压)，如在DLCLAMP 554-A上升到感测电压+Vtn之后tdc信号553-A上的实线保持处于Vcc所图解说明。当开关559-3接通时，锁存器558可记录位线507处于大于感测电压551的电压的事实。随后，可施加感测电压552以确定位线507是处于0.5V还是1V。
锁存器558可具有特定跳变点(例如，约1V)，但实施例并不受如此限制。Vcc可比锁存器558的跳变点大某一值，例如，2V。因此，对于与感测电压551相关联的感测操作，当tdc节点553-C保持处于Vcc时(例如，当位线处于0.5V或1V时)，所述锁存器将跳变。同样地，当tdc节点553-C上的电压朝向位线电压0V排放时，所述锁存器将不跳变。
图5B是根据本发明的一个或一个以上实施例与第二扭结检查操作相关联的时序图。图5B涉及将感测电压552施加到DLCLAMP线554-C以区分位线507上的0.5V与1V。图5B包括表示tdc节点553-C上的电压的信号553-B、DCLAMP信号554-B及升压电压信号555(例如，Vcc/2)。
如结合图5A所描述且如tdc信号553-B所图解说明，可相对于接地将与tdc节点553-C相关联的电容557-1充电到Vcc。随后，可相对于接地使用升压电压信号555对tdc信号553-B的电压进行升压。在图5B及5C中所图解说明的实施例中，升压电压是Vcc/2，然而，实施例并不限于此特定实例性升压电压。关于图5C，可通过将电容557-2充电到Vcc/2而将升压电压施加到tdc节点553-C。可通过接通开关559-5将电容557-2耦合到跨越电容557-2到接地的升压电路(例如，Vcc/2556-2)。随后，可关断开关559-4，同时接通开关559-6，使得将电容557-1及557-2串联耦合到tdc节点553-C，从而产生高于接地的电位Vcc+Vcc/2。
在tdc 553-B处于Vcc+Vcc/2之后，可将感测电压552施加到DLCLAMP线554-B。如上文关于图5A所描述，可将感测电压552施加为所述感测电压加上与DLCLAMP线554-C相关联的晶体管559-2的阈值电压，但实施例并不受如此限制。如果位线507处于1V，那么开关559-2将不会因将感测电压552(例如，0.75V)施加到DLCLAMP线554-C而接通。因此，tdc节点553-C保持处于Vcc+Vcc/2。因此，当通过接通开关559-3而将锁存器558耦合到tdc节点553-C时，其将读取如tdc 553-B上的实线所指示的Vcc+Vcc/2，例如，3V，所述电压可足以使锁存器跳变，从而指示位线507高于感测电压(例如，1V)。相反地，如果位线507处于0.5V，那么将感测电压552施加到DLCLAMP线554-C将接通开关559-2以将位线507耦合到tdc节点553-C。tdc节点553-C可开始排放到位线507电压，如tdc信号553-B上的虚线所指示。
如本文中所描述，锁存器558可具有特定跳变点，例如约1V。在一些实例中，位线507上的0.5V可充分接近于锁存器跳变点而导致锁存器558的错误操作，尤其当考虑可影响装置的操作电压的工艺角(例如操作温度)时。因此，在如上文所描述排放tdc之后，可通过切换移除升压电压，如在将感测电压552施加到DLCLAMP线554-C之后升压信号555变为低所指示。移除所述升压电压可将tdc节点553-C上的电压移位到低于位线507电压，以帮助防止锁存器558的错误操作。举例来说，可将tdc节点553-C电压(例如，Vcc+Vcc/2)排放到位线507电压(例如，0.5V)，使得电容557-1及557-2将放电到等于位线507的累积电压0.5V。在开关559-3接通以将tdc节点553-C电压锁存到锁存器558之前，可关断开关559-6且可接通开关559-4以解耦tdc节点553-C与接地之间的电容557-2。此操作将有效地将tdc节点553-C电压减小tdc节点553-C电压的存储于电容557-2上的部分。因此，如tdc 553-B上的虚线所图解说明，tdc电压将从位线电压(例如，0.5V)下降到某一更小电压。此操作可减小锁存器558所感测的电压以帮助防止其错误操作。
图5C是根据本发明的一个或一个以上实施例的感测电路的示意图。与图5C相关联的感测电路可与一个或一个以上控制元件(例如，图4A及4B中所图解说明的控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N)包括在一起及/或耦合到所述一个或一个以上控制元件。图5C是可与本发明一起使用的感测电路的一个实例。可用于更改所述感测电路的一个或一个以上电路径(例如，在适用于使用第一感测电压551或第二感测电压552进行感测操作的配置之间)的开关(例如，开关559-4、559-5及559-6)可经重新配置以提供一定数目个替代实施方案。同样地，实施例并不限于使用金属氧化物半导体场效应晶体管(MOSFET)作为图5C中所图解说明的感测电路的切换元件。如关于图5A到5C所描述，所述感测电路及操作可有效地确定选定位线507上的至少部分地由于与一个或一个以上邻近位线的电容性耦合所致的电压以执行扭结检查，如本文中所描述。
图6是根据本发明的一个或一个以上实施例的编程电路的示意图。与图6相关联的编程电路可与一个或一个以上控制元件(例如，图4A及4B中所图解说明的控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N)包括在一起及/或耦合到所述一个或一个以上控制元件。在一个或一个以上实施例中，编程电路可响应于DLCLAMP线654而选择性地耦合到数据线“DL”607(例如，位线)且包括供应电压656及编程/禁止锁存器658。编程/禁止锁存器658可类似于图5C中所图解说明的编程禁止锁存器558。可包括DLCLAMP线654作为编程电路的组件或DLCLAMP线654为与所述编程电路分离的元件。DLCLAMP线654可类似于图5C中所图解说明的DLCLAMP线554-C。举例来说，可使用同一DLCLAMP信号将位线选择性地耦合到编程电路及感测电路。在此些实施例中，可包括额外切换装置以将位线选择性地耦合到感测或编程电路。在一个或一个以上实施例中，DLCLAMP线654可不同于DLCLAMP线554-C。在一个或一个以上实施例中，感测电路(例如，图5C中所图解说明的感测电路)及编程电路(例如，图6及7中所图解说明的编程电路)可与共用控制元件(例如，图4A及4B中所图解说明的控制元件440)包括在一起及/或耦合到所述共用控制元件。
所述编程电路可包括一定数目个存储元件，例如，DDC 660-1、660-2、660-3、660-4、660-5及660-6。可利用所述DDC将特定扭结校正电压施加到位线607。在图6的实例性实施例中，可使用DDC 660-1将0V施加到位线607；可使用DDC 660-2将单侧扭结校正(例如，消除扭结)电压(例如，1/2消除扭结)施加到位线607；可使用DDC 660-3将双侧消除扭结(例如，消除扭结)电压施加到位线607；可使用DDC 660-4将选择性缓慢编程收敛(SSPC)电压施加到位线607；可使用DDC 660-5将SSPC+1/2消除扭结电压施加到位线607；且可使用DDC 660-6将SSPC+消除扭结电压施加到位线607。关于图6，电源(例如，Vcc 656)可称为用于将Vcc施加到位线607的第七存储元件。1/2消除扭结电压可为施加到位线607以校正单侧编程扭结的电压，例如，其中在编程操作期间对一个邻近位线进行编程禁止的实例。(全)消除扭结电压可为施加到位线607以校正双侧编程扭结的电压，例如，其中在编程操作期间对两个邻近位线进行编程禁止的实例。
选择性缓慢编程收敛(SSPC)是一种有时与NAND存储器一起使用以产生极窄阈值电压(Vth)分布而不减少编程吞吐量的技术。将SSPC电压施加到与经选择以接收编程脉冲的存储器单元相关联的位线可减少将所述编程脉冲施加到与选定存储器单元相关联的字线的影响。所述SSPC电压可将与选定存储器单元相关联的沟道减小到编程禁止电压与原本将为施加到位线的编程电压的电压之间的中间电压。因此，所述SSPC电压“减慢”选定存储器单元的编程。本发明的一个或一个以上扭结校正编程操作可与SSPC编程操作结合使用以既使选定存储器单元的Vth变窄又减小与一些先前方法相关联的编程扭结的影响。举例来说，如果SSPC电压是100mV且1/2消除扭结电压是150mV，那么SSPC+1/2消除扭结电压可为250mV。实施例并不限于这些实例性电压。
图6中所图解说明的存储元件660-1、660-2、660-3、660-4、660-5及660-6(例如，DDC)可称为经解码存储元件。也就是说，每一存储元件可与一个特定操作电压相关联。然而，本发明的一个或一个以上实施例可利用经编码存储元件代替经解码存储元件。举例来说，图6包括七个经解码存储元件，例如，DDC 660-1、660-2、660-3、660-4、660-5及660-6以及Vcc 656。然而，图6可替代地包括三个经编码存储元件来替换所述七个经解码存储元件。所述三个经编码存储元件中的每一者可类推为三数字二进制数的一个位。所述三个经编码存储元件的组合可提供多达九个不同组合，此足以实现对与所图解说明的图6相关联的七个操作电压中的一者的选择。
图7是根据本发明的一个或一个以上实施例的编程电路的示意图。与图7相关联的编程电路可与一个或一个以上控制元件(例如，图4A及4B中所图解说明的控制元件440e-1、440o-1、440e-2、440o-2、…、440e-N、440o-N)包括在一起及/或耦合到所述一个或一个以上控制元件。在一个或一个以上实施例中，编程电路可响应于DLCLAMP线754而选择性地耦合到位线707且包括供应电压756及编程/禁止锁存器758。DLCLAMP线754可类似于图6中所图解说明的DLCLAMP 654。编程/禁止锁存器758可类似于图6中所图解说明的编程/禁止锁存器658。所述编程电路可包括一定数目个存储元件，例如，DDC 760-1、760-2、760-3及760-4。可利用所述DDC将特定电压施加到数据线“DL”707，例如，位线。在图7的实例性实施例中，可使用DDC 760-1将0V施加到位线707；可使用DDC 760-2施加扭结校正(例如，消除扭结)电压；可使用DDC 760-3将SSPC电压施加到位线707；且可使用DDC 760-4将SSPC+消除扭结电压施加到位线707。关于图7，电源(例如，Vcc 756)可称为用于将Vcc施加到位线707的第五存储元件。
如读者将了解，图7中所图解说明的实施例类似于图6的实施例，其中省略了1/2消除扭结电压(例如，DDC 660-2)及SSPC+1/2消除扭结电压(例如，DDC 660-5)。在一个或一个以上实施例中，且在图7中所图解说明的实施例中，可借助施加一个消除扭结电压来校正单侧及双侧编程扭结两者。也就是说，如果检测到任一编程扭结，均可在编程脉冲期间施加单一消除扭结电压。此些实施例可减少用以检查编程扭结的感测电路及/或用以对编程扭结进行校正的编程电路在存储器装置上所消耗的空间量。
关于图5A到5C，可通过类似地处理单侧及双侧编程扭结两者来减小感测电路。举例来说，本发明的同等地处理单侧及双侧编程扭结的一个或一个以上实施例将仅区分无扭结与某一扭结，例如，根据图5A中的图像550的实例的0V与(0.5V或1V)。举例来说，用于区分0V与(0.5V或1V)的感测电路可不与此些实施例包括在一起，或用于区分0.5V与1V的感测电路可不与此些实施例包括在一起。如此，这些实施例还可减少与检查编程扭结相关联的感测时间。
图8是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置820的电子存储器系统800的功能框图。存储器系统800包括耦合到非易失性存储器装置820的处理器810，非易失性存储器装置820包括非易失性单元的存储器阵列830，例如，图1中所示的非易失性单元111-1、…、111-N的存储器阵列100。存储器系统800可包括单独集成电路，或处理器810与存储器装置820两者可位于同一集成电路上。处理器810可为微处理器或例如专用集成电路(ASIC)的某一其它类型的控制电路。
存储器装置820包括可为具有NAND架构的浮动栅极快闪存储器单元(如本文中先前所描述)的非易失性存储器单元的阵列830。图8的实施例包括用以锁存通过I/O电路860经由I/O连接862提供的地址信号的地址电路840。行解码器844及列解码器846接收并解码地址信号以存取存储器阵列830。根据本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列830的密度及架构且地址的数目随存储器单元的数目的增加以及存储器块及阵列的数目的增加两者而增加。
存储器装置820通过使用感测/缓冲电路感测存储器阵列列中的电压及/或电流改变来感测存储器阵列830中的数据，在此实施例中，所述感测/缓冲电路可为读取/锁存电路850。读取/锁存电路850可从存储器阵列830读取并锁存数据页(例如，数据行)。包括I/O电路860以用于经I/O连接862与处理器810进行双向数据通信。包括写入电路855以将数据写入到存储器阵列830。
控制电路870解码通过控制连接872从处理器810提供的信号。这些信号可包括用于控制如本文中所描述的对存储器阵列830的操作(包括数据感测、数据写入及数据擦除操作)的芯片信号、写入启用信号及地址锁存信号。在一个或一个以上实施例中，控制电路870负责执行来自处理器810的指令以执行根据本发明的实施例的操作。控制电路870可为状态机、定序器或某一其它类型的控制器。所属领域的技术人员将了解，可提供额外电路及控制信号，且已减少图8的存储器装置细节以便易于图解说明。
图9是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的存储器模块900的功能框图。存储器模块900被图解说明为存储器卡，但参考存储器模块900所论述的概念也适用于其它类型的可装卸或便携式存储器(例如，USB快闪驱动器及/或固态驱动器)且打算在本文中所使用的“存储器模块”的范围内。另外，虽然在图9中描绘了一个实例性形状因数，但这些概念也适用于其它形状因数。
在一个或一个以上实施例中，存储器模块900将包括外壳905(如所描绘)以包封一个或一个以上存储器装置910，但此外壳并非对所有装置或装置应用是必不可少的。至少一个存储器装置910包括非易失性多电平存储器单元的阵列，例如，图1中所示的非易失性存储器单元111-1、…、111-N的阵列100。如果存在，那么外壳905包括用于与主机装置进行通信的一个或一个以上触点915。主机装置的实例包括数码相机、数字记录与回放装置、PDA、个人计算机、存储器卡读取器、接口集线器及类似装置。对于一个或一个以上实施例，触点915呈标准化接口的形式。举例来说，对于USB快闪驱动器，触点915可呈USB型A凹入式连接器的形式。对于一个或一个以上实施例，触点915呈半专属接口的形式，例如可存在于由晟碟(SanDisk)公司许可的CompactFlashTM存储器卡、由索尼(Sony)公司许可的Memory StickTM存储器卡、由东芝(Toshiba)公司许可的SD Secure DigitalTM存储器卡及类似存储器卡上。然而，一般来说，触点915提供接口以用于在存储器模块900与具有与触点915兼容的接纳器的主机之间传递控制、地址及/或数据信号。
存储器模块900可任选地包括额外电路920，所述电路可为一个或一个以上集成电路及/或离散组件。对于一个或一个以上实施例，额外电路920可包括用于控制跨越多个存储器装置910的存取及/或用于提供外部主机与存储器装置910之间的翻译层的控制电路(例如存储器控制器)。举例来说，所述数目个触点915与到一个或一个以上存储器装置910的一定数目个连接之间可不存在一一对应。因此，存储器控制器可选择性地耦合存储器装置910的I/O连接(在图9中未展示)以在适当时间在适当I/O连接处接收适当信号或在适当时间在适当触点915处提供适当信号。类似地，主机与存储器模块900之间的通信协议可不同于存取存储器装置910所使用的协议。存储器控制器可接着将从主机接收的命令序列翻译成适当命令序列以实现对存储器装置910的所要存取。除命令序列以外，此翻译可进一步包括信号电压电平的改变。
额外电路920可进一步包括与控制存储器装置910无关的功能性，例如，可由ASIC执行的逻辑功能。此外，额外电路920可包括用以限制对存储器模块900的读取或写入存取的电路，例如口令保护、生物测量或类似物。额外电路920可包括用以指示存储器模块900的状态的电路。举例来说，额外电路920可包括用以确定电力是否正被供应到存储器模块900及存储器模块900当前是否正被存取及显示其状态的指示(例如，当被供电时为稳定光且当正被存取时为闪烁光)的功能性。额外电路920可进一步包括无源装置(例如去耦电容器)以帮助调节存储器模块900内的电力要求。
总结
本发明包括用于操作半导体存储器的方法、装置、模块及系统。一个方法实施例包括根据第一存储器单元的编程状态将多个(例如，两个)电压中的一者选择性地施加到第一数据线(其中所述第一存储器单元耦合到所述第一数据线及选定存取线)。确定至少部分地由于施加到所述第一数据线的所述电压及至少所述第一数据线与第二数据线之间的电容性耦合所致的对所述第二数据线的影响(其中第二存储器单元耦合到所述第二数据线，且所述第二存储器单元邻近于所述第一存储器单元且耦合到所述选定存取线)。响应于所述所确定的影响而在施加到所述第二存储器单元的后续编程脉冲期间将扭结校正施加到所述第二数据线。
将理解，当称一元件是“在”另一元件“上”、“连接到”另一元件或与另一元件“耦合”时，其可直接在所述另一元件上、与所述另一元件连接或耦合，或可存在介入元件。相比之下，当称一元件“直接在”另一元件“上”、“直接连接到”另一元件或与另一元件“直接耦合”时，则不存在介入元件或层。如本文中所用，术语“及/或”包括相关联的所列项中的一者或一者以上的任何及所有组合。
如本文中所用，术语“及/或”包括相关联的所列项中的一者或一者以上的任何及所有组合。本文中所用，术语“或”，除非另有说明，否则意指在逻辑上包括性或。也就是说，“A或B”可包括(仅A)、(仅B)或(A及B两者)。换句话说，“A或B”可意指“A及/或B”或“A及B中的一者或一者以上”。
将理解，虽然本文中可使用术语第一、第二等来描述各元件，但这些元件不应受此些术语限制。此些术语仅用于区分一个元件与另一元件。因此，可将第一元件称作第二元件，此并不背离本发明的教示内容。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一个或一个以上实施例的修改或变化形式。应理解，以上描述是以说明性方式而非限定性方式作出。所属领域的技术人员在审阅上文描述后将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一个或一个以上实施例的范围包括其中使用以上结构及方法的其它应用。因此，本发明的一个或一个以上实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如以上权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将以上权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (31)

1.一种用于操作存储器装置(820、910)的方法，其包含：
根据第一存储器单元(111-1、411e-1)的编程状态将多个电压中的一者选择性地施加到第一数据线(107-1、DLe-1)，其中所述第一存储器单元(111-1、411e-1)耦合到所述第一数据线(107-1、DLe-1)及选定存取线(105-1、405-A、405-B)；
在不接收指示施加到所述第一数据线的所述电压的信号的情况下，确定至少部分地由于施加到所述第一数据线(107-1、DLe-1)的所述电压及至少所述第一数据线(107-1、DLe-1)与第二数据线(107-2、DLo-1)之间的电容性耦合所致的对所述第二数据线(107-2、DLo-1)的影响，其中所述第二数据线(107-2、DLo-1)耦合到第二存储器单元(111-B、411o-1)，所述第二存储器单元(111-B、411o-1)邻近于所述第一存储器单元(111-1、411e-1)，且所述第二存储器单元(111-B、411o-1)耦合到所述选定存取线(105-1、405-A、405-B)；及
响应于所述所确定的影响，在施加到所述第二存储器单元(111-B、411o-1)的后续编程脉冲期间将扭结校正施加到所述第二数据线(107-2、DLo-1)。
2.根据权利要求1所述的方法，其中所述方法包括在施加所述多个电压中的所述一者的同时，使所述第二数据线(107-2、DLo-1)浮动。
3.根据权利要求1所述的方法，其中所述方法包括：
根据第三存储器单元(111-C、411e-2)的编程状态将所述多个电压中的一者选择性地施加到第三数据线(107-3)，其中所述第三数据线(107-3)耦合到所述第三存储器单元(111-C、411e-2)，所述第三存储器单元(111-C、411e-2)邻近于所述第二存储器单元(111-B、411o-1)，且所述第三存储器单元(111-C、411e-2)耦合到所述选定存取线(105-1、405-A、405-B)；及
确定至少部分地由于施加到所述第一数据线(107-1、DLe-1)的所述电压及施加到所述第三数据线(107-3)的所述电压所致的对所述第二数据线(107-2、DLo-1)的影响。
4.根据权利要求1所述的方法，其中确定对所述第二数据线(107-2、DLo-1)的所述影响包括在将所述多个电压中的所述一者施加到所述第一数据线(107-1、DLe-1)的同时确定所述影响。
5.根据权利要求1到4中任一权利要求所述的方法，其中选择性地施加所述多个电压中的一者包括：
当所述第一存储器单元(111-1、411e-1)的所述编程状态为编程未完成时，施加第一扭结检查电压；及
当所述第一存储器单元(111-1、411e-1)的所述编程状态为编程完成时，施加第二扭结检查电压。
6.根据权利要求1到4中任一权利要求所述的方法，其中将扭结校正施加到所述第二数据线(107-2、DLo-1)包括将扭结校正电压施加到所述第二数据线(107-2、DLo-1)。
7.根据权利要求6所述的方法，其中施加所述扭结校正电压包括施加具有对应于在所述第二数据线(107-2、DLo-1)上所感测的电压的量值的电压。
8.根据权利要求7所述的方法，其中施加所述扭结校正电压包括施加具有与在所述第二数据线(107-2、DLo-1)上所感测的所述电压成比例的量值的电压。
9.一种用于操作存储器装置(820、910)的方法，其包含：
在施加编程脉冲之前执行第一扭结检查，其包括：
使第一数据线(107-1、107-3、DLe-1、DLe-2、DLe-N)浮动且将多个电压中的一者选择性地施加到第二数据线(107-2、DLo-1、DLo-2、DLo-N)，其中施加到所述第二数据线(107-2、DLo-1)中的相应一者的所述电压取决于耦合到所述第二数据线(107-2、DLo-1)及存取线(105-1、405-A、405-B)的存储器单元(111-B、411o-1)的编程状态，其中使耦合到所述存取线(105-1、405-A、405-B)的多个存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)与所述第一数据线(107-1、107-3、DLe-1、DLe-2、DLe-N)及所述第二数据线(107-2、DLo-1、DLo-2、DLo-N)中的相应一者交替地相关联；及
感测所述第一数据线(107-1、107-3、DLe-1、DLe-2、DLe-N)；及在施加所述编程脉冲之前执行第二扭结检查，其包括：
使所述第二数据线(107-2、DLo-1、DLo-2、DLo-N)浮动且将所述多个电压中的一者选择性地施加到所述第一数据线(107-1、107-3、DLe-1、DLe-2、DLe-N)，其中施加到所述第一数据线(107-3、DLe-2)中的相应一者的所述电压取决于所述多个存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)中的耦合到所述第一数据线(107-3、DLe-2)及所述存取线(105-1、405-A、405-B)的存储器单元(111-C、411e-2)的编程状态；及
感测所述第二数据线(107-2、DLo-1、DLo-2、DLo-N)。
10.根据权利要求9所述的方法，其中将所述多个电压中的一者选择性地施加到所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)包括：
当相应存储器单元(111-B、111-C、411o-1、411e-2)的所述编程状态为完成编程时，施加第一电压；及
当相应存储器单元(111-B、111-C、411o-1、411e-2)的所述编程状态为未完成编程时，施加第二电压。
11.根据权利要求9到10中任一权利要求所述的方法，其中所述方法包括在将扭结校正施加到所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的至少一者的同时将所述编程脉冲施加到所述存取线(105-1、405-A、405-B)，其中施加到所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的所述至少一者的所述扭结校正是至少部分地基于对所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的所述至少一者的感测。
12.根据权利要求11所述的方法，其中施加扭结校正包括将对应于在所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的所述至少一者上所感测的电压的电压施加到所述第一和第二数据线(107-1、107-2、107-3、107-M、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的所述至少一者。
13.一种用于操作存储器装置(820、910)的方法，其包含：
确定耦合到共用存取线(105-1、405-A、405-B)且邻近于第一存储器单元(111-1、411e-1)的在后续编程脉冲期间将受编程禁止的存储器单元的数目，其中所述第一存储器单元(111-1、411e-1)与第一数据线(107-1、DLe-1)相关联；
其中所述确定包括：
当邻近于所述第一存储器单元(111-1、411e-1)且与第二数据线(107-2、DLo-1)相关联的第二存储器单元(111-B、411o-1)已完成编程时，将第一电压施加到所述第二数据线(107-2、DLo-1)；
当所述第二存储器单元(111-B、411o-1)尚未完成编程时，将第二电压施加到所述第二数据线(107-2、DLo-1)；及
确定至少部分地由于至少所述第一数据线(107-1、DLe-1)与所述第二数据线(107-2、DLo-1)之间的电容性耦合所致的对所述第一数据线(107-1、DLe-1)的影响；及
根据耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目将扭结校正施加到所述第一数据线(107-1、DLe-1)。
14.根据权利要求13所述的方法，其中确定对所述第一数据线(107-1、DLe-1)的所述影响包括：
当耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目为0时，感测第一电压；
当耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目为1时，感测第二电压；及
当耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目为2时，感测第三电压。
15.根据权利要求13到14中任一权利要求所述的方法，其中施加扭结校正包括：
当耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目为1时，将第一扭结校正施加到所述第一数据线(107-1、DLe-1)；及
当耦合到所述共用存取线(105-1、405-A、405-B)且邻近于所述第一存储器单元(111-1、411e-1)的在所述后续编程脉冲期间将受编程禁止的存储器单元的所述数目为2时，将第二扭结校正施加到所述第一数据线(107-1、DLe-1)。
16.一种存储器装置(820、910)，其包含：
第一数据线(107-1、DLe-1)，其与第一存储器单元(111-1、411e-1)及第一控制元件(440e-1)相关联；
第二数据线(107-2、DLo-1)，其与第二存储器单元(111-B、411o-1)及第二控制元件(440o-1)相关联，其中所述第二存储器单元(111-B、411o-1)邻近于所述第一存储器单元(111-1、411e-1)；
其中所述第一控制元件(440e-1)经配置以：
如果所述第一存储器单元(111-1、411e-1)已完成编程，那么将第一电压施加到所述第一数据线(107-1、DLe-1)；及
如果所述第一存储器单元(111-1、411e-1)尚未完成编程，那么将第二电压施加到所述第一数据线(107-1、DLe-1)；且
其中所述第二控制元件(440o-1)经配置以确定至少部分地由于电容性耦合所致的所述电压在所述第一数据线(107-1、DLe-1)上的所述施加对所述第二数据线(107-2、DLo-1)的影响。
17.根据权利要求16所述的装置(820、910)，其中所述装置包括与第三存储器单元(111-C、411e-2)及第三控制元件(440e-2)相关联的第三数据线(107-3)，其中所述第三存储器单元(111-C、411e-2)邻近于所述第二存储器单元(111-B、411o-1)；
其中所述第三控制元件(440e-2)经配置以：
如果所述第三存储器单元(111-C、411e-2)已完成编程，那么将所述第一电压施加到所述第三数据线(107-3)；及
如果所述第三存储器单元(111-C、411e-2)尚未完成编程，那么将所述第二
电压施加到所述第三数据线(107-3)；且
其中所述第二控制元件(440o-1)经配置以确定至少部分地由于电容性耦合所致的所述电压在所述第三数据线(107-3)上的所述施加对所述第二数据线(107-2、DLo-1)的影响。
18.根据权利要求16所述的装置(820、910)，其中所述第二控制元件(440o-1)经配置以在所述电压到所述第一数据线(107-1、DLe-1)的施加期间使所述第二数据线(107-2、DLo-1)浮动。
19.根据权利要求16所述的装置(820、910)，其中所述第二控制元件(440o-1)经配置以确定所述影响包含所述第二控制元件(440o-1)经配置以感测所述第二数据线(107-2、DLo-1)上的至少部分地由于所述电容性耦合所致的电压，其中所述电容性耦合是在至少所述第一数据线(107-1、DLe-1)与所述第二数据线(107-2、DLo-1)之间。
20.根据权利要求16到19中任一权利要求所述的装置(820、910)，其中所述第二控制元件(440o-1)经配置以根据所述所确定的影响而在对所述第二存储器单元(111-B、411o-1)的编程操作期间将扭结校正电压施加到所述第二数据线(107-2、DLo-1)。
21.根据权利要求20所述的装置(820、910)，其中所述扭结校正电压包含大致等同于至少部分地由于至少所述第一数据线(107-1、DLe-1)与所述第二数据线(107-2、DLo-1)之间的电容性耦合而在对所述第二存储器单元(111-B、411o-1)的编程脉冲期间施加到所述第二存储器单元(111-B、411o-1)的控制栅极的电压的增加的电压。
22.根据权利要求16到19中任一权利要求所述的装置(820、910)，其中：
所述第二控制元件(440o-1)包括一定数目个经解码存储元件(660-1、660-2、660-3、660-4、660-5、660-6、760-1、760-2、760-3、760-4)；且
所述第二控制元件(440o-1)经配置以选择所述数目个经解码存储元件(660-1、660-2、660-3、660-4、660-5、660-6、760-1、760-2、760-3、760-4)中的一者以在编程脉冲期间将对应电压施加到所述第二数据线(107-2、DLo-1)。
23.根据权利要求16到19中任一权利要求所述的装置(820、910)，其中：
所述第二控制元件(440o-1)包括一定数目个经编码存储元件；且
所述第二控制元件(440o-1)经配置以选择所述数目个经编码存储元件的组合以在编程脉冲期间将对应电压施加到所述第二数据线(107-2、DLo-1)。
24.根据权利要求16到19中任一权利要求所述的装置(820、910)，其中相对于所述第一数据线(107-1、DLe-1)的所述第一控制元件(440e-1)耦合到的一端，所述第二控制元件(440o-1)耦合到所述第二数据线(107-2、DLo-1)的相对端。
25.根据权利要求16到19中任一权利要求所述的装置(820、910)，其中所述第一控制元件(440e-1)及所述第二控制元件(440o-1)包括及/或耦合到控制电路(870)。
26.根据权利要求25所述的装置(820、910)，其中所述控制电路(870)包括通过第一切换装置(559-1)选择性地耦合到相应数据线(507)的感测电路，其中所述感测电路包括：
暂时数据高速缓冲存储器tdc节点(553-C)，其通过第二切换装置(559-2)选择性地耦合到预充电电路；
所述tdc节点(553-C)通过第三切换装置(559-3)选择性地耦合到锁存器(558)；且
所述tdc节点(553-C)耦合到电容(557-1)。
27.一种存储器装置(820、910)，其包含：
存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)，其耦合到存取线(105-1、405-A、405-B)；
数据线(107-1、107-2、107-3、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)，每一数据线(107-1、107-2、107-3、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)与所述存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)中的相应一者相关联；
控制元件(440e-1、440o-1、440e-2、440o-2、440e-N、440o-N)，每一控制元件(440e-1、440o-1、440e-2、440o-2、440e-N、440o-N)与所述数据线(107-1、107-2、107-3、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的相应一者相关联；
其中：
第一数目个所述控制元件(440e-1、440e-2、440e-N)经配置以：
使耦合到所述第一数目个控制元件(440e-1、440e-2、440e-N)的第一数目个所述数据线(DLe-1、DLe-2、DLe-N)浮动；
感测所述第一数目个数据线(DLe-1、DLe-2、DLe-N)上的至少部分地由于施加到第二数目个数据线(DLo-1、DLo-2、DLo-N)的电压及与其的电容性耦合所致的电压；及
将多个电压中的一者选择性地施加到所述第一数目个数据线(DLe-1、DLe-2、DLe-N)；
第二数目个所述控制元件(440o-1、440o-2、440o-N)经配置以：
将所述多个电压中的一者选择性地施加到耦合到所述第二数目个控制元件(440o-1、440o-2、440o-N)的第二数目个所述数据线(DLo-1、DLo-2、DLo-N)；
使所述第二数目个数据线(DLo-1、DLo-2、DLo-N)浮动；及
感测所述第二数目个数据线(DLo-1、DLo-2、DLo-N)上的至少部分地由于施加到所述第一数据线(DLe-1、DLe-2、DLe-N)的电压及与其的电容性耦合所致的电压。
28.根据权利要求27所述的装置(820、910)，其中：
所述第一数目个控制元件(440e-1、440e-2、440e-N)经配置以根据在施加到所述选定存取线(105-1、405-A、405-B)的编程脉冲期间在所述第一数目个数据线(DLe-1、DLe-2、DLe-N)上所感测的所述电压而将扭结校正选择性地施加到所述第一数目个数据线(DLe-1、DLe-2、DLe-N)；且
所述第二数目个控制元件(440o-1、440o-2、440o-N)经配置以根据在施加到所述选定存取线(105-1、405-A、405-B)的所述编程脉冲期间在所述第二数目个数据线(DLo-1、DLo-2、DLo-N)上所感测的所述电压而将扭结校正选择性地施加到所述第二数目个数据线(DLo-1、DLo-2、DLo-N)。
29.根据权利要求27所述的装置(820、910)，其中所述第二数目个控制元件(440o-1、440o-2、440o-N)在所述存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)的与所述第一数目个控制元件(440e-1、440e-2、440e-N)在其上耦合到所述第一数目个数据线(DLe-1、DLe-2、DLe-N)的侧相同的一侧上耦合到所述第二数目个数据线(DLo-1、DLo-2、DLo-N)。
30.根据权利要求27所述的装置(820、910)，其中所述第一数目个控制元件(440e-1、440e-2、440e-N)不与所述第二数目个控制元件(440o-1、440o-2、440o-N)共享有形物理连接。
31.根据权利要求27到30中任一权利要求所述的装置(820、910)，其中所述控制元件(440e-1、440o-1、440e-2、440o-2、440e-N、440o-N)各自包括经配置以存储与所述存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)中的所述相应一者相关联的编程状态的高速缓冲存储器元件(660-1、660-2、660-3、660-4、660-5、660-6、760-1、760-2、760-3、760-4)，所述存储器单元(111-1、111-B、111-C、411e-1、411o-1、411e-2、411o-2、411e-N、411o-N)中的所述相应一者与所述数据线(107-1、107-2、107-3、DLe-1、DLo-1、DLe-2、DLo-2、DLe-N、DLo-N)中的与每一控制元件(440e-1、440o-1、440e-2、440o-2、440e-N、440o-N)相关联的所述相应一者相关联，其中所述编程状态选自包括编程完成及编程未完成的编程状态群组。
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