JP2013504834A - メモリキンク検査 - Google Patents

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Abstract

本開示は、メモリキンク検査に関する。一実施形態は、第１メモリセルのプログラミング状態に従って、第１データ線に複数の電圧のうちの１つを選択的に印加することを含み、第１メモリセルは、第１データ線及び選択されたアクセス線に結合されている。第２データ線への影響は、少なくとも部分的に、第１データ線に印加される電圧、及び、少なくとも第１データ線と第２データ線との間の容量性結合により判定され、第２データ線は、第２メモリセルに結合され、第２メモリセルは、第１メモリセルに隣接しており、第２メモリセルは、選択されたアクセス線に結合されている。その判定された影響に応じて、後続のプログラミングパルスが第２メモリセルに印加される間に、キンク補正が第２データ線に加えられる。
【選択図】図６

Description

本開示は、一般に、半導体記憶装置、方法、及びシステムに関し、より具体的には、メモリキンク検査に関する。
記憶装置は、通常、コンピュータ又は他の電子装置内の内部半導体集積回路として与えられる。メモリには、異なる多くの種類があり、数ある中でもランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリが挙げられる。
窒化物層内のチャージトラップで情報を保存する半導体・酸化物・窒化物・酸化物・半導体キャパシタ構造及び金属・酸化物・窒化物・酸化物・半導体キャパシタ構造を使用した浮遊ゲートフラッシュデバイスおよびチャージトラップフラッシュ（ＣＴＦ）デバイスを含む、フラッシュ記憶装置は、広範囲の電子機器用途のための不揮発性メモリとして使用されてもよい。フラッシュ記憶装置は、通常、高い記憶密度、高い信頼性、及び低い電力消費を可能にする、１トランジスタメモリセルを使用する。
フラッシュメモリへの利用としては、ソリッドステートドライブ用（ＳＳＤ）メモリ、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話、携帯式音楽プレーヤ（例えば、ＭＰ３プレーヤ）、及び動画プレーヤが挙げられる。プログラムコード、ユーザデータ、及び／又は、基本入力／出力システム（ＢIＯＳ）等のシステムデータ等のデータは、一般的にフラッシュ記憶装置内に保存される。このデータは、数ある中でも、パーソナルコンピュータシステムに使用されてもよい。フラッシュメモリのいくつかの使用として、フラッシュメモリ装置にプログラムされたデータを、そのデータを消去することなく多重で読み出すことを挙げてもよい。
２つの一般的なタイプのフラッシュメモリアレイアーキテクチャは、所謂、各々の基本メモリセル構造が配置される論理形式のための「ＮＡＮＤ」構成及び「ＮＯＲ」構成である。ＮＡＮＤアレイアーキテクチャでは、そのメモリセルアレイは、そのアレイの「行」内の各々のメモリセルの制御ゲートが、当該分野で一般的に「ワード線」と呼ばれているアクセス線に結合される（幾つかの事例では、そのアクセス線を形成する）ように、行列で整えられる。しかしながら、各々のメモリセルは、そのドレインによりデータ線（一般的に、デジタル線（例えば、当該分野ではビット線）と呼ばれる）に直接、結合されていない。代わりに、そのアレイのメモリセルは、共通のソースとデータ線との間で、ソースからドレインへ直列に一体的に結合され、特定のデータ線に共通に結合されるメモリセルは、「列」と呼ばれる。
ＮＡＮＤアレイアーキテクチャ内のメモリセルは、所望の状態にプログラムされてもよい。例えば、電荷は、メモリセルの浮遊ゲート等の電荷蓄積ノードに配置され、又は、そのノードから取り除かれ、そのセルをある数のプログラムされた状態のうちの１つに置く。例えば、単一レベルセル（ＳＬＣ）は、２つの状態（例えば、１又は０）を表すことができる。フラッシュメモリセルは、２を超える数の状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）も記憶することができる。そのようなセルは、マルチレベルセル（ＭＬＣ）と呼ばれる場合がある。ＭＬＣにより、各々のセルは、１を超える桁数（例えば、１を超えるビット）を表すことができるので、メモリセルの数を増すことなく、より高密度のメモリを製造することができる場合がある。例えば、４桁を表す能力を有するセルは、１６個のプログラムされた状態を有することができる。いくつかのＭＬＣでは、１６個のプログラムされた状態のうちの１つが、消去状態であってもよい。これらのＭＬＣでは、最下位のプログラムされた状態は、その消去状態の上にはプログラムされない。即ち、セルが、最下位の状態にプログラムされる場合、プログラミング動作中は電荷がセルに与えられず、消去状態のままである。他の１５個のプログラムされた状態は、「消去されていない」状態と呼ばれる場合がある。
ＮＡＮＤアレイを含むいくつかの記憶装置は、例えば、特定のアクセス線に結合された１つ置きのセルを個別にプログラムすることを含んでもよい、遮蔽ビット線（ＳＢＬ）プログラミングの場合のように、特定のアクセス線に結合された全てのセルが同時にはプログラムされないようにプログラムされる場合がある。ＮＡＮＤアレイを含むいくつかの記憶装置は、全ビット線（ＡＢＬ）プログラミングの場合などのように、特定のアクセス線に結合された全てのセルが同時にプログラムされるようにプログラムされる場合がある。ＡＢＬプログラミングの場合、隣接するメモリセル間の容量性結合により、プログラムされているメモリセルへの不利な影響がある可能性がある。しかしながら、ＡＢＬプログラミングは、特定のアクセス線に結合された全てのセルが同時にプログラムされるので、ＳＢＬプログラミングに関してより高速のプログラミング動作を提供することができる。
本開示は、半導体メモリを動作するための方法、装置、モジュール、及びシステムを含む。方法の一実施形態は、第１メモリセルのプログラミング状態に従って、複数（例えば、２つ）の電圧のうちの１つを第１データ線に印加することを選択的に含む（第１メモリセルは、第１データ線と選択されたアクセス線とに結合される）。第２データ線への影響は、少なくとも部分的に、第１データ線に印加される電圧及び少なくとも第１データ線と第２データ線との間の容量性結合により判定される（第２メモリセルは、第２データ線に結合され、その第２メモリセルは、第１メモリセルに隣接し、選択されたアクセス線に結合される）。キンク補正が、その判定された影響に応じて、後続のプログラミングパルスが第２メモリセルに印加される間、第２データ線に加えられる。
本開示の以下の詳細な記述では、本開示の一部を成し、どのように本開示の１つ以上の実施形態が実行されてもよいかを説明として示している、付属の図面を参照する。これらの実施形態は、当業者が、本開示の実施形態を実行可能なように十分に詳しく記載される。他の実施形態が使用されてもよく、本開示の範囲から逸脱せずに、工程上の、電気的な及び／又は構造的な変更を行ってもよいことが理解されるべきである。特に、図面中の参照番号に関する表記「Ｎ」及び「Ｍ」は、本明細書で用いられる場合、そのように表記されるある数の特定物が、本開示の１つ以上の実施形態に含まれる可能性があることを示す。
本開示の１つ以上の実施形態による不揮発性メモリアレイの一部分の概略図である。 プログラミング動作中の容量性結合とプログラミングキンクとを示す図である。 幾つかの以前の取り組みによる、先行技術のプログラミング動作用のプログラミングステップ電圧対パルス数のグラフである。 本開示の１つ以上の実施形態によるある数の制御要素を備えたメモリアレイの一部分の概略図である。 本開示の１つ以上の実施形態によるある数の制御要素を備えたメモリアレイの一部分の概略図である。 本開示の１つ以上の実施形態による第１キンク確認動作に関連するタイミング図である。 本開示の１つ以上の実施形態による第２キンク確認動作に関連するタイミング図である。 本開示の１つ以上の実施形態による検出回路の概略図である。 本開示の１つ以上の実施形態によるプログラミング回路の概略図である。 本開示の１つ以上の実施形態によるプログラミング回路の概略図である。 本開示の１つ以上の実施形態に従って動作される少なくとも１つの記憶装置を有する、電子メモリシステムの機能ブロック図である。 本開示の１つ以上の実施形態に従って動作される少なくとも１つの記憶装置を有する、メモリモジュールの機能ブロック図である。
本明細書の図は、番号付け方法に従い、最初の桁（単数又は複数）は、図面番号に対応し、残りの桁は、図面中の要素又は構成要素を特定する。異なる図の間の同じ要素又は構成要素は、同様の数字を用いて特定される場合がある。例えば、１１１は、図１中の要素「１１」を示してもよく、図２では、同様の要素が、２１１として示されてもよい。理解されるように、本明細書内の様々な実施形態で示される要素を付け加えて、交換して、及び／又は、削除して、本開示の多数の追加的な実施形態を提供することができる。加えて理解されるように、図内で提供される要素の比率及び相対的縮尺は、本発明の実施形態を説明するように意図されており、限定する意味に取られるべきではない。
図１は、本開示の１つ以上の実施形態による不揮発性メモリアレイ１００の一部分の概略図である。図１の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリを示す。しかしながら、本明細書に記載される実施形態は、この実施例に限定されない。図１に示されるように、メモリアレイ１００は、アクセス線（例えば、ワード線１０５−１、…、１０５−Ｎ）と、対応するデータ線（例えば、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍ）とを含む。デジタル環境で対処し易くするために、ワード線１０５−１、…、１０５−Ｎの数と、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍの数は、２の何らかの冪乗、例えば、２５６ワード線対４，０９６ビット線とすることができる。
メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、…、１０９−Ｍを含む。各々のＮＡＮＤストリングは、不揮発性メモリセル１１１−１、…、１１１−Ｎを含み、それらのメモリセルの各々は、それぞれのワード線１０５−１、…、１０５−Ｎが組み込まれている。各々のＮＡＮＤストリング（及びその成分メモリセル）は、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍが組み込まれている。各々のＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍの不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ）１１３）と、ドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ１１９）との間で、ソースからドレインへ直列に接続される。各々のソース選択ゲート１１３は、ソース選択線１１７上の信号に応答して、それぞれのＮＡＮＤストリング１０９を共通のソース１２３に選択的に結合させるように構成される一方で、各ドレイン選択ゲート１１９は、ドレイン選択線１１５上の信号に応答し、それぞれのNANDストリングをそれぞれのビット線１０７に選択的に結合させるように構成される。メモリセル１１１−１、１１１−Ｂ、及び１１１−Ｃは、全てが、ワード線１０５−１に結合され、それぞれ、ビット線１０７−１、１０７−２、及び１０７−３が組み込まれる。
図１に示される実施形態で示されるように、ソース選択ゲート１１３のソースは、共通のソース線１２３に接続されている。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続されている。ドレイン選択ゲート１１９のドレインは、対応するＮＡＮＤストリング１０９−１に対するローカルビット線１０７−１に、ドレイン接点１２１−１で接続されている。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の、最後のメモリセル１１１−Ｎのドレイン（例えば、浮遊ゲートトランジスタ）に接続されている。
１つ以上の実施形態では、不揮発性メモリセル、１１１−１、…、１１１−Ｎの構成は、ソース、ドレイン、浮遊ゲート又は他の電荷蓄積ノード、並びに制御ゲートを含む。不揮発性メモリセル、１１１−１、…、１１１−Ｎは、それらの制御ゲートが、それぞれ、ワード線、１０５−１、…、１０５−Ｎに結合している。不揮発性メモリセル、１１１−１、…、１１１−Ｎの「列」は、ＮＡＮＤストリング（例えば、１０９−１、１０９−２、１０９−３，…、１０９−Ｍ）を作り上げ、それぞれ、所与のローカルビット線（例えば、１０７−１、１０７−２、１０７−３、…、１０７−Ｍ）に結合している。不揮発性メモリセルの「行」は、所与のワード線（例えば、１０５−１、…、１０５−Ｎ）に共通して結合しているそれらのメモリセルである。用語「列」及び「行」の使用は、不揮発性メモリセルの特定の直線的な（例えば、鉛直及び／又は水平の）配向を暗示することを意味しない。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが選択ゲート間で平行に結合されることになる場合を除き、同様に配置されることになる。
当業者に理解されるように、選択されたワード線（例えば、１０５−１、…、１０５−Ｎ）に結合されたセルの一部は、１つの群として一体的にプログラム、及び／又は検出する（例えば、読み出す）ことができる。プログラミング動作（例えば、書き込み動作）は、選択されたワード線に結合された選択されたセルの閾値電圧（Ｖｔ）を、所望のプログラムされた状態に対応する所望のプログラム電圧レベルに増加させるために、ある複数のプログラムパルス（例えば、１６Ｖ〜２０Ｖ）をその選択されたワード線に印加することを含むことができる。
読み出し確認動作又はプログラム確認動作等の、検出動作は、選択されたセルの状態を判定するために、その選択されたセルに結合されたビット線の電圧及び／又は電流の変化を検出することを含むことができる。検出動作は、選択されたメモリセルに組み込まれたビット線（例えば、ビット線１０７−１）に、選択されたメモリセルと繋がるソース（例えば、ソース線１２３）に印加される電圧よりも上の電圧を印加、バイアス又は駆動することを含むことができる。代わりに、検出動作は、ビット線１０７−１を事前に充電し、その後選択されたセルが導通し始める時に放電し、その放電を検出することを含むことができる可能性がある。
選択されたセルの状態を検出することは、１つ以上の検出電圧（例えば、読み出し電圧「Ｖread」）を選択されたワード線に印加し、同時に、そのストリングの選択されていないセルを、その選択されていないセルの閾値電圧とは関係のない導通状態に置くのに十分な１つ以上の電圧（例えば、通過電圧「Ｖpass」）を、その選択されていないセルに結合されたそのワード線に印加することを含むことができる。読み出され且つ／又は確認される選択されたセルに対応するビット線を検出し、その選択されたワード線に印加される特定の検出電圧に応じて、その選択されたセルが導通しているか否かを判定することができる。例えば、ビット線の電流が特定の状態に関連する特定の参照電流に達するようなワード線電圧により、選択されたセルの状態を判定することができる。
当業者に理解されるように、ＮＡＮＤストリング中の選択されたメモリセル上で実行される検出動作では、そのストリングの選択されていないメモリセルは、導通状態であるようにバイアスされる。そのような検出動作の場合、選択されたセル内に保存されたデータは、そのストリングに対応するビット線上で検出された電流及び／又は電圧に基づくことができる。例えば、その選択されたセル内に保存されたデータは、ビット線電流が、特定量だけ変わるか、又は、所与の期間中に特定のレベルに達するかに基づくことができる。
選択されたセルが導通状態である場合、電流は、そのストリングの一方の末端でのソース線接点と、そのストリングの他方の末端でのビット線接点との間で流れる。そのように、選択されたセルを検出することに関連付けられた電流は、そのストリング中の他のセル、セルスタック間の拡散領域、及び選択トランジスタの各々を通して運ばれる。
プログラム確認動作は、例えば、プログラミングパルスの後に、選択されたワード線に１つ以上のプログラム確認電圧を印加し、その選択されたワード線に結合されたメモリセルが、所望のプログラムされた状態に達したかどうかを判定することを含むことができる。プログラム確認動作に関連して、キャッシュ要素は、選択されたメモリセルのプログラム状態（例えば、選択されたメモリセルが所望のプログラム状態に達したか）を、保存することができる。例えば、選択されたメモリセルのプログラミング状態は、プログラミング完了及びプログラミング未完了のうちの１つを含むことができる。プログラム確認動作を実行する前に、選択されたメモリセルのプログラミング状態は、プログラミング未完了とすることができる。プログラム確認動作が、選択されたメモリセルが所望のプログラムされた状態に達したことを確認する場合、キャッシュ要素内に保存されたプログラミング状態は、プログラミング完了からプログラミング未完了へ変えることができる。プログラミング状態のそのような変化は、後続のプログラミングパルスの間に、選択されたメモリセルがプログラム禁止にされることになるか否かに影響を与える可能性がある。例えば、キャッシュ要素内に保存されたプログラミング状態がプログラミング未完了である場合、選択されたメモリセルは、後続のプログラミングパルスが選択ワード線に加えられる間、プログラム禁止にされないであろう。しかしながら、キャッシュ要素内に保存されたプログラミング状態がプログラミング完了である場合、選択されたメモリセルは、後続のプログラミングパルスが選択ワード線に加えられる間、プログラム禁止にされるであろう。
図２は、プログラミング動作中の容量性結合とプログラミングキンク（ｋｉｎｋ）とを示す。第１画像２１０は、第１プログラミングパルス（例えば、「パルスＮ」）を示す。第２画像２２０及び第３画像２３０は、それぞれが、第２プログラミングパルス（例えば、「パルスＮ＋１」）の異なる変化を示す。当業者に理解されるように、プログラミングパルスとプログラミングパルスとの間で、プログラム確認動作を実行して、選択されたメモリセルが、所望のプログラムされた状態に達しているのか（例えば、選択されたメモリセルが、後続のプログラミングパルスの間にプログラム禁止にされるであろうかどうか）を判定することができる。
図示されるように、３つのメモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃは、それらの電荷蓄積ノード（例えば、浮遊ゲート「ＦＧ」）をプログラムさせる。メモリセル２１１−Ａ及び２１１−Ｃは、対向して、メモリセル２１１−Ｂに隣接している。メモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃは、ワード線２０５に結合されている。各々のメモリセルは、ビット線、例えば、ビット線２０７−Ａ、２０７−Ｂ、及び２０７−Ｃが組み込まれて（例えば、結合されて）いる。従って、ビット線２０７−Ａ及び２０７−Ｃは、対向して、ビット線２０７−Ｂに隣接する。図２に示されるビット線２０７−Ａ、２０７−Ｂ、及び２０７−Ｃの配置は、メモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃとビット線２０７−Ａ、２０７−Ｂ、及び２０７−Ｃとの間の関連をそれぞれ示すように意図されており、それらの物理的場所の配置ではない。当業者は、ビット線が、ビット線が組み込まれるメモリセルに対して、多数の場所に形成されてもよいことを理解するであろう。
ワード線２０５に結合されたメモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃは、図１のワード線１０５−１に結合されたメモリセル１１１−１、１１１−Ｂ、１１１−Ｃと類似とすることができる。同様に、ビット線２０７−Ａ、２０７−Ｂ、及び２０７−Ｃは、図１のビット線１０７−１、１０７−２、及び１０７−３と類似とすることができる。画像２１０、２２０、及び２３０は、メモリセル２１１−Ｂの浮遊ゲートと、隣接するメモリセル２１１−Ａ及び２１１−Ｃの浮遊ゲートとの間の容量性結合を示し、その容量性結合は、それらの間のコンデンサ記号により示されている。画像２１０、２２０、及び２３０は、メモリセル２１１−Ｂの浮遊ゲートと、隣接するメモリセル２１１−Ａ及び２１１−Ｃの下にあるチャンネル領域との間の容量性結合も示し、その容量性結合は、それらの間にコンデンサ記号で示されている。記憶装置の寸法をより小さくするにつれて、隣接する構成要素間の容量性結合は、構成要素間の距離が短くなるために増加させることができる。
ビット線（例えば、ビット線２０７−Ａ）にプログラム禁止電圧を印加することにより、ドレイン選択トランジスタ（例えば、図１に示されるドレイン選択トランジスタ１１９）を効果的にオフに切り換え、ＮＡＮＤストリング（例えば、ＮＡＮＤストリング１０９−１）の接続を、その組み込まれたビット線（例えば、ビット線１０７−１）から切ることができる。これは、次に、ＮＡＮＤストリングのメモリセルに組み込まれたチャンネルを浮遊させるので、各々のチャンネル（例えば、メモリセル２１１−Ａと関連するチャンネル）を、各々のメモリセルに組み込まれた各々のワード線（例えば、ワード線２０５）に印加された電圧にほぼ比例する電圧に昇圧することができる。チャンネルを、そのように、例えば、ワード線に印加された電圧の近くに昇圧させることにより、メモリセルのプログラミングを禁止することができる（例えば、チャンネルと電荷蓄積ユニットとの間の電子の移動を抑制することができる）、チャンネルと電荷蓄積ユニット（例えば、浮遊ゲート）との間の電位差を、効果的に低減することができる。
選択されたメモリセル（例えば、メモリセル２１１−Ｂ）のプログラミング動作（ＡＢＬプログラミング動作）の間に、選択されたメモリセルに組み込まれたビット線（例えば、ビット線２０７−Ｂ）に、プログラム許可電圧（例えば、０Ｖ）を印加することができる。従って、画像２１０に示されるように、３つの隣接するメモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃが全てプログラミングパルスを受信するような例示のプログラミングパルスの間に、全ての隣接する３つのビット線２０７−Ａ、２０７−Ｂ、及び２０７−Ｃは、そこに印加される同じ電圧（例えば、プログラム許可電圧「Ｐｇｍ」）を有する。同様に、３つのメモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃは、同じワード線２０５に結合されているので、各々のメモリセル２１１−Ａ、２１１−Ｂ、及び２１１−Ｃの制御ゲートは、そこに印加される同じ電圧を有することができる。従って、隣接するビット線２０７−Ａ及び２０７−Ｃ並びにチャンネル領域が、２１１−Ｂに関連する電圧と本質的に同じ電圧にあるので、メモリセル２１１−Ｂへの有害な影響はあまりないかもしれない。
画像２２０は、パルスＮに続くプログラミングパルス（例えば、パルスＮ＋１）を示し、メモリセルのうちの１つ（例えば、メモリセル２１１−Ｂに隣接するメモリセル２１１−Ａ）が、プログラム禁止にされている。ワード線２０５に組み込まれたメモリセルに対するプログラミングパルスがワード線２０５に印加されるので、プログラミングを完了している１つ以上のメモリセルは、それらのセルに組み込まれたビット線に禁止電圧を印加することにより、更なるプログラミングを禁止することができる。例えば、画像２２０では、禁止電圧がビット線２０７−Ａに印加されて、メモリセル２１１−Ａが、更なるプログラミングが禁止されるのに対し、メモリセル２１１−Ｂ及び２１１−Ｃは、ワード線２０５に印加されたプログラミングパルスＮ＋１から、追加の電荷を受け取る。ビット線に印加される禁止電圧は、一般に、ビット線に印加されるプログラム許可電圧よりも大きい。
選択された（例えば、プログラミングに選択された）ワード線に結合されたメモリセルに組み込まれたビット線に、プログラム禁止電圧を印加することで、選択トランジスタをオフに効果的に切り換えることができ、例えば、図１に示されるように、ビット線１０７−１にプログラム禁止電圧を印加することで、ドレイン選択ゲート１１９をオフに切り換えることができる。選択トランジスタをオフに切り換えることにより、そのビット線から、選択トランジスタに組み込まれたＮＡＮＤストリングを電気的に接続を切ることができるので、ＮＡＮＤストリングのメモリセルの下にあるチャンネル領域は、浮遊することができる。画像２２０に関して、プログラム禁止電圧をビット線２０７−Ａに印加することにより、メモリセル２１１−Ａの下にあるチャンネルは、浮遊することができるので、プログラミングパルスＮ＋１の間に、そのチャンネルを、ワード線２０５に印加された電圧に昇圧することが可能になり得る。そのように、プログラミングパルスＮ＋１の間は、メモリセル２１１−Ａに関連するチャンネル電圧が、メモリセル２１１−Ｂに関連付けられたチャンネル電圧よりも大きくなる可能性がある。そのように、片側のキンクは、メモリセル２１１−Ｂのプログラミングに影響を与える可能性がある。即ち、メモリセル２１１−Ｂに印加された有効電圧は、少なくとも部分的に、メモリセル２１１−Ｂとメモリセル２１１−Ａの下にあるチャンネルとの間の容量性結合による何らかのキンク（例えば、増加）を、ワード線２０５に印加された電圧に加えたものである。片側のキンクは、１つの隣接するチャンネルとの容量性結合を含むことができる。例えば、そのような片側のキンクは、約１５０ｍＶになる可能性があるので、プログラミング電圧ステップの大きさは、５００ｍＶから６５０ｍＶへ増加する可能性がある。プログラミング電圧ステップの大きさがそのように増加することで、メモリセルは、そのプログラミングパルスの結果、意図されるよりも多くの電荷を受容するようにプログラムさせることができる。そのような過剰なプログラミングは、例えば、メモリセルのＶｔをより高いレベル（例えば、より高いプログラム状態)に移動することで、読み取り誤差及び／又はプログラム確認誤差等の検出誤差に寄与することができる。
画像２３０は、パルスＮに続く（例えば、パルスＮ＋１）プログラミングパルスを示し、メモリセルの両方（例えば、メモリセル２１１−Ｂに隣接するメモリセル２１１−Ａ及び２１１−Ｃ）は、プログラムが禁止されている。例えば、画像２３０では、禁止電圧がビット線２０７−Ａ及び２０７−Ｃに印加されて、メモリセル２１１−Ａ及び２１１−Ｃは、更なるプログラミングが禁止される一方で、メモリセル２１１−Ｂは、ワード線２０５に印加されたプログラミングパルスＮ＋１から、追加の電荷を受信する。画像２３０に関して、ビット線２０７−Ａ及び２０７−Ｃに印加されたプログラム禁止電圧は、メモリセル２１１−Ａ及び２１１−Ｃの下にあるチャンネルを浮遊することができるので、チャンネルを、プログラミングパルスＮ＋１の間に、ワード線２０５に印加される電圧に昇圧させることを可能にすることができる。プログラミングパルスＮ＋１の間は、メモリセル２１１−Ａ及び２１１−Ｃに関連付けられたチャンネル電圧が、メモリセル２１１−Ｂに関連付けられたチャンネル電圧よりも大きくなる可能性がある。そのように、両側のキンクは、メモリセル２１１−Ｂのプログラミングに影響を与える可能性がある。即ち、メモリセル２１１−Ｂに印加される有効電圧は、少なくとも部分的に、メモリセル２１１−Ｂと、メモリセル２１１−Ａ及び２１１−Ｃの下にあるチャンネルとの間の容量性結合による何らかのキンクを、ワード線２０５に印加された電圧に加えたものである。２つの隣接するチャンネルとの容量性結合に起因するキンクは、両側のキンクと呼ばれている。例えば、そのような両側のキンクは、ほぼ３００ｍＶになる可能性があるので、プログラミング電圧ステップの大きさは、５００ｍＶから８００ｍＶへ増加する可能性がある。片側のキンクと同様に、プログラミング電圧ステップの大きさのそのような増加は、プログラムされるメモリセルの動作誤差に寄与する可能性がある。読者に理解されるように、両側のキンクは、プログラミング電圧ステップが、片側のキンクよりも大きく増加する可能性があるので、動作誤差の尤度を増加する可能性がある。
図３は、幾つかの以前の取り組みによる、先行技術のプログラミング動作用のプログラムステップ電圧対パルス数のグラフである。図３のグラフは、一連のプログラミングパルス（例えば、パルス１〜１０）を示す。パルス５を除いて、各々のパルスは、ステップの大きさが、５００ｍＶである。つまり、各々の連続するプログラミングパルスは、以前のパルスよりも５００ｍＶ大きい。例えば、パルス１が１０Ｖで印加される場合、パルス２は、１０．５Ｖで印加される。しかしながら、実施形態は、これらの例示の電圧に限定されない。３３２では、プログラミングを受けている特定のメモリセル（例えば、図２の画像２２０中のメモリセル２１１−Ｂ）が片側のキンクを被り、これはプログラミングパルスステップの大きさを、約１５０ｍＶだけ、５００ｍＶから約６５０ｍＶへ効果的に増加することができる。
３３４では、プログラミングを受ける特定のメモリセル（例えば、図２の画像２３０中のメモリセル２１１−Ｂ）は、両側のキンクを被り、これはプログラミングパルスステップの大きさを、約３００ｍＶだけ、５００ｍＶから約８００ｍＶへ効果的に増加することができる。当業者に理解されるように、与えられる特定の電圧は、例示であり、異なる記憶装置は、異なる電圧レベルで動作してもよく、且つ／又は、異なる電圧レベルを被ってもよい。例えば、図２〜図３に関して記載されるような、幾つかの以前の取り組みに関連付けられたプログラミングキンクの影響とは対照的に、本開示の１つ以上の実施形態は、本明細書に記載されるようなプログラミングキンクの影響を削減するのに役立つことができる。
図４Ａ〜図４Ｂは、本開示の１つ以上の実施形態によるある数の制御要素を備えたメモリアレイの一部分の概略図である。図４Ａ〜図４Ｂは、ワード線（例えば、図４Ａのワード線４０５−Ａ及び図４Ｂのワード線４０５−Ｂ）に結合されるある数のメモリセル４１１ｅ−１、４１１ｏ−１、４１１ｅ−２、４１１ｏ−２、…、４１１ｅ−Ｎ、４１１ｏ−Ｎを含む。メモリセル４１１ｅ−１、４１１ｏ−１、４１１ｅ−２、４１１ｏ−２、…、４１１ｅ−Ｎ、４１１ｏ−Ｎは、例えば、それらの各々のストリング及びそのドレイン選択ゲートを介して、ビット線ＤＬｅ−１、ＤＬｏ−１、ＤＬｅ−２、ＤＬ−ｏ２、…、ＤＬｅ−Ｎ、ＤＬｏ−Ｎに選択的に結合されている。ビット線は、制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４００ｏ−Ｎに結合されている。「偶数の」ビット線に組み込まれたメモリセルは、四角形として印され、一方で、「奇数の」ビット線に組み込まれたメモリセルは、丸として印されるが、偶数と奇数のメモリセル又はビット線自体の間に、必ずしも物理的な差があるわけではない。言い換えれば、「偶数」又は「奇数」は、本明細書では、各々の参照としてのみ使用されている。
制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎは、ビット線ＤＬｅ−１、ＤＬｏ−１、ＤＬｅ−２、ＤＬ−ｏ２、…、ＤＬｅ−Ｎ、ＤＬｏ−Ｎを動作するために制御回路を含むことができ、及び／又は、それらの制御回路に結合することができる。そのような制御回路は、プログラミング回路、検出回路、及び／又は、各々のビット線と関連して使用される１つ以上のキャッシュ要素を含むことができる。例えば、制御要素としては、ダイナミックデータキャッシュ（ＤＤＣ）を挙げることができる。制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎは、図８に示される１つ以上の特定物、例えば、行復号化回路８４４、列復号化回路８４６、読み出し／ラッチ回路８５０、書き込み回路８５５，アドレス回路８４０、Ｉ／Ｏ回路８６０、及び制御回路８７０を含むことができ、且つ／又は、それらに結合することができる。
図４Ａは、ビット線に組み込まれた制御要素が、偶数のビット線と奇数のビット線に対して、メモリアレイの反対側で結合することができることを示す。図４Ａは、メモリセル４１１ｅ−１、４１１ｏ−１、４１１ｅ−２、４１１ｏ−２、…、４１１ｅ−Ｎ、４１１ｏ−Ｎを含むメモリセルアレイに対して、一方の末端（例えば、ビット線ＤＬｅ−１、ＤＬｅ−２、…、ＤＬｅ−Ｎの「上側」）に結合されている制御要素４４０ｅ−１、４４０ｅ−２、…、４４０ｅ−Ｎを含む。制御要素４４０ｏ−１、４４０ｏ−２、…、４４０ｏ−Ｎは、他方の末端（例えば、それぞれ、ビット線ＤＬｏ−１、ＤＬ−ｏ２、…、ＤＬｏ−Ｎの「下側」）に結合されている。実施形態は、偶数制御要素が「上側」にあり、奇数制御要素が「下側」にあることに限定されない。
図４Ｂは、メモリセル４１１ｅ−１、４１１ｏ−１、４１１ｅ−２、４１１ｏ−２、…、４１１ｅ−Ｎ、４１１ｏ−Ｎを含むメモリセルアレイに対して、ビット線ＤＬｅ−１、ＤＬｏ−１、ＤＬｅ−２、ＤＬ−ｏ２、…、ＤＬｅ−Ｎ、ＤＬｏ−Ｎの共通の側に結合されている制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎを含む。メモリアレイに対して制御要素がビット線の「下側」に結合され得るように示されているが、実施形態は、それに限定されない。同様に、制御要素は、全てが、メモリアレイに対してビット線の「上側」に結合されてもよい。更に、図４Ａ〜図４Ｂに関しては、メモリアレイに対するビット線の「上側」と「下側」との間に大きな違いはない。むしろ、用語「上側」及び「下側」は、参照点を与えるために使用されている。
本開示の１つ以上の実施形態によれば、制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎは、プログラミングパルス前にキンク検査を実行するように構成されてもよい。キンク検査は、特定のメモリセルに隣接し、且つ、共通のワード線に結合される、１つ以上のメモリセルが、後続のプログラミングパルスの間に、プログラム禁止にされるであろうか（例えば、１つ以上の隣接するメモリセルがプログラミングを完了しているどうか）を判定することを含む動作とすることができる。例えば、メモリセル４１１−ｏ１についてのキンク検査は、第１に、メモリセル４１１−ｅ１及び４１１−ｅ２が、後続のプログラミングパルスの間にプログラム禁止にされるであろうかを判定することにより実行することができる。本明細書で記載されるように、そのようなプログラミング状態の情報は、特定のメモリセルに組み込まれたキャッシュ要素内に保存することができる。ビット線（例えば、ビット線ＤＬｅ−１）に結合される特定のメモリセル（例えば、メモリセル４１１−ｅ１）は、その特定のメモリセルがプログラミングを完了しているときに、プログラムパルスに対してプログラム禁止にすることができ、特定のメモリセルに結合されるワード線（例えば、ワード線４０５−Ａ）に印加されるプログラミングパルスが、特定のメモリセルの浮遊ゲート上に追加の電荷を加えるのを阻止するのに役立つことができる。制御要素（例えば、制御要素４４０ｅ−１）は、メモリセルに組み込まれたビット線（例えば、ビット線ＤＬｅ−１）にプログラム禁止電圧を印加することにより、メモリセル（例えば、メモリセル４１１ｅ−１）をプログラム禁止にすることができる。
キンク確認動作の間に、ＮＡＮＤストリング及びそのストリングに組み込まれたメモリセルは、それらのＮＡＮＤストリング及びメモリセルに組み込まれたビット線から、そのビット線に対応する選択ゲートをオフに切り換えることにより、接続を切ることができる。例えば、図１に関して、ＮＡＮＤストリング１０９−１は、ドレイン選択ゲート１１９をオフに切り換えることにより、ビット線１０７−１から接続を切ることができる。本明細書で記載されるように、特定のメモリセルに対するプログラミング状態の情報は、特定のメモリセルに組み込まれた特定のキャッシュ要素内に保存することができる。キンク検査動作の間、特定のメモリセルからの情報は直接必要とされないので、キンク検査動作に関連付けられた検出動作を妨げないように、そのストリング及び組み込まれたメモリセルは、ビット線から接続を切ることができる。そのように、キンク検査動作の間に検出されたビット線電圧は、キンク確認動作の一部として、ビット線に印加された電圧に反応するが、１つ以上のメモリセルのプログラムされた状態には反応しない。
１つ以上の実施形態では、プログラミングのために選択されるワード線に組み込まれた全てのメモリセルに対して、キンク検査を実行することができる。そのようなキンク検査は、プログラミングパルスの前に第１キンク検査と第２キンク検査とを実行することを含むことができる。第１キンク検査は、奇数のビット線ＤＬｏ−１、ＤＬ−ｏ２、…、ＤＬｏ−Ｎを浮遊させ、各々の偶数のビット線ＤＬｅ及びアクセス線４０５に結合されるメモリセル４１１ｅのプログラミング状態に従って、例えば、そのプログラム状態に応じて、偶数のビット線ＤＬｅ−１、ＤＬｅ−２、…、ＤＬｅ−Ｎの各々に２つの電圧のうちの１つを選択的に印加することにより、奇数のビット線ＤＬｏ−１、ＤＬ−ｏ２、…、ＤＬｏ−Ｎのキンクを検査することを含むことができる。
各々のメモリセルのプログラミング状態がプログラミング未完了である場合（例えば、各々のメモリセルがプログラミングを完了していない場合）、第１電圧は、例えば、０ボルトに印加することができる。各々のメモリセルのプログラミング状態がプログラミング完了である場合（例えば、各々のメモリセルがプログラミングを完了している場合）、第２電圧は、例えば、１ボルトに印加することができる。本明細書で記載されるように、特定のメモリセルに対するプログラミング状態は、特定のメモリセルに組み込まれ、且つ、選択されたメモリセルで実行される１つ以上のプログラム確認動作の結果に従って、例えば、特定のメモリセルに組み込まれたワード線に印加される１つ以上のプログラミングパルスに関連して更新された、キャッシュ要素内に保存することができる。実施形態は、第１電圧として０Ｖを、又は第２電圧として１Ｖを印加することに限定されず、これらの値は、実施例を説明するために与えられている。そのような電圧が、偶数のビット線に印加される場合、奇数のビット線の各々を検出して、少なくとも部分的に、各々の隣接する偶数のビット線に印加される電圧（複数）により、その影響を判定することができる。即ち、特定の奇数のビット線（例えば、ビット線ＤＬｏ−１）が浮遊している一方で、隣接する偶数のデータ線（例えば、データ線ＤＬｅ−１及びＤＬｅ−２）に印加される第１電圧及び／又は第２電圧は、特定の奇数のビット線上の電圧に、それらの隣接する偶数のデータ線との容量性結合により電圧増加を生じることができる。例えば、ビット線ＤＬｏ−１に隣接するビット線ＤＬｅ−１及びＤＬｅ−２の両方に０Ｖが印加される場合に、例えば、隣接するメモリセルのどちらもプログラミングを完了していないとき、ビット線ＤＬｏ−１とビット線ＤＬｅ−１及びＤＬｅ−２との間の容量性結合により、０Ｖの増分（例えば、ゼロキンク）が生じる可能性がある。
ビット線ＤＬｏ−１に隣接するビット線ＤＬｅ−１及びＤＬｅ−２の一方に０Ｖが印加され、ビット線ＤＬｅ−１及びＤＬｅ−２の他方に１Ｖが印加される場合に、例えば、１つの隣接するメモリセルが、プログラミングを完了しているとき、ビット線ＤＬｏ−１上の電圧は、少なくとも部分的に、ビット線ＤＬｅ−１及びＤＬｅ−２との容量性結合により、約０．５Ｖだけ増加する可能性がある。ビット線ＤＬｅ−１及びＤＬｅ−２の両方に１Ｖが印加される場合に、例えば、隣接するメモリセルの両方がプログラミングを完了しているとき、ビット線ＤＬｏ−１上の電圧は、少なくとも部分的に、ビット線ＤＬｅ−１とＤＬｅ−２との間の容量性結合により、約１Ｖだけ増加する場合がある。従って、ビット線ＤＬｏ−１を検出することにより、後続のプログラミングパルスがアクセス線４０５に加えられる間に、両側のキンク、もしくは片側のキンクが生じることになるのかを、又は、キンクが生じないのかの判定を行うことができる。
プログラミングキンクに対処するための（例えば、共通のワード線に沿った１つ以上の隣接するメモリセルのプログラミング状態による、特定のメモリセルへのプログラムパルスの異なる影響に関する課題に対処するための）、幾つかの以前の取り組みは、各々の隣接するビット線を検出し、それらの隣接するビット線の検出に応じて調節を行うことに依存している場合がある。そのような以前の取り組みは、制御要素の間に有形の物理的接続（例えば、引かれた配線）を含む場合があるので、制御要素がメモリアレイの反対側にある（例えば、図４Ａに示されるような）事例には、実行不可能である場合がある。しかしながら、制御要素がメモリアレイの同じ側にある（例えば、図４Ｂに示されるような、）場合でさえ、そのような実装は、実施するのに難しく、且つ製造可能性及び材料に関して費用がかさむ場合がある。対照的に、本開示の１つ以上の実施形態は、２つ以上の隣接するビット線及び／又はストリング及び／又はメモリセル間の容量性結合を使用して情報を与えるので、特定のビット線を検出することにより、特定のビット線に結合されたメモリセルに後続のプログラミングパルスが加えられる際に、両側のキンク、もしくは片側のキンクが存在するであろうか、又は、キンクがないのであろうかを判定するのに十分な、隣接するビット線についての情報が与えられる。
第２キンク検査は、第１キンク検査と類似の動作で、偶数のビット線ＤＬｅ−１、ＤＬ−ｅ２、…、ＤＬｅ−Ｎのキンクを検査することを含むことができるが、偶数のビット線と奇数のビット線が、第１キンク検査とは反対に動作される。即ち、偶数のビット線ＤＬｅ−１、ＤＬ−ｅ２、…、ＤＬｅ−Ｎは、浮遊することができる一方で、奇数のビット線ＤＬｏ−１、ＤＬｏ−２、…、ＤＬｏ−Ｎの各々には、２つの電圧うちの１つが、各々の奇数のビット線とアクセス線４０５とに結合されたメモリセル４１１ｏのプログラミング状態により選択的に印加される。奇数のビット線にそのような電圧が印加される間に、偶数のビット線の各々を検出して、少なくとも部分的に、各々の隣接する奇数のビット線に印加される電圧（複数）により、その影響を判定することができる。本開示の１つ以上の実施形態によれば、奇数のビット線又は偶数のビット線のいずれかを最初に検査することができる。つまり、実施形態は、上記のように、最初に奇数のビット線を検査することに限定されない。
特定のメモリセルのプログラミングに影響を与える両側のキンク、もしくは片側のキンクがあるのか、又は、キンクがないのかの判定が行われた後、キンク補正を、後続のプログラミングパルスの間、その特定のメモリセルに組み込まれた特定のビット線に加えることができる。例えば、プログラム禁止にされるであろう特定のメモリセルに隣接するメモリセルの数に従って（例えば、プログラミングを完了している隣接メモリセルの数に従って）、後続のプログラム動作の間に、例えば、特定のビット線に印加されるプログラム許可電圧に加えて、特定のビット線にキンク補正電圧を加えることができる。キンク補正電圧の大きさは、キンク検査の間にビット線上で検出された電圧に比例することができる。例えば、キンク検査の間に０Ｖが検出される場合、キンク補正電圧として０Ｖを印加することができる。キンク検査の間に０．５Ｖが検出される場合、キンク補正電圧として１５０ｍＶを印加することができる。キンク検査の間に１．０Ｖが検出される場合、キンク補正電圧として３００ｍＶを印加することができる。実施形態は、これらの例示の電圧に限定されない。
ビット線にキンク補正を加えることは、そうでなければビット線に結合されたメモリセルをプログラミングしている間にビット線に印加されることになる電圧よりも大きいが、プログラム禁止電圧よりも小さい電圧を印加することを含むことができる。例えば、そうでなければプログラミングしている間に特定のビット線に０Ｖを印加することになり、且つＶｃｃ（例えば、２Ｖ）を印加することになり、ビット線に結合されたメモリセルをプログラム禁止する場合、片側のキンク補正は、特定のビット線に３００ｍＶを印加することを含むことができ、両側のキンク補正は、特定のビット線に６００ｍＶを印加することを含むことができる。実施形態は、これらの実例に用いられる特定の電圧に限定されない。
キンク補正電圧は、特定のメモリセルと１つ以上の隣接するメモリセルとの間の容量性結合のキンクの影響を低減するのに十分である可能性があるので、プログラミングパルスには、その意図された特定のメモリセルへの影響がある。例えば、ワード線に印加される１５．０Ｖプログラミングパルスは、少なくとも部分的に、１つ以上の隣接するメモリセルとの容量性結合のために、１５．３Ｖではなく、１５．０Ｖとしてメモリセルにより受信される。即ち、キンク補正電圧(例えば、増加されたビット線電圧）により、ビット線及びワード線に組み込まれたメモリセルに対するワード線に印加されるプログラミングパルスの影響が低減することができる。例えば、ＤＬｏ−１上の増加された電圧は、例えば、それに印加されるプログラムパルスからのワード線と、浮遊ゲートの下にあるチャンネルとの間の電位差を低減させることにより、メモリセル４１１ｏ−１に対するワード線４０５−Ａへのプログラミングパルスの影響を減少させることができる。本明細書に記載されるように、特定のメモリセルに対するビット線電圧を増すことは、メモリセルに対するチャンネル電圧に、対応する増加を起こすことができる。キンク補正電圧は、ビット線及びそのビット線に結合されるメモリセルをプログラム禁止モードに置くのに大きさが十分なものではないので、メモリセルに印加されるプログラミングパルスは、メモリセルの状態（例えば、メモリセルの浮遊ゲート上の電荷量）を変えない。１つ以上の実施形態では、プログラミングパルス、プログラム確認動作及びキンク検査、可能性として、続いて、キンク補正を伴う後続のプログラミングパルスの順序で、記憶装置上である数の動作を実行することができる。
図５Aは、本開示の１つ以上の実施形態による第１キンク検査動作に関連するタイミング図である。画像５５０は、本明細書に記載されるようなキンク検査の例示の実施形態に関連する、３つの例示のビット線電圧０Ｖ、０．５Ｖ及び１Ｖを示す。特定の電圧０Ｖ、０．５Ｖ、及び１Ｖは、例示であり、本明細書で記載される１つ以上の実施形態は、異なる電圧を使用することができる。
本明細書で記載されるように、キンク検査は、特定のビット線を検出し、少なくとも部分的に、特定のビット線と、そのビット線に組み込まれたメモリセルのプログラミング状態に従って印加される２つの電圧（例えば、０Ｖ又は１Ｖ）のうちの１つを有する、隣接するビット線との間の容量性結合により、その影響を判定することを含むことができる。従って、少なくとも部分的に、これらの例示の電圧に対する容量性結合による特定のビット線電圧は、例えば、キンクのないものに対してほぼ０Ｖ、例えば、片側のキンクに対して０．５Ｖ、又は、例えば、両側のキンクに対して１Ｖである可能性がある。画像５５０で示されるように、第１検出電圧５５１、例えば、０．２５Ｖを使用して、ビット線が、０Ｖ、又は、０．５Ｖ若しくは１．０Ｖのいずれかであるかを判定することができ、第２検出電圧５５２（例えば、０．７５Ｖ）を使用して、ビット線が、０．５Ｖ又は１．０Ｖであるかを判定することができる。実施形態は、これらの例示の電圧に、又は、この特定の検出方式に限定されない。例えば、当業者に理解されるように、検出のために電圧の傾斜を用いるなどのような、他の検出方式を使用することができる。
図５Ａに関連するタイミング図は、図５Ｃの略図に示される一時データキャッシュ（ｔｄｃ）ノード５５３−Ａ（例えば、スイッチ５５９−２とスイッチ５５９−３との間の線）に対応する、信号ｔｄｃ５５３−Ａを含む。タイミング図は、図５Ｃの略図に示されるＤＬＣＬＡＭＰ５５４−Ｃ線に対応する、信号ＤＬＣＬＡＭＰ５５４−Ａも含む。適切なＤＬＣＬＡＭＰ信号５５４−Ｃは、スイッチ５５９−１の動作により、ｔｄｃノード５５３−Ｃにビット線５０７を結合することができる。用語「スイッチ」は、本明細書で用いられるが、その切換装置は、（図示されるような）トランジスタであっても、別の種類の切換装置であってもよい。図５Ａでは、ｔｄｃ信号５５３−Ａは、Ｖｃｃに増加する。図５Ｃに関して、事前充電回路（例えば、Ｖｃｃ５５６−１）が、スイッチ５５９−１の動作を介してｔｄｃノード５５３−Ｃに結合される場合、ｔｄｃノード５５３−Ｃのそのような増加が生じる可能性がある。ｔｄｃノード５５３−ＣにＶｃｃ５５６−１を接続することにより、スイッチ５５９−２及び５５９−３がオフであり、スイッチ５５９−４がオンである場合、電気容量（例えば、個別のコンデンサ及び／又は寄生容量５５７−１）をＶｃｃに充電することができる。
コンデンサ５５７−１をＶｃｃに充電した後に、ＤＬＣＬＡＭＰ信号５５４−Ａで示されるように、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５１を印加することができる。１つ以上の実施形態では、ＤＬＣＬＡＭＰ線５５４−Ｃに印加される検出電圧は、スイッチ５５９−１に関連付けられた閾値電圧（例えば、トランジスタを完全にオンに切り換えるのに十分な電圧）を、所望の検出電圧に加えたものとすることができるが、実施形態は、それに限定されない。図５Ａ〜図５Ｃに関連して使用される例示の電圧に関して、ビット線５０７は、そのビット線上３つの電圧（例えば、０Ｖ、０．５Ｖ、又は１Ｖ）のうちの１つを有することができる。従って、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５１を印加するために、スイッチ５５９−２は、ビット線５０７が、検出電圧（例えば、０Ｖ）よりも低いときに、オンに切り換わるであろうが、ビット線５０７が、検出電圧（例えば、０．５Ｖ又は１Ｖ）よりも高いときは、オンに切り換わらないであろう。図５Ａに示されるように、ｔｄｃ信号５５３−Ａは、ビット線上の電圧が０であるときに、例えば、点線により示されるような、ビット線上の電圧に降下する。即ち、図５Ｃに関して、スイッチ５５９−２は、オンに切り換わり、以前にＶｃｃに帯電されたコンデンサ５５７−１は、データ線を通じて電荷がドレインアウトすることができるので、ｔｄｃノード５５３−Ｃは、ビット線電圧（例えば、０Ｖ）に向かってドレインされる。スイッチ５５９−３は、この情報（例えば、ビット線５０７が０Ｖであるという事実）をラッチ５５８に対してオンに切り換えることができる。
反対に、ビット線５０７が、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５１を印加するために０．５Ｖである場合、スイッチ５５９−２は、オンに切り換えられず、ＤＬＣＬＡＭＰ５５４−Ａが検出電圧＋Ｖｔｎに上昇するときにＶｃｃで残っているｔｄｃ信号５５３−Ａの実線で示されるように、ｔｄｃノード５５３−Ｃの電圧をＶｃｃ（例えば、コンデンサ５５７−１が帯電している電圧）に保つ。スイッチ５５９−３がオンに切り換えられるときに、ラッチ５５８は、ビット線５０７が、検出電圧５５１よりも大きな電圧であるという事実を記録する。続いて、検出電圧５５２を印加して、ビット線５０７が０．５Ｖ又は１Ｖであるかを判定することができる。
ラッチ５５８は、特定のトリップ点（例えば、約１Ｖ）を有することができるが、実施形態は、それに限定されない。Ｖｃｃは、ラッチ５５８のトリップ点（例えば、２Ｖ）よりも高い何らかの値とすることができる。したがって、検出電圧５５１に関連付けられた検査動作のために、ラッチは、ｔｄｃノード５５３−ＣがＶｃｃに留まっているときに（例えば、ビット線が０．５Ｖ又は１Ｖであるときに）トリップすることになる。同様に、ｔｄｃノード５５３−Ｃ上の電圧が、０Ｖのビット線電圧に向かってドレインするときは、ラッチはトリップしない。
図５Ｂは、本開示の１つ以上の実施形態による第２キンク検査動作に関連するタイミング図である。図５Ｂは、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５２を印加して、ビット線５０７上の０．５Ｖと１Ｖとの間を区別することに関する。図５Ｂは、ｔｄｃノード５５３−Ｃ上の電圧を示す信号５５３−Ｂ、ＤＬＣＬＡＭＰ信号５５４−Ｂ、及びブースト電圧信号５５５（例えば、Ｖｃｃ／２）を含む。
ｔｄｃノード５５３−Ｃに組み込まれたコンデンサ５５７−１は、図５Ａに関して記載されるように、且つｔｄｃ信号５５３−Ｂにより示されるように、接地に対してＶｃｃに充電することができる。続いて、ブースト電圧信号５５５を使用して、接地に対してｔｄｃ信号５５３−Ｂの電圧を上昇させることができる。図５Ｂ及び図５Ｃに示される実施形態では、ブースト電圧は、Ｖｃｃ／２であるが、実施形態は、この特定の例示のブースト電圧に限定されない。図５Ｃに関して、コンデンサ５５７−２をＶｃｃ／２に充電することにより、ｔｄｃノード５５３−Ｃにブースト電圧を印加することができる。コンデンサ５５７−２は、スイッチ５５９−５をオンに切り換えることにより、昇圧回路（例えば、Ｖｃｃ／２、５５６−２）に結合され、コンデンサ５５７−２の反対側は、接地に結合することができる。続いて、スイッチ５５９−６がオンに切り替えられている間に、スイッチ５５９−４をオフに切り換えることができ、これによりコンデンサ５５７−１及び５５７−２が直列にｔｄｃノード５５３−Ｃに結合され、接地よりもＶｃｃ＋Ｖｃｃ／２上の電位が生じる。
ｔｄｃ５５３−Ｂが、Ｖｃｃ＋Ｖｃｃ／２である後に、検出電圧５５２は、ＤＬＣＬＡＭＰ線５５４−Ｂに印加することができる。図５Ａに関して上に記載されるように、検出電圧５５２は、ＤＬＣＬＡＭＰ線５５４−Ｃに組み込まれたトランジスタ５５９−２の閾値電圧を検出電圧に加えたものとして印加することができるが、実施形態は、それに限定されない。ビット線５０７が１Ｖである場合、スイッチ５５９−２は、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５２（例えば、０．７５Ｖ）を印加することにより、オンに切り換わらない。従って、ｔｄｃノード５５３−Ｃは、Ｖｃｃ＋Ｖｃｃ／２のままである。従って、ラッチ５５８が、スイッチ５５９−３をオンに切り換えることにより、ｔｄｃノード５５３−Ｃに結合される場合、ｒｄｃ５５３−Ｂ上の実線により示されるように、Ｖｃｃ＋Ｖｃｃ／２（例えば、３Ｖ）を読み取ることになり、その電圧は、ラッチをトリップさせるのに十分とすることができ、ビット線５０７が、検出電圧（例えば、１Ｖ）よりも上にあることを示す。反対に、ビット線５０７が、０．５Ｖである場合、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５２を印加することにより、スイッチ５５９−２がオンに切り換わり、ｔｄｃノード５５３−Ｃにビット線５０７を結合させる。ｔｄｃノード５５３−Ｃは、ｔｄｃ信号５５３−Ｂ上の点線により示されるように、ビット線５０７電圧へドレインし始めることができる。
本明細書で記載されるように、ラッチ５５８は、特定のトリップ点（例えば、約１Ｖ）を有することができる。幾つかの事例では、特に、装置の動作電圧に影響を与え得る動作温度等のプロセスコーナーが、ラッチ５５８の誤動作を起こすと考えられる場合、ビット線５０７上の０．５Ｖは、ラッチトリップ点に十分に近い場合がある。従って、上記のようにｔｄｃをドレインした後に、ブースト電圧は、ＤＬＣＬＡＭＰ線５５４−Ｃに検出電圧５５２を印加した後に昇圧信号５５５が低くなることにより示されるように、切換により除くことができる。ブースト電圧を除くことは、ｔｄｃノード５５３−Ｃ上の電圧を、ビット線５０７電圧よりも低い電圧に移動させ、ラッチ５５８の誤動作を防止するのに役立つことができる。例えば、ｔｄｃノード５５３−Ｃ電圧（例えば、Ｖｃｃ＋Ｖｃｃ／２）は、ビット線５０７電圧（例えば、０．５Ｖ）にドレインすることができるので、コンデンサ５５７−１及び５５７−２は、放電されて、ビット線５０７に等しい、０．５Ｖの累積電圧になる。スイッチ５５９−３が、オンに切り換えられ、タッチ５５８にｔｄｃノード５５３−Ｃ電圧をラッチする前に、スイッチ５５９−６をオフに切り換えることができ、スイッチ５５９−４をオンに切り換えて、ｔｄｃノード５５３−Ｃと接地との間のコンデンサ５５７−２の結合を解くことができる。そのような動作は、コンデンサ５５７−２に保存されたｔｄｃノード５５３−Ｃ電圧の一部分だけ、ｔｄｃノード５５３−Ｃ電圧を効果的に低減させることになる。従って、ｔｄｃ５５２−Ｂ上の点線で示されるように、ｔｄｃ電圧は、ビット線電圧、例えば、０．５Ｖから、ある程度低い電圧へ降下することになる。そのような動作は、ラッチ５５８により検出される電圧を低減し、そのラッチの誤動作を防止するのに役立つことができる。
図５Ｃは、本開示の１つ以上の実施形態による検出回路の概略図である。図５Ｃに関連付けられた検出回路は、１つ以上の制御要素（例えば、図４Ａ及び図４Ｂに示される制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎ）と共に含まれることが可能であり、且つ／又は、それらに結合され得る。図５Ｃは、本開示とともに使用することができる検出回路の一実施例である。例えば、第１検出電圧５５１又は第２検出電圧５５２を使用して動作を検出するのに使用することができる構成間の、検出回路の１つ以上の電気経路を変更するために使用することができるスイッチ（例えば、スイッチ５５９−４，５５９−５、及び５５９−６）は、複数の変わりの実装を提供するように再び構成することができる。同様に、実施形態は、図５Ｃに示される検出回路用の切換要素として、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を使用することに限定されない。図５Ａ〜図５Ｃに対して記載されたように、検出回路及び動作により、本明細書に記載されるようなキンク検査を実行するために、選択されたビット線５０７上の電圧を、少なくとも部分的に、１つ以上の隣接するビット線との容量性結合により、効果的に判定することができる。
図６は、本開示の１つ以上の実施形態によるプログラミング回路の概略図である。図６に関連するプログラミング回路は、１つ以上の制御要素（例えば、図４Ａ及び図４Ｂに示される制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎ）と共に含まれる可能性があり、且つ／又は、それらに結合される可能性がある。１つ以上の実施形態では、プログラミング回路は、ＤＬＣＬＡＭＰ線６５４に応じて、データ線「ＤＬ」６０７（例えば、ビット線）に選択的に結合され、供給電圧６５６及びプログラム／禁止ラッチ６５８を含むことができる。プログラム／禁止ラッチ６５８は、図５Ｃに示されるプログラム禁止ラッチ５５８と類似とすることができる。ＤＬＣＬＡＭＰ線６５４は、プログラミング回路の構成要素として含むことができ、又は、前記プログラミング回路から分離した要素であり得る。ＤＬＣＬＡＭＰ線６５４は、図５Ｃに示されるＤＬＣＬＡＭＰ線５５４−Ｃと類似とすることができる。例えば、同じＤＬＣＬＡＭＰ信号を使用して、プログラミング回路及び検出回路にビット線を選択的に結合することができる。そのような実施形態では、追加の切換装置を、検出又はプログラミング回路にビット線を選択的に結合させるように含むことができる。１つ以上の実施形態では、ＤＬＣＬＡＭＰ線６５４は、ＤＬＣＬＡＭＰ線５５４−Ｃとは異なる可能性がある。１つ以上の実施形態では、検出回路（例えば、図５Ｃに示される検出回路）、及び、プログラミング回路（例えば、図６及び図７に示されるプログラミング回路）は、共通の制御要素（例えば、図４Ａ及び図４Ｂに示される制御要素４４０）と共に含むことができ、且つ／又は、それらに結合することができる。
プログラミング回路は、ある数の記憶素子（例えば、ＤＤＣ６６０−１、６６０−２、６６０−３、６６０−４、６６０−５、及び６６０−６）を含むことができる。ＤＤＣを使用して、ビット線６０７に特定のキンク補正電圧を印加することができる。図６の例示の実施形態では、ＤＤＣ６６０−１を使用して、０Ｖをビット線６０７に印加することができる。ＤＤＣ６６０−２を使用して、片側のキンク補正（例えば、脱キンク）電圧、例えば、１／２脱キンクをビット線６０７に印加することができる。ＤＤＣ６６０−３を使用して、両側の脱キンク（例えば、脱キンク）電圧を、ビット線６０７に印加することができる。ＤＤＣ６６０−４を使用して、選択型低速プログラミング統合（ＳＳＰＣ）電圧をビット線６０７に印加することができる。ＤＤＣ６６０−５を使用して、ＳＳＰＣ＋１／２脱キンク電圧をビット線６０７に印加することができる。ＤＤＣ６６０−６を使用して、ＳＳＰＣ＋脱キンク電圧をビット線６０７に印加することができる。図６に関して、電源（例えば、Ｖｃｃ６５６）は、ビット線６０７にＶｃｃを印加する第７記憶素子と呼ばれてもよい。１／２脱キンク電圧は、片側のプログラミングキンクを補正するようにビット線６０７に印加される電圧とすることができ、例えば、１つの隣接するビット線が、プログラミング動作の間にプログラム禁止にされる事例とすることができる。（全）脱キンク電圧は、両側のプログラミングキンクを補正するように、ビット線６０７に印加される電圧とすることができ、例えば、２つの隣接するビット線が、プログラミング動作の間にプログラム禁止にされる事例とすることができる。
選択型低速統合（ＳＳＰＣ）は、プログラミング処理能力を低減させずに、極めて狭い閾値電圧（Ｖｔｈ）分布を生成するためにＮＡＮＤメモリとともに時折使用される技術である。プログラミングパルスを受信するように選択されたメモリセルに組み込まれたビット線にＳＳＰＣ電圧を印加することにより、選択されたメモリセルに組み込まれたワード線に加えられるプログラミングパルスの影響を低減することができる。ＳＳＰＣ電圧は、選択されたメモリセルに組み込まれたチャンネルを、プログラム禁止電圧と、そうでなければビット線に印加されるプログラミング電圧になることになるものとの間の中間電圧に低下させることができる。従って、ＳＳＰＣ電圧は、選択されたメモリセルのプログラミングを「低速にする」。本開示の１つ以上のキンク補正プログラミング動作は、ＳＳＰＣプログラミング動作と組み合わせて使用して、両方とも、選択されたメモリセルのＶｔｈを狭くし、幾つかの以前の取り組みに関連付けられたプログラミングキンクの影響を低減することができる。例えば、ＳＳＰＣ電圧が１００ｍＶであり、１／２脱キンク電圧が１５０ｍＶである場合、ＳＳＰＣ＋１／２脱キンク電圧は、２５０ｍＶとすることができる。実施形態は、これらの例示の電圧に限定されない。
図６に示される記憶素子６６０−１、６６０−２、６６０−３、６６０−４、６６０−５、及び６６０−６（例えば、ＤＤＣ）は、復号された記憶素子と呼ばれてもよい。即ち、各々の記憶素子は、１つの特定の動作電圧に関連付けることができる。しかしながら、本開示の１つ以上の実施形態は、復号された記憶素子の代わりに、符号化された記憶素子を使用することができる。例えば、図６は、７つの復号化記憶素子、例えば、ＤＤＣ６６０−１、６６０−２、６６０−３、６６０−４、６６０−５、及び６６０−６、並びにＶｃｃ６５６を含む。しかしながら、図６は、代わりに、３つの符号化された記憶素子を含み、７つの復号された記憶素子に代えることができる。３つの符号化された記憶素子の各々は、３桁の２進数の１ビットに類似させることができる。３つの復号化された記憶素子の組み合わせは、最大９つの異なる組み合わせまで提供することができ、それは、図示されるように、図６に関連付けられた７つの動作電圧のうちの１つを選択を提供するのに十分である。
図７は、本開示の１つ以上の実施形態によるプログラミング回路の概略図である。図７に関連するプログラミング回路は、１つ以上の制御要素（例えば、図４Ａ及び図４Ｂに示される制御要素４４０ｅ−１、４４０ｏ−１、４４０ｅ−２、４４０ｏ−２、…、４４０ｅ−Ｎ、４４０ｏ−Ｎ）と共に含まれる可能性があり、且つ／又は、それらに結合される可能性がある。１つ以上の実施形態では、プログラミング回路は、ＤＬＣＬＡＭＰ線７５４に応じて、ビット線７０７に選択的に結合され、供給電圧７５６及びプログラム／禁止ラッチ７５８を含むことができる。ＤＬＣＬＡＭＰ線７５４は、図６に示されるＤＬＣＬＡＭＰ線６５４と類似とすることができる。プログラム／禁止ラッチ７５８は、図６に示されるプログラム／禁止ラッチ６５８と類似とすることができる。プログラム回路は、ある数の記憶素子（例えば、ＤＤＣ７６０−１、７６０−２、７６０−３、及び７６０−４）を含むことができる。ＤＤＣを使用して、データ線「ＤＬ」７０７（例えば、ビット線）に特定の電圧を印加することができる。図７の例示の実施形態では、ＤＤＣ７６０−１を使用して、０Ｖをビット線７０７に印加することができる。ＤＤＣ７６０−２を使用して、キンク補正（例えば、脱キンク）電圧を印加することができる。ＤＤＣ７６０−３を使用して、ＳＳＰＣ電圧をビット線７０７に印加することができる。ＤＤＣ７６０−４を使用して、ＳＳＰＣ＋脱キンク電圧をビット線７０７に印加することができる。図７に関して、電源、例えば、Ｖｃｃ７５６は、ビット線７０７にＶｃｃを印加するための第５記憶素子と呼ばれてもよい。
読者は理解するであろうように、図７に示される実施形態は、図６の実施形態に類似しているが、１／２脱キンク電圧（例えば、ＤＤＣ６６０−２）、およびＳＳＰＣ＋１／２脱キンク電圧（例えば、ＤＤＣ６６０−５）を除いている。１つの以上の実施形態、及び図７に示される実施形態では、片側のプログラミングキンクと両側プログラミングキンクの両方は、１つの脱キンク電圧を印加することにより補正することができる。即ち、いずれかのプログラミングキンクが検出される場合、単一の脱キンク電圧が、プログラミングパルスの間に印加され得る。そのような実施形態は、記憶装置上で検出回路のために占有される空間の量を低減させ、プログラミングキンク及び／又はプログラミング回路を検査し、プログラムキンクを補正することができる。
図５Ａ〜５Ｃに関して、検出回路は、片側のプログラミングキンクと両側のプログラミングキンクの両方を同じように処理することにより削減することができる。例えば、片側のプログラミングキンクと両側のプログラミングキンクとを等しく処理する本開示の１つ以上の実施形態は、キンクなしと、何らかのキンクとを（例えば、図５Ａの画像５５０の実施例によれば、０Ｖと（０．５Ｖ又は１Ｖ）とを）区別のみすることになる。例えば、そのような実施形態では、０Ｖと（０．５Ｖ又は１Ｖ）とを区別するのに使用される検出回路が含まれなくてもよく、又は０．５Ｖと１Ｖとを区別するのに使用される検出回路が含まれなくてもよい。そのように、これらの実施形態は、プログラミングキンクを検査することに関連付けられた検出時間も削減することができる。
図８は、本開示の１つ以上の実施形態に従って動作される少なくとも１つの記憶素子８２０を有する電子記憶システム８００の機能ブロック図である。記憶システム８００は、不揮発性セルのメモリアレイ８３０（例えば、図１に示される不揮発性セル１１１−１、…、１１１−Ｎのメモリアレイ１００）を含む不揮発性記憶装置８２０に結合されるプロセッサ８１０を含む。記憶システム８００は、分離された集積回路を含むことができ、又は、プロセッサ８１０と記憶装置８２０の両方が、同じ集積回路上にある可能性がある。プロセッサ８１０は、マイクロプロセッサ、又は、特定用途向け集積回路（ＡＳＩＣ）等の何らかの他の種類の制御回路とすることができる。
記憶装置８２０は、不揮発性メモリセル８３０のアレイを含み、それらのセルは、本明細書で先に記載されたような、ＮＡＮＤアーキテクチャを有する浮遊ゲートフラッシュメモリセルとすることができる。図８の実施形態は、Ｉ／Ｏ接続８６２上で提供されるアドレス信号を、Ｉ／Ｏ回路８６０を通じてラッチするアドレス回路８４０を含む。アドレス信号は、メモリアレイ８３０にアクセスするために、受信され、列復号器８４４及び行復号器８４６により復号される。本開示の観点からは、アドレス入力接続の数がメモリアレイ８３０の密度及びアーキテクチャに依存し、メモリセルの数とメモリブロック及びアレイの数の両方が増すにつれてアドレス数が増すことは、当業者に理解されることになる。
記憶装置８２０は、本実施形態では、読み出し／ラッチ回路８５０とすることができる検出／緩衝回路を使用して、メモリアレイ列内の電圧及び／又は電流変化を検出することにより、メモリアレイ８３０内のデータを検出する。読み出し／ラッチ回路８５０は、ページ、例えば、メモリアレイ８３０からデータ行を読み出し、ラッチすることができる。Ｉ／Ｏ回路８６０は、プロセッサ８１０とのＩ／Ｏ接続８６２上での双方向データ通信のために含まれる。書き込み回路８５５は、メモリアレイ８３０にデータを書き込むために含まれる。
制御回路８７０は、プロセッサ８１０から制御接続８７２により提供される信号を復号する。これらの信号としては、チップ信号と、書き込み許可信号と、本明細書に記載されるような、データ検出動作、データ書き込み動作、及びデータ消去動作を含むメモリアレイ８３０上の動作を制御するのに使用されるアドレスラッチ信号とを挙げることができる。１つ以上の実施形態では、制御回路８７０は、プロセッサ８１０からの命令を実行し、本開示の実施形態による動作を実行することに携わる。制御回路８７０は、状態機械、シーケンサ、又は何らかの種類のコントローラとすることができる。追加の回路及び制御信号を提供することができ、説明し易くするために図８の記憶装置の詳細を削減していることは、当業者に理解されるであろう。
図９は、本開示の１つ以上の実施形態に従って動作される少なくとも１つの記憶装置を有する記憶モジュール９００の機能ブロック図である。記憶モジュール９００は、メモリカードとして示されているが、記憶モジュール９００に関して考察された概念は、他の種類の脱着可能な又は携帯型のメモリ（例えば、ＵＳＢフラッシュドライブ及び／又はソリッドステートドライブ）に適用することができ、本明細書に用いられるような「記憶モジュール」の範囲内にある意図されている。加えて、１つの例示の形状因子が図９に示されるが、これらの概念は、他の形状因子にも適用することができる。
１つ以上の実施形態では、記憶モジュール９００は、１つ以上の記憶装置９１０を取り囲む（図示されるような）筐体９０５を含むであろうが、そのような筐体は、全ての装置（複数又は単数）への用途に必ずしも必要ではない。少なくとも１つの記憶装置９１０は、不揮発性多重レベルメモリセルのアレイ（例えば、図１に示される不揮発性メモリセル１１１−１、…、１１１−Ｎのアレイ１００）を含む。それがあるところでは、筐体９０５は、ホスト装置との通信のための１つ以上の接点９１５を含む。ホスト装置の実例としては、デジタルカメラ、デジタル記録及び再生装置、ＰＤＡ、パーソナルコンピュータ、メモリカード読み取り装置、インターフェースハブ等が挙げられる。１つ以上の実施形態では、接点９１５は、標準インターフェースの形態である。例えば、ＵＳＢフラッシュドライブでは、接点９１５は、ＵＳＢタイプＡ雄型コネクタの形態であってもよい。１つ以上の実施形態では、接点９１５は、サンディスク社により使用許諾されたコンパクトフラッシュ（商標）メモリカード、ソニー社により使用許諾されたメモリスティック（商標）メモリカード、東芝社により使用許諾されたＳＤセキュアデジタル（商標）メモリカード等に見出される場合があるもののような半占有インターフェースの形態である。しかしながら、一般に、接点９１５は、記憶モジュール９００と、接点９１５と互換性のある受容体を有するホストとの間で制御信号、アドレス信号及び／又はデータ信号を受け渡しするインターフェースを提供する。
記憶モジュール９００は、１つ以上の集積回路及び／又は個別の部品であってもよい追加の回路９２０を任意選択で含んでもよい。１つ以上の実施形態では、追加の回路９２０は、多重記憶装置９１０にわたるアクセスを制御するため、及び／又は外部ホストと記憶装置９１０との間の変換層を提供するためのメモリコントローラ等の、制御回路を含んでもよい。例えば、接点９１５の数と１つ以上の記憶装置９１０への接続の数との間に、１対１の対応がなくてもよい。従って、メモリコントローラは、記憶装置９１０のＩ／Ｏ接続（図９には図示されず）を選択的に結合させ、適切な時間に、適切なＩ／Ｏ接続で適切な信号を受信することができ、又は、適切な時間に、適切な接触子９１５で適切な信号を提供することができる。同様に、ホストと記憶モジュール９００との間の通信プロトコルは、記憶装置９１０のアクセスに使用されるものと異なってもよい。次に、メモリコントローラは、ホストから受信されるコマンドシーケンスを、記憶装置９１０への所望のアクセスを達成するのに適切なコマンドシーケンスに変換できる可能性がある。そのような変換は、コマンドシーケンスに加えて、信号電圧レベルの変化を更に含んでもよい。
追加の回路９２０は、ＡＳＩＣにより実行される場合があるような論理機能等の、記憶装置９１０の制御に関連しない機能性を更に含んでもよい。その上、追加の回路９２０は、パスワード保護、生体認証等のような、記憶モジュール９００に対する読み取り又は書き込みを制限する回路を含んでもよい。追加の回路９２０は、記憶モジュール９００の状態を指示する回路を含んでもよい。例えば、追加の回路９２０は、記憶モジュール９００に電力が供給されているか、及び記憶モジュール９００が、現在アクセスされているかを判定するための機能、並びに給電中の点灯及びアクセス中の点滅灯等の、その状態の指示を表示するための機能性を含んでもよい。追加の回路９２０は、記憶モジュール９００内の電力要求を調節するのに役立つような、脱結合コンデンサ等の受動装置を更に含んでもよい。

結論
本開示は、半導体メモリを動作するための方法、装置、モジュール、及びシステムを含む。一方法の実施形態は、第１メモリセルの書き込み状態に従って、複数の、例えば、２つの電圧のうちの１つを第１データ線に印加することを選択的に含む（第１メモリセルは、第１データ線及び選択されたアクセス線に結合される）。第２データ線への影響は、少なくとも部分的に、第１データ線に印加される電圧、及び、少なくとも第１データ線と第２データ線との間の容量性結合により定められる（第２メモリセルは、第２データ線に結合され、その第２メモリセルは、第１メモリセルに隣接し、選択されたアクセス線に結合される）。キンク補正が、その測定された影響に応じて、後続の書き込みパルスが第２メモリ線に印加される間に、第２データ線に加えられる。
ある要素が、別の要素「の上にある」、「に接続される」、又は「と結合される」と称される場合、別の要素の直接的に上にある、と直接的に接続する、若しくは直接的に結合することができる、又は、介在要素が存在してもよいことが理解されるであろう。対照的に、ある要素が、別の要素「の直接的に上にある」、「に直接的に接続される」、又は「と直接的に結合される」と称される場合、介在要素又は層は存在しない。本明細書で用いられる場合、用語「及び／又は」は、１つ以上の列挙される関連項目の任意の及び全ての組み合わせを含む。
本明細書で用いられる場合、用語「及び／又は」は、１つ以上の列挙される関連項目の任意の及び全ての組み合わせを含む。本明細書で用いられる場合、用語「又は」は、特に指示のない限り、論理的に、包括的な「又は」を意味する。即ち、「Ａ又はＢ」は、（Ａのみ）、（Ｂのみ）、又は（ＡとＢの両方）を含むことができる。言い換えれば、「Ａ又はＢ」は、「Ａ及び／又はＢ」又は「Ａ及びＢのうちの１つ以上」を意味することができる。
第１、第２等の用語は、本明細書では、様々な要素を記述するのに用いられる場合があり、これらの要素は、これらの用語により限定されるべきではないこがと理解されるであろう。これらの用語は、一方の要素を他方の要素と区別するためにのみ使用される。従って、第１要素は、本開示の教示から逸脱せずに、第２要素と呼ばれてもよい。
本明細書では特定の実施形態が、説明され、記載されているが、当業者は、示された特定の実施形態に対して、同じ結果を得るように考案された配設を入れ換えることができることを理解するであろう。本開示は、本開示の１つ以上の実施形態の適合型又は変異型を包含するように意図されている。上の記述は、説明のために行われており、限定するために行われたものではないことを理解するべきである。上の実施形態の組み合わせ、及び、本明細書に具体的に記載されていない他の実施形態は、上の記述を検討した後、当業者には、明白である。本開示の１つ以上の実施形態の範囲は、上記の構造及び方法が使用される、他の用途を含む。従って、本開示の１つ以上の実施形態の範囲は、かかる特許請求の範囲に権利が与えられる均等物の全範囲とともに、付属の特許請求の範囲を参照して定められるべきである。

Claims (55)

  1. 記憶装置を動作する方法であって、
    第１メモリセルが、第１データ線及び選択されたアクセス線に結合されており、前記第１メモリセルのプログラミング状態に応じて、前記第１データ線に複数の電圧のうちの１つを選択的に印加することと、
    第２データ線が、第２メモリセルに結合され、前記第２メモリセルが、前記第１メモリセルに隣接し、前記第２メモリセルが、前記選択されたアクセス線に結合されており、少なくとも部分的に、前記第１データ線に印加された電圧及び少なくとも前記第１データ線と前記第２データ線との間の容量性結合により、前記第２データ線への影響を判定することと、
    前記測定された影響に応じて、後続のプログラミングパルスが前記第２メモリセルに加えられる間に、前記第２データ線にキンク補正を加えることと
    を含む、方法。
  2. 前記方法が、前記第２データ線を浮遊させ、同時に、前記複数の電圧のうちの１つを印加することを含む、請求項１に記載の方法。
  3. 前記方法が、
    第３データ線が、第３メモリセルに結合され、前記第３メモリセルが、前記第２メモリセルに隣接し、前記第３メモリセルが、前記選択されたアクセス線に結合されており、前記第３メモリセルのプログラム状態に従って、前記第３データ線に前記複数の電圧のうちの１つを選択的に印加することと、
    少なくとも部分的に、前記第１データ線に印加される電圧及び前記第３データ線に印加される電圧により、前記第２データ線への影響を判定することと
    を含む、請求項１に記載の方法。
  4. 前記第２データ線への前記影響を判定することが、前記第２データ線上の電圧を検出することを含み、前記第２データ線上の前記電圧が、少なくとも部分的に、前記第１データ線に印加される電圧により判定される、請求項１に記載の方法。
  5. 前記第２データ線への前記影響を判定することが、前記複数の電圧のうちの前記１つが前記第１データ線に印加されている間に、前記影響を判定することを含む、請求項１に記載の方法。
  6. 前記プログラミング状態が、プログラミング完了とプログラミング未完了とを含むプログラミング状態の群から選択される、請求項１に記載の方法。
  7. 前記複数の電圧のうちの１つを選択的に印加することが、
    前記第１メモリセルの前記プログラミング状態がプログラミング未完了であるときに、第１キンク検査電圧を印加することと、
    前記第１メモリセルの前記プログラミング状態がプログラミング完了であるときに、第２キンク検査電圧を印加することと
    を含む、請求項１〜６のいずれか１項に記載の方法。
  8. 前記第２データ線にキンク補正を加えることが、前記第２データ線にキンク補正電圧を印加することを含む、請求項１〜６のいずれか１項に記載の方法。
  9. 前記キンク補正電圧を印加することが、前記第２データ線上で検出された電圧に対応する大きさを有する電圧を印加することを含む、請求項８に記載の方法。
  10. 前記キンク補正電圧を印加することが、前記第２データ線上で検出された前記電圧に比例する大きさを有する電圧を印加することを含む、請求項９に記載の方法。
  11. 第２データ線の各々１つに印加される電圧が、前記第２データ線とアクセス線とに結合されるメモリセルのプログラミング状態に依存し、前記アクセス線に結合される複数のメモリセルが、第１データ線及び前記第２データ線の各々１つに交互に組み込まれており、前記第１データ線を浮遊させ、複数の前記電圧のうちの１つを前記第２データ線に選択的に印加することと、
    前記第１データ線を検出することと
    を含む、プログラミングパルスを印加する前に第１キンク検査を実行することと、
    第１データ線の各々１つに印加される電圧が、前記第１データ線と前記アクセス線とに結合される前記複数のメモリセルのうちの１つのメモリセルのプログラミング状態に依存しており、前記第２データ線を浮遊させ、複数の前記電圧のうちの１つを前記第１データ線に選択的に印加することと、
    前記第２データ線を検出することと
    を含む、前記プログラミングパルスを印加する前に第２キンク検査を実行することと
    を含む、記憶装置を動作する方法。
  12. 前記第２データ線を検出することが、キンク用の前記第２データ線を検出することを含む、請求項１１に記載の方法。
  13. 前記データ線に前記複数の電圧のうちの１つを選択的に印加することが、
    前記各々のメモリセルの前記プログラミング状態がプログラミング完了であるときに、第１電圧を印加すること、
    前記各々のメモリセルの前記プログラミング状態がプログラミング未完了であるときに、第２電圧を印加すること
    を含む、請求項１１に記載の方法。
  14. 前記第１データ線を検出することが、少なくとも部分的に、隣接する第２データ線との容量性結合により、前記第１データ線上の電圧を検出し、前記隣接する第２データ線の各々に前記複数の電圧のうちの１つが印加されることを含む、請求項１１に記載の方法。
  15. 前記第２データ線を検出することが、少なくとも部分的に、隣接する第１データ線との容量性結合により、前記第２データ線上の電圧を検出し、前記隣接する第１データ線の各々に前記複数の電圧のうちの１つが印加されることを含む、請求項１１に記載の方法。
  16. 前記方法が、前記アクセス線に前記プログラミングパルスを印加し、同時に、前記データ線のうちの少なくとも１つにキンク補正を加えることを含み、前記データ線のうちの少なくとも１つに加えられる前記キンク補正が、少なくとも部分的に、前記データ線のうちの少なくとも１つを検出することに基づいている、請求項１１〜１５のいずれか１項に記載の方法。
  17. 前記方法が、
    前記アクセス線と、
    前記第１データ線と、
    前記第２データ線と
    に結合された前記メモリセルに、前記プログラミングパルスを同時に印加することを含む、請求項１６に記載の方法。
  18. キンク補正を加えることが、前記データ線のうちの少なくとも１つに、前記データ線のうちの少なくとも１つの上で検出された電圧に対応する電圧を印加することを含む、請求項１６に記載の方法。
  19. 前記方法が、あらゆるプログラミングパルスの前に、前記第１キンク検査及び前記第２キンク検査を実行することを含む、請求項１１〜１５のいずれか１項に記載の方法。
  20. 共通のアクセス線に結合され、且つ、後続のプログラミングパルスの間にプログラム禁止にされるであろう第１データ線が組み込まれた第１メモリセルに隣接する、メモリセルの数を判定することと、
    前記判定が、
    前記第１メモリセルに隣接し、且つ、前記第２データ線に組み込まれた、第２メモリセルが、プログラミングを完了したときに、第２データ線に第１電圧を印加することと、
    前記第２メモリセルが、プログラミングを完了していないときに、前記第２データ線に第２電圧を印加することと、
    少なくとも部分的に、少なくとも前記第１データ線と前記第２データ線との間の容量性結合により、前記第１データ線への影響を判定することと
    を含み、
    前記共通のアクセス線に結合され、且つ、前記後続のプログラミングパルスの間にプログラム禁止になるであろう前記第１メモリセルに隣接する、メモリセルの数に従って、前記第１データ線にキンク補正を加えることと
    を含む、記憶装置を動作する方法。
  21. 前記第１データ線への前記影響を判定することが、
    前記共通のアクセス線に結合され、且つ、前記後続のプログラミングパルスの間にプログラム禁止なるであろう前記第１メモリセルに隣接する、メモリセルの数がゼロであるときに、第１電圧を検出することと、
    前記メモリセル数が１であるときに、第２電圧を検出することと、
    前記メモリセル数が２であるときに、第３電圧を検出することと
    を含む、請求項２０に記載の方法。
  22. キンク補正を加えることが、前記後続のプログラミングパルスの間に前記キンク補正を加えることを含む、請求項２０に記載の方法。
  23. 前記キンク補正を加えることが、前記後続のプログラミングパルスの間に、前記特定のデータ線に印加される電圧を増加させることを含む、請求項２０に記載の方法。
  24. キンク補正を加えることが、選択型低速プログラミング統合（ＳＳＰＣ）技術の一部として印加される電圧の増加を超えて、前記第１データ線に印加される電圧を増加させることを含む、請求項２３に記載の方法。
  25. キンク補正を加えることが、
    前記共通のアクセス線に結合され、且つ、前記後続のプログラミングパルスの間にプログラム禁止になるであろう前記第１メモリセルに隣接する、メモリセルの数が１であるときに、前記第１データ線に第１キンク補正を加えることと、
    前記メモリセル数が２であるときに、前記第１データ線に第２キンク補正を加えることと
    を含む、請求項２０〜２４のうちの１つに記載の方法。
  26. 前記第２キンク補正の大きさが、前記第１キンク補正の大きさの２倍の大きさである、請求項２５に記載の方法。
  27. 前記第２キンク補正の大きさが、前記第１キンク補正の大きさに等しい、請求項２５に記載の方法。
  28. 前記共通のアクセス線に結合され、且つ、前記後続のプログラミングパルスの間にプログラム禁止になるであろう前記第１メモリセルに隣接する、メモリセルの数に従って、キンク補正を加えることが、前記共通のアクセス線に結合され、且つ、前記後続のプログラミングパルスの間にプログラム禁止になるであろう前記第１メモリセルに隣接する、メモリセルの数が、ゼロであるときに、キンク補正を加えないことを含む、請求項２０〜２４のいずれか１項に記載の方法。
  29. 前記共通のアクセス線に結合され、且つ、後続のプログラミングパルスの間にプログラム禁止になるであろう第１メモリセルに隣接する、メモリセルの前記数を測定することが、プログラミング動作のプログラミングパルスとプログラミングパルスとの間の前記メモリセル数を判定することを含む、請求項２０〜２４のいずれか１項に記載の方法。
  30. 前記共通のアクセス線に結合され、且つ、後続のプログラミングパルスの間にプログラム禁止になるであろう第１メモリセルに隣接する、メモリセルの数を判定することが、各々のプログラミングパルスの前に前記メモリセル数を判定することを含む、請求項２０〜２４のいずれか１項に記載の方法。
  31. 記憶装置を動作する方法であって、
    第１データ線を浮遊させることと、
    第２データ線及び選択されたアクセス線に結合されるメモリセルがプログラミングを完了した場合に、第２データ線に第１電圧を印加することと、
    前記第２データ線及び前記選択されたアクセス線に結合される前記メモリセルがプログラミングを完了していない場合に、前記第２データ線に第２電圧を印加することと、
    少なくとも部分的に、少なくとも前記第１データ線と前記第２データ線との間の容量性結合により、前記第１データ線への影響を検出することと、
    前記第２データ線を浮遊させることと、
    前記第１データ線及び前記選択されたアクセス線に結合されるメモリセルが、プログラミングを完了した場合に、前記第１データ線に前記第１電圧を印加することと、
    前記第１データ線及び前記選択されたアクセス線に結合される前記メモリセルが、プログラミングを完了していない場合に、前記第１データ線に前記第２電圧を印加することと、
    少なくとも部分的に、少なくとも前記第２データ線と前記第１データ線との間の容量性結合により、前記第２データ線への影響を検出することと、
    前記第１データ線上で検出される前記影響に従って、前記第１データ線にキンク補正を加えることと、
    前記第２データ線上で検出される前記影響に従って、前記第２データ線にキンク補正を加えることと
    を含む、方法。
  32. 第１メモリセル及び第１制御要素に組み込まれた第１データ線と、
    前記第１メモリセルに隣接する第２メモリセルおよび第２制御要素に組み込まれた第２データ線と
    を含み、
    前記第１制御要素が、
    前記第１メモリセルがプログラミングを完了している場合に、前記第１データ線に第１電圧を印加し、
    前記第１メモリセルがプログラミングを完了していない場合に、前記第１データ線に第２電圧を印加する
    ように構成され、
    前記第２制御要素が、少なくとも部分的に容量性結合により、前記第２データ線への、前記第１データ線に前記電圧を印加することの影響を判定するように構成される、
    記憶装置。
  33. 前記装置が、前記第２メモリセルに隣接する第３メモリセルと第３制御要素とに組み込まれた第３データ線を含み、
    前記第３制御要素が、
    前記第３メモリセルがプログラミングを完了している場合に、前記第３データ線に前記第１電圧を印加し、
    前記第３メモリセルがプログラミングを完了していない場合に、前記第３データ線に前記第２電圧を印加する
    ように構成され、
    前記第２制御要素が、少なくとも部分的に容量性結合により、前記第２データ線上の、前記第３データ線に前記電圧を印加することの影響を判定するように構成される、
    請求項３２に記載の方法。
  34. 前記第２制御要素が、前記第１データ線に前記電圧を印加する間に、前記第２データ線を浮遊させるように構成される、請求項３２に記載の装置。
  35. 前記影響を判定するように構成されている前記第２制御要素が、少なくとも部分的に、少なくとも前記第１データ線と前記第２データ線との間の前記容量性結合により、前記第２データ線上の電圧を検出するように構成されている前記第２要素を含む、請求項３２に記載の装置。
  36. 前記第２制御要素が、前記判定された影響に従って、前記第２メモリセルのプログラミング動作の間に、前記第２データ線にキンク補正電圧を印加するように構成される、請求項３２〜３５のいずれか１項に記載の装置。
  37. 前記キンク補正電圧として、少なくとも部分的に、少なくとも前記第１データ線と前記第２データ線との間の容量性結合により、前記第２メモリセルの制御ゲート上のプログラミングパルスの間に前記第２メモリセルの制御ゲートに印加される電圧の増加に実質的に等しい電圧が含まれる、請求項３６に記載の方法。
  38. 前記第２制御要素が、ある数の復号された記憶素子を含み、
    前記第２制御要素が、前記ある数の複合された記憶素子のうちの１つを選択し、プログラミングパルスの間に対応する電圧を前記第２データ線に印加するように構成される、
    請求項３２〜３５のいずれか１項に記載の装置。
  39. 前記対応する電圧が、
    ゼロボルト、
    １／２キンク補正電圧、
    キンク補正電圧、
    選択型低速プログラミング統合（ＳＳＰＣ）電圧、
    ＳＳＰＣ電圧＋１／２キンク補正電圧、
    ＳＳＰＣ電圧＋キンク補正電圧、及び
    禁止電圧
    を含む対応する電圧の群から選択される、請求項３８に記載の装置。
  40. 前記第２制御要素が、ある数の符号化された記憶素子を含み、
    前記第２制御要素が、前記ある数の符号化された記憶素子の組み合わせを選択し、プログラムパルスの間に対応する電圧を前記第２データ線に印加するように構成される
    請求項３２〜３５のいずれか１項に記載の装置。
  41. 前記第２制御要素が、前記第１制御要素から前記記憶装置の反対側に位置する、請求項３２〜３５のいずれか１項に記載の装置。
  42. 前記第１制御要素が結合される前記第１データ線の末端に対して、前記第２制御要素が、前記第２データ線の反対端に結合される、請求項３２〜３５のいずれか１項に記載の装置。
  43. 前記第２制御要素が、５つの復号された記憶素子を含み、
    前記第２制御要素が、前記５つの複合された記憶素子のうちの１つを選択し、プログラミングパルスの間に対応する電圧を前記第２データ線に印加するように設定される、
    請求項３２〜３５のいずれか１項に記載の装置。
  44. 前記対応する電圧が、
    ゼロボルト、
    キンク補正電圧、
    選択型低速プログラム統合（ＳＳＰＣ）電圧、
    ＳＳＰＣ電圧＋キンク補正電圧、及び
    禁止電圧
    を含む対応する電圧の群から選択される、請求項４３に記載の方法。
  45. 前記第１データ線が第１ビット線であり、前記第２データ線が第２ビット線である、請求項３２〜３５のいずれか１項に記載の装置。
  46. 前記第１制御要素及び前記第２制御要素が、制御回路を含む、及び／又は、前記制御回路に結合される、請求項３２〜３５のいずれか１項に記載の装置。
  47. 前記制御回路が、第１切換装置により各々のデータ線に選択的に結合される検出回路を含み、前記検出回路が、
    第２切換装置により事前充電回路に選択的に結合される一時データキャッシュ（ｔｄｃ）ノードと、
    第３切換装置によりラッチに選択的に結合される前記ｔｄｃノードと、
    コンデンサに結合される前記ｔｄｃノードと
    を含む、請求項４６に記載の装置。
  48. 前記コンデンサが、
    第４切換装置により接地に選択的に結合され、
    第５切換装置により昇圧回路に選択的に結合され、
    第６切換装置により接地に対して別のコンデンサと直列に結合される、
    請求項４７に記載の装置。
  49. アクセス線に結合されるメモリセルと、
    各々が前記メモリセルの各々１つに組み込まれた、データ線と、
    各々が前記データ線の各々１つに組み込まれた、制御要素と
    を含み、
    第１の数の前記制御要素が、
    第１の数の制御要素に結合される前記第１の数の前記データ線を浮遊させ、
    少なくとも部分的に、第２の数のデータ線に印加される電圧、及び、前記第２の数のデータ線との容量性結合により、前記第１の数のデータ線上の電圧を検出し、
    前記第１の数のデータ線に複数の電圧のうちの１つを選択的に印加する
    ように構成され、
    第２の数の前記制御要素が、
    前記第２の数の制御要素に結合される前記第２の数の前記データ線に、前記複数の電圧のうちの１つを選択的に印加し、
    前記第２の数のデータ線を浮遊させ、
    少なくとも部分的に、前記第１データ線に印加される電圧、及び、前記第１データ線との容量性結合により、前記第２の数のデータ線上の電圧を検出する
    ように構成される、
    記憶装置。
  50. プログラミングパルスが、前記選択されたアクセス線に印加される間に、前記第１の数の制御要素が、前記第１の数のデータ線上で検出される前記電圧に従って、前記第１の数のデータ線にキンク補正を選択的に加えるように構成され、
    プログラミングパルスが、前記選択されたアクセス線に印加される間に、前記第２の数の制御要素が、前記第２の数のデータ線上で検出される前記電圧に従って、前記第２の数のデータ線にキンク補正を選択的に加えるように構成される、
    請求項４９に記載の装置。
  51. 前記第１の数の制御要素が前記第１の数のデータ線に結合される前記メモリセルの側に対して前記メモリセルの反対側で、前記第２の数の制御要素が、前記第２の数のデータ線に結合される、請求項４９に記載の装置。
  52. 前記第１の数の制御要素が前記第１の数のデータ線に結合される前記側と同じ前記メモリセルの側で、前記第２の数の制御要素が、前記第２の数のデータ線に結合される、請求項４９に記載の装置。
  53. 前記第１の数の制御要素が、前記第２の数の制御要素と有形の物理的接続を共有していない、請求項４９の装置。
  54. 前記制御要素の各々が、各々の制御要素と組み込まれた各々の前記データ線と組み込まれた各々の前記メモリセルに関連するプログラミング状態を保存するように構成されたキャッシュ要素を含み、前記プログラム状態が、プログラミング完了とプログラミング未完了を含むプログラミング状態の群から選択される、請求項４９〜５３のいずれか１項に記載の装置。
  55. 各々の制御要素が、各々の制御要素に組み込まれた各々の前記データ線に組み込まれた各々の前記メモリセル上のプログラミングパルスの後に実行されるプログラム確認動作に応じて、各キャッシュ要素内に保存された前記プログラミング状態を更新するように構成される、請求項５４に記載の装置。
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Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8243529B2 (en) 2009-11-04 2012-08-14 Micron Technology, Inc. Memory device page buffer configuration and methods
US8218381B2 (en) * 2009-11-24 2012-07-10 Sandisk Technologies Inc. Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory
US8295098B2 (en) 2010-06-16 2012-10-23 Micron Technology, Inc. Local sensing in a memory device
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9001577B2 (en) 2012-06-01 2015-04-07 Micron Technology, Inc. Memory cell sensing
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
KR102110844B1 (ko) * 2014-06-02 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
EP3254287A4 (en) 2015-02-06 2018-08-08 Micron Technology, INC. Apparatuses and methods for memory device as a store for program instructions
CN107408405B (zh) 2015-02-06 2021-03-05 美光科技公司 用于并行写入到多个存储器装置位置的设备及方法
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US10365851B2 (en) 2015-03-12 2019-07-30 Micron Technology, Inc. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US9589659B1 (en) 2016-05-25 2017-03-07 Micron Technology, Inc. Pre-compensation of memory threshold voltage
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697445A (ja) * 1992-09-17 1994-04-08 Dainippon Printing Co Ltd 半導体装置およびその製造方法
JPH1186570A (ja) * 1997-09-04 1999-03-30 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JPH11120779A (ja) * 1997-10-09 1999-04-30 Toshiba Corp 不揮発性半導体記憶装置
JPH11195718A (ja) * 1997-10-31 1999-07-21 Sony Corp 不揮発性半導体記憶装置と、その製造方法及びその駆動方法
JPH11224908A (ja) * 1997-09-02 1999-08-17 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JP2009070461A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体記憶装置
JP2009528651A (ja) * 2006-03-03 2009-08-06 サンディスク コーポレイション フローティングゲート結合に対する補償を伴う不揮発性記憶装置に対する読み出し動作
JP2009533794A (ja) * 2006-04-12 2009-09-17 サンディスク コーポレイション 読み出し中におけるプログラム外乱による影響の軽減

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7231537B2 (en) * 2003-07-03 2007-06-12 Micron Technology, Inc. Fast data access mode in a memory device
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
US7057934B2 (en) * 2004-06-29 2006-06-06 Intel Corporation Flash memory with coarse/fine gate step programming
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
KR100603721B1 (ko) * 2005-06-11 2006-07-24 삼성전자주식회사 에스오아이의 바디 바이어싱 구조
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US7450422B2 (en) * 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
US7663925B2 (en) * 2006-05-15 2010-02-16 Micron Technology Inc. Method and apparatus for programming flash memory
US7443729B2 (en) * 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) * 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
KR100845135B1 (ko) * 2006-12-22 2008-07-09 삼성전자주식회사 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치
US7738295B2 (en) * 2007-01-31 2010-06-15 Micron Technology, Inc. Programming a non-volatile memory device
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US7554846B2 (en) * 2007-06-28 2009-06-30 Micron Technology, Inc. Select gate transistors and methods of operating the same
JP4564521B2 (ja) * 2007-09-06 2010-10-20 株式会社東芝 不揮発性半導体記憶装置
US7675772B2 (en) * 2007-10-26 2010-03-09 Micron Technology, Inc. Multilevel memory cell operation
US7853841B2 (en) * 2007-10-29 2010-12-14 Micron Technology, Inc. Memory cell programming
US7768838B2 (en) * 2007-10-30 2010-08-03 Micron Technology, Inc. Operating memory cells
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming
US7843735B2 (en) * 2007-10-31 2010-11-30 Micron Technology, Inc. Sensing memory cells
US7876611B2 (en) * 2008-08-08 2011-01-25 Sandisk Corporation Compensating for coupling during read operations in non-volatile storage
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697445A (ja) * 1992-09-17 1994-04-08 Dainippon Printing Co Ltd 半導体装置およびその製造方法
JPH11224908A (ja) * 1997-09-02 1999-08-17 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JPH1186570A (ja) * 1997-09-04 1999-03-30 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JPH11120779A (ja) * 1997-10-09 1999-04-30 Toshiba Corp 不揮発性半導体記憶装置
JPH11195718A (ja) * 1997-10-31 1999-07-21 Sony Corp 不揮発性半導体記憶装置と、その製造方法及びその駆動方法
JP2009528651A (ja) * 2006-03-03 2009-08-06 サンディスク コーポレイション フローティングゲート結合に対する補償を伴う不揮発性記憶装置に対する読み出し動作
JP2009533794A (ja) * 2006-04-12 2009-09-17 サンディスク コーポレイション 読み出し中におけるプログラム外乱による影響の軽減
JP2009070461A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
WO2011031302A2 (en) 2011-03-17
EP2478523A2 (en) 2012-07-25
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US8804419B2 (en) 2014-08-12
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KR20120062806A (ko) 2012-06-14
US20130294156A1 (en) 2013-11-07
EP2478523B1 (en) 2015-11-11
US20110063919A1 (en) 2011-03-17
CN102483954B (zh) 2014-10-22
TW201129979A (en) 2011-09-01
JP5413698B2 (ja) 2014-02-12
KR101351646B1 (ko) 2014-01-14

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