KR101177227B1

KR101177227B1 - 동적 패스 전압

Info

Publication number: KR101177227B1
Application number: KR1020117001157A
Authority: KR
Inventors: 진-만 한
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2008-06-18
Filing date: 2009-05-11
Publication date: 2012-08-24
Also published as: US20100165741A1; WO2009154674A1; GB2472952A; US8120952B2; GB2472952B; US7719888B2; US20090316489A1; GB201020835D0; KR20110031330A

Abstract

본 발명은 메모리 셀을 동작시키기 위한 방법, 장치, 모듈 및 시스템을 포함한다. 하나의 방법 실시예는 선택된 메모리 셀을 감지하기 위해 감지 전압을 선택된 액세스 라인에 인가하는 단계를 포함한다. 상기 방법은 또한, 감지 전압이 인가되는 동안 선택되지 않은 액세스 라인에 동적 패스 전압을 인가하는 단계를 포함한다.

Description

동적 패스 전압{DYNAMIC PASS VOLTAGE}

메모리 장치는 컴퓨터 또는 그 밖의 다른 전자 장치에 내부의 반도체 집적 회로로서 제공되는 것이 일반적이다. 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 플래시 메모리 등을 포함하여 여러 다른 종류의 메모리가 존재한다.

플래시 메모리 장치는 광범위한 전자 응용예에서 비휘발성 메모리로서 사용된다. 플래시 메모리 장치는 높은 메모리 밀도, 높은 신뢰성, 낮은 전력 소모를 가능하게 하는 1-트랜지스터 메모리 셀을 이용하는 것이 일반적이다.

플래시 메모리의 용도로는, 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 셀방식 전화기, 휴대용 음악 재생기(가령, MP3 재생기), 영화 재생기를 위한 메모리가 있다. 통상적으로, 프로그램 코드 및 시스템 데이터, 가령, 기본 입력/출력 시스템(BIOS)이 플래시 메모리 장치에 저장된다. 이 정보는 개인용 컴퓨터 시스템 등에서 사용될 수 있다. 플래시 메모리의 일부 용도는, 데이터를 소거하지 않고 플래시 메모리 장치로 프로그램된 데이터를 복수번 판독하는 것을 포함할 수 있다.

2가지 일반적인 유형의 플래시 메모리 어레이 아키텍처로는, 각각의 기본 메모리 셀 구성이 배열되는 논리적 형태를 지칭하는 “NAND” 아키텍처와 “NOR” 아키텍처가 있다.

NAND 어레이 아키텍처는, 어레이의 “로우(row)”의 각각의 플로팅 게이트 메모리 셀의 게이트들이 하나의 액세스 라인(access line)(일반적으로 해당분야에서는 “워드 라인”이라고 지칭함)으로 연결되도록, 플로팅 게이트 메모리 셀의 자신의 어레이를 행렬(matrix)로 배열한다. 그러나 각각의 메모리 셀은 자신의 드레인을 데이터 라인(일반적으로 해당분야에서는 디지트 라인(가령, 비트 라인)이라고 지칭됨)로 직접 연결하지 않는다. 대신, 어레이의 메모리 셀들은, 소스 라인과 비트 라인 사이에서, 서로 직렬로, 소스에서 드레인으로 연결되어 있으며, 하나의 특정 비트 라인으로 연결되어 있는 메모리 셀들을 “컬럼”이라고 지칭한다.

NAND 어레이 아키텍처의 메모리 셀은 희망 상태로 프로그램될 수 있다. 즉, 메모리 셀의 플로팅 게이트에 전기 전하를 주거나, 제거하여, 셀을 복수의 프로그램 상태로 만들 수 있다. 예를 들어, 단일 레벨 셀(SLC: single level cell)은 2개의 상태(가령, 1 또는 0)를 나타낼 수 있다. 또한 플래시 메모리 셀은 셋 이상의 상태, 가령, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110을 저장할 수 있다. 이러한 셀은 복수 상태 메모리 셀, 다중자릿수 셀, 또는 다중레벨 셀(MLC: multilevel cell)라고 이라고 지칭될 수 있다. MLC는, 각각의 셀이 1보다 큰 자릿수, 가령, 1보다 큰 비트를 나타낼 수 있기 때문에, 메모리 셀의 개수를 증가시키지 않고, 더 높은 밀도의 메모리를 제조하는 것을 가능하게 할 수 있다. MLC는 2보다 큰 개수의 프로그램된 상태를 가질 수 있다. 가령, 4자릿수를 표현할 수 있는 셀은 16개의 프로그램된 상태를 가질 수 있다. 일부 MLC에 대해, 16개의 프로그램된 상태 중 하나가 소거 상태(erased state)일 수 있다. 이들 MLC에 대해, 최하위 프로그램 상태는 소거 상태 이상으로 프로그램되지 않는다. 즉, 셀이 최하위 상태로 프로그램되는 경우, 상기 셀은 프로그램 동작 동안 자신에게 인가된 전하를 갖는 것보다는 소거 상태로 유지된다. 나머지 15개의 상태가 “비-소거” 상태라고 지칭될 수 있다.

도 1은 본 발명의 하나 이상의 실시예에 따르는 비휘발성 메모리 어레이의 일부분의 개략도이다.
도 2는 본 발명의 하나 이상의 실시예에 따르는 복수의 문턱 전압 분포, 감지 전압 및 프로그램 검증 전압의 도표이다.
도 3은 본 발명의 하나 이상의 실시예에 따르는 메모리 셀에서의 다양한 동작을 수행하는 것과 관련된 동작 전압의 표이다.
도 4는 감지 동작 동안의 패스 전압과 비트 라인 전압에 대한 종래 기술 도표이다.
도 5는 본 발명의 하나 이상의 실시예에 따르는 동적 패스 전압과 비트 라인 전압의 도표이다.
도 6은 본 발명의 하나 이상의 실시예에 따라 동작하는 하나 이상의 메모리 소자를 갖는 전자 메모리 시스템의 기능 블록도이다.
도 7은 본 발명의 하나 이상의 실시예에 따라 동작하는 하나 이상의 메모리 소자를 갖는 메모리 모듈의 기능 블록도이다.

본 발명은 메모리 셀을 작동시키기 위한 방법, 장치, 모듈 및 시스템을 포함한다. 한 가지 방법 실시예는 선택된 메모리 셀을 감지(sense)하기 위해 감지 전압(sensing voltage)을 선택된 액세스 라인에 인가하는 단계를 포함한다. 상기 방법은 또한, 감지 전압을 인가하면서, 동적 패스 전압(dynamic pass voltage)을 선택되지 않은 액세스 라인에 인가하는 단계도 포함한다.

이하의 본 발명에 대한 상세한 기재에서, 본 발명의 일부를 형성하며, 본원의 하나 이상의 실시예가 실시되는 법을 예시하는 방식으로 도시된 첨부된 도면에 대한 참조가 이뤄진다. 이들 실시예는, 해당업계 종사자가 구현하기에 충분히 구체적으로 기재되며, 그 밖의 다른 실시예가 사용될 수 있으며, 본 발명의 범위 내에서, 프로세스적, 전기적 및/또는 구조적 변형이 이뤄질 수 있음을 이해해야 한다. 본원에서 사용될 때, 특히, 도면에서 도면부호와 관련하여 사용될 때, 지정어 "N" 또는 "M"은, 본 발명의 하나 이상의 실시예에 따라, "N" 또는 "M"으로 지정된 특정 특징부가 복수 개 포함될 수 있음을 나타낸다.

본원의 도면은, 첫 번째 자릿수는 도면의 번호에 대응하고 나머지 자릿수는 도면의 요소 또는 구성요소를 식별하는 통상의 숫자 매기기에 따른다. 여러 다른 도면들 사이에서 유사한 요소 또는 구성요소는 유사한 숫자를 이용하여 식별될 수 있다. 예를 들면, 110은 도 1에서의 요소“10”을 참조하고, 유사한 요소가 도 2에서는 210으로 참조될 수 있다. 알다시피, 본원의 다양한 실시예에서 도시되는 요소들은 추가, 교환 및/또는 생략되어, 본 발명의 추가적인 많은 실시예를 제공할 수 있다. 덧붙여, 알다시피, 도면에 제공되는 요소들의 비례 및 상대 비율은 본원발명의 실시예를 예시하기 위한 것이며, 제한하는 것으로 여겨져서는 안된다.

도 1은 본 발명의 하나 이상의 실시예에 따르는 비휘발성 메모리 어레이(100)의 일부분의 개략도이다. 도 1의 실시예는 NAND 아키텍처의 비휘발성 메모리를 도시한다. 그러나 본원의 실시예가 이 예시에 제한되는 것은 아니다. 도 1에서 도시되는 바와 같이, 메모리 어레이(100)는 액세스 라인(access line)(가령, 워드 라인(105-1, ..., 105-N) 및 이와 교차하는 데이터 라인(가령, 비트 라인(107-1, ..., 107-M))을 포함한다. 디지털 환경에서 어드레싱의 편의를 위해, 워드라인(105-1, ..., 105-N)의 개수와 비트 라인(107-1, ..., 107-M)의 개수는 2의 몇 승 값일 수 있다. 예컨대, 256개의 워드라인 × 4,096개의 비트라인일 수 있다.

메모리 어레이(100)는 NAND 스트링(109-1, ..., 109-M)을 포함한다. 각각의 NAND 스트링은 비휘발성 메모리 셀(111-1, ..., 111-N)을 포함하며, 각각의 비휘발성 메모리 셀은 워드라인(105-1, ..., 105-N)과 로컬 비트 라인(107-1, ..., 107-M)의 교차점과 연계된다. 각각의 NAND 스트링(109-1, ..., 109-M)의 비휘발성 메모리 셀(111-1, ..., 111-N)은, 소스 선택 게이트(SGS)(가령, FET(전계 효과 트랜지스터)(113))와 드레인 선택 게이트(SGD)(가령, FET(119)) 사이에서, 소스에서 드레인으로 직렬 연결된다. 소스 선택 게이트(113)가 로컬 비트 라인(107-1)과 소스 선택 라인(117)의 교차점에 위치하며, 드레인 선택 게이트(119)는 로컬 비트 라인(107-1)과 드레인 선택 라인(115)의 교차점에 위치한다.

도 1의 실시예에서 도시된 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)으로 연결되어 있다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스로 연결되어 있다. 드레인 선택 게이트(119)의 드레인이, 드레인 접촉부(drain contact)(121-1)에서 대응하는 NAND 스트링(109-1)에 대한 로컬 비트 라인(107-1)으로 연결되어 있다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 마지막 메모리 셀(111-N)의 드레인(가령, 플로팅-게이트 트랜지스터)으로 연결되어 있다.

하나 이상의 실시예에서, 비휘발성 메모리 셀(111-1, ..., 111-N)의 구성은 소스와, 드레인과, 플로팅 게이트(또는 그 밖의 다른 전하 저장 노드)와, 제어 게이트를 포함한다. 비휘발성 메모리 셀(111-1, ..., 111-N)은 각각의 워드라인(105-1, ..., 105-N)으로 연결되는 제어 게이트를 갖는다. 비휘발성 메모리 셀(111-1, ..., 111-N)의 “컬럼(column)”은 NAND 스트링(가령, 109-1, ..., 109-M)을 구성하고, 각각의 지정 로컬 비트 라인(107-1, ..., 107-M)에 연결된다. 비휘발성 메모리 셀의 “로우(row)”는 하나의 지정 워드 라인(가령, 105-1, ..., 105-N)에 공통적으로 연결된다. 메모리 셀의 스트링이 선택 게이트들 사이에 병렬로 연결될 것이라는 점을 제외하고 NOR 어레이 아키텍처도 유사하게 레이 아웃될 것이다.

해당업계 종사자라면 알다시피, 하나의 선택된 워드 라인(가령, 105-1, ..., 105-N)으로 연결된 셀들의 부분집합은 하나의 그룹으로서 다함께 프로그램 및/또는 감지될 수 있다. 프로그램 동작(가령, 기입(write) 동작)은 복수의 프로그램 펄스, 가령 16V-20V를 선택된 워드 라인에 인가하여, 선택된 셀의 문턱 전압(Vt)을, 원하는 프로그램 상태에 대응하는 원하는 프로그램 전압 레벨까지로 증가시키는 과정을 포함할 수 있다.

감지 동작(예를 들어, 판독(read) 동작 또는 프로그램 검증(program verify) 동작)은, 선택된 셀에 연결되어 있는 비트 라인의 전압 및/또는 전류 변화를 감지하여, 상기 선택된 셀의 상태를 판단하는 과정을 포함할 수 있다. 감지 동작은 선택된 메모리 셀과 연계된 비트 라인(가령, 비트 라인(107-1))을, 상기 선택된 메모리 셀과 연계된 소스 라인(가령, 소스 라인(123))에 대한 바이어스 전압 이상의 전압으로 바이어스하는 과정을 포함할 수 있다. 또는, 감지 동작은, 선택된 셀이 전도 상태가 되기 시작할 때 디스차지(discharge)에 따라 비트 라인(107-1)을 프리차지(precharge)하는 과정과 상기 디스차지를 감지하는 과정을 포함할 수 있다.

선택된 셀의 상태를 감지하는 과정은, 스트링의 선택되지 않은 셀들의 문턱 전압(가령, 패스 전압“Vpass”)에 관계없이 상기 선택되지 않은 셀들을 전도 상태(conducting state)로 두기에 충분한 하나 이상의 전압으로 상기 선택되지 않은 셀들을 바이어스하면서, 하나 이상의 감지 전압(가령, 판독 전압("Vread"))을 선택된 워드 라인에 인가하는 과정을 포함할 수 있다. 본원에서 기재될 때, Vread 및/또는 Vpass는 본 발명의 하나 이상의 실시예에 따라 온도에 대해 보상될 수 있다. 판독 및/또는 검증되는 선택된 셀이 선택된 워드 라인에 인가되는 특정 감지 전압에 반응하여 전도 상태가 되는지의 여부를 판단하기 위해, 선택된 셀에 대응하는 비트 라인이 사용될 수 있다. 예를 들어, 선택된 셀의 상태는 워드 라인 전압에 의해 판단될 수 있는데, 상기 워드 라인 전압에서, 비트 라인 전류가 특정 상태와 연계된 특정 기준 전류에 도달한다.

해당업계 종사자라면 알다시피, NAND 스트링의 선택된 메모리 셀에서 수행되는 감지 동작에서, 스트링의 선택되지 않은 메모리 셀은 전도 상태이도록 바이어스된다. 이러한 감지 동작에서, 선택된 셀에 저장된 데이터는 스트링에 대응하는 비트 라인에서 감지된 전류 및/또는 전압을 기초로 한다. 예를 들어, 선택된 셀에 저장된 데이터는 비트 라인 전류가 특정 크기만큼 변하는지, 또는 주어진 시간 동안 특정 수준에 도달하는지의 여부를 기초로 한다.

선택된 셀이 전도 상태라면, 스트링의 하나의 끝에 위치하는 소스 라인 접촉부와 스트링의 다른 쪽 끝에 위치하는 비트 라인 접촉부 사이에 전류가 흐른다. 따라서 선택된 셀의 감지와 연계된 전류는 스트링의 나머지 각각의 셀과, 셀 스택들 간 확산 영역과, 선택 트랜지스터를 통해 운반된다.

도 2는 본 발명의 하나 이상의 실시예에 따라, 복수의 문턱 전압 분포, 감지 전압 및 프로그램 검증 전압의 도표(200)를 도시한다. 도 2에서 나타나는 예시는 2-비트의 4-상태 메모리 셀을 도시한다. 문턱 전압(Vt)의 분포(225-0, 225-1, 225-2 및 225-3)는, 메모리 셀이 프로그램될 수 있는 4개의 상태(L0, L1,L2 및 L3)를 각각 나타낸다. 도 2에서 도시된 예시에서, Vt 분포(225-3)가 가장 큰 값을 갖는 Vt이기 때문에, 하나의 셀이 프로그램될 수 있는 최대 Vt(Vt_max)라고 지칭될 수 있다. 동작 중에, 선택된 블록 내 메모리 셀들은 프로그램되기 전에, Vt 분포(225-0) 내 문턱 전압 레벨을 갖도록, 다함께 소거될 수 있다. 따라서, 분포(225-0)는 소거 상태라고 지칭될 수 있으며, 특정 저장 데이터 상태(L0)(가령, 이진 “11”같은 저장된 데이터)를 나타낼 수 있다. 상태 L1는 데이터 01에 대응하고, 상태 L2는 데이터 00에 대응할 수 있으며, 상태 L3은 데이터 10에 대응할 수 있다. 알다시피, 본 발명의 실시예들은 이러한 2-비트 메모리 셀의 예시로 국한되는 것은 아니다.

Vt 분포(225-0, 225-1, 225-2 및 225-3)가 대응하는 상태로 프로그램되는 복수의 셀을 표현할 수 있으며, Vt 분포 곡선의 높이는, 복수의 셀, 가령, 평균적으로, Vt 분포 내의 특정 전압으로 프로그램되는 메모리 셀(가령, 데이터 셀)을 나타낸다. Vt 분포 곡선의 폭("Vt_width" 227)은 특정 상태를 나타내는 전압의 범위를 나타낸다. 가령, L2에 대한 Vt 분포 곡선(225-2)의 폭은 데이터 00에 대응하는 전압의 범위를 나타낸다.

복수의 감지 전압이 도 2에서 도시된다. 이러한 감지 전압은 프로그램 검증 전압 및/또는 판독 전압 등을 포함할 수 있다. 예를 들어, 프로그램 검증 전압(PV1, PV2 및 PV3)과 판독 전압(R1, R2 및 R3)이 예로 들어 설명한다. 메모리 셀이 희망 Vt 내에서 프로그램되었는지에 대한 판단을 보조하여, 메모리 셀이 추가적인 프로그래밍 펄스를 수신하는 것(가령, “오버 프로그래밍”)을 방지하는 것을 돕기 위해 하나 이상의 프로그래밍 펄스 후에, 프로그램 검증 동작이 수행될 수 있다. 예를 들어, 전압 PV1을 이용해, 상태 L1로 프로그램될 메모리 셀이 프로그램 검증될 수 있다. 마찬가지로, 프로그램 검증 전압 PV2는 L2로 프로그램되는 셀과 함께 사용될 수 있고, PV3는 L3로 프로그램되는 셀과 함께 사용될 수 있다.

도 2에서 도시된 예시에서, 전압 레벨 R1, R2 및 R3은 판독 동작 동안 데이터 상태 L0, L1, L2 및 L3을 구별하기 위해 사용될 수 있는 감지 전압(가령, 판독 전압)을 나타낸다. NAND 스트링의 선택된 메모리 셀에서 수행되는 감지 동작에서, 스트링의 선택되지 않은 메모리 셀은 패스 전압(Vpass)(229)으로 바이어스되어, 전도 상태가 될 수 있다. 도 2에서 도시되는 바와 같이, Vpass(229)는 Vt_max보다 더 큰 크기를 가질 수 있다. 스트링의 모든 셀이 전도 상태일 때, 스트링의 하나의 끝에 위치하는 소스 라인 접촉부와 상기 스트링의 또 다른 끝에 위치하는 드레인 라인 접촉부 사이에 전류가 흐를 수 있다. 따라서 선택된 셀이 전도 상태가 되기 시작할 때, 특정 스트링에 대응하는 비트 라인에서 감지된 전류 및/또는 전압을 기초로, 선택된 셀의 상태가 판단될 수 있다. 예를 들어, 선택된 셀에 저장되는 데이터의 논리 값은, 비트 라인 전류가 특정 크기만큼 변화하는지, 또는 주어진 시간 주기 동안 특정 레벨에 도달하는지를 기초로 판단될 수 있다. 해당업계 종사자에 의해 이해될 수 있는 그 밖의 다른 유형의 감지 동작이 가능하다.

특정 메모리 셀을 소거하고 재프로그램(reprogram)하지 않고, 특정 메모리 셀에서 수행되는 감지 동작의 양(quantity)이 성능 특성에 영향을 미칠 수 있다. 예를 들어, “판독 장애(read disturb)” 메커니즘이, 셀에서 복수의 감지 동작을 수행함으로써 초래될 수 있는 메모리 셀의 교란 요인(perturbation)이다. 본원에서 기재될 때, 감지 동작 동안, 선택되지 않은 메모리 셀의 액세스 게이트가 Vt_max보다 더 높은 전압일 수 있는 Vpass(229)로 바이어스될 수 있다. Vpass(229)가 프로그래밍 펄스와 연계된 전압보다 더 낮을 수 있을지라도, 가령, 복수의 감지 동작 동안 Vpass(229)를 특정 메모리 셀에 반복적으로 인가하는 것은 특정 메모리 셀의 Vt를 프로그래밍 펄스와 유사한 방식으로 교란시킬 수 있다. 즉, 특정 메모리 셀의 액세스 게이트에 Vpass(229)를 반복적으로 인가함으로써, 셀의 Vt가 증가될 수 있다. 일부 예시에서, 이러한 교란요인은 특정 메모리 셀의 상태를 변경시킬 수 있다. 예를 들어, 특정 메모리 셀이 상태 L1/데이터 01과 연계된 Vt(225-1)로 프로그램되었다면, 특정 셀로 Vpass를 반복적으로 인가함으로써, 상기 특정 셀의 Vt가, R2보다 높은 점까지, 또는 심지어, 도 2에서 도시되어 있는 바와 같이, 상태 L2/데이터 00과 연계된 Vt(225-2) 내로 증가할 수 있다. 해당업계 종사자라면 알다시피, 이러한 교란요인에 의해, 감지 오류가 초래될 수 있다. 가령, 01로 프로그램된 데이터가 00으로 감지될 수 있다.

판독 장애와 관련된 부정적인 효과의 또 다른 예가 하나의 단일 셀의 감지 오류가 아닌 감지 오류를 초래할 수 있다. 예를 들어, 도 2에서 도시된 바와 같이, 상태 L3/데이터 10과 연계된 Vt(225-3)으로 프로그램된 특정 셀이 교란되어, 특정 셀의 Vt가 Vpass(229) 이상으로 증가될 수 있다.이러한 예에서, 그 후, Vpass(229)는 특정 셀이 전도 상태가 되도록 하기에(즉, 특정 셀이 켜지기에) 불충분해질 수 있다. 따라서 특정 셀을 포함하는 메모리 셀의 하나의 스트링(가령, 도 1의 스트링(109-1))에서 수행되는 감지 동작이 감지 오류를 초래할 수 있다. 즉, Vpass(229)가 특정 셀에 인가될 때, 상기 특정 셀이 전도 상태가 아닐 수 있기 때문에, 스트링의 어떠한 셀도 감지될 수 없다. 이러한 예에서, 스트링에서 하나 이상의 셀을 감지하는 것을 가능하게 하도록 전류가 스트링을 통과해 비트 라인 및/또는 감지 회로로 흐를 수 없다.

본 발명의 하나 이상의 실시예에 따르면, 예를 들어, 감지 동작 동안 하나 이상의 감지 전압이 하나 이상의 선택된 메모리 셀에 인가되는 동안, 동적 패스 전압(dynamic pass voltage)이 선택되지 않은 액세스 라인에 인가되는 것이 바람직할 수 있다. 이러한 실시예는, 예를 들어, 패스 전압의 크기를 감소시키고, 이에 따라 복수의 감지 동작 후 선택되지 않은 메모리 셀의 Vt의 교란의 통계적 발생 빈도를 감소시킴으로써, 판독 장애 메커니즘의 효과를 감소시키는 것을 보조할 때 바람직할 수 있다. 즉, 패스 전압이 약간 감소할지라도, 감지 오류를 초래하기에 충분한 Vt 교란이 덜 발생할 수 있다. 본원에서 기재될 때, 동적 패스 전압은 일정한 값이 아닌 패스 전압일 수 있다. 예를 들면, 동적 패스 전압은 인가되면서 감소될 수 있다. 예컨대, 동적 패스 전압은 음의 기울기의 패스 전압(negatively ramping pass voltage)(예를 들어, 5.8V에서 5.6V로)이다. 하나 이상의 실시예에서, 동적 패스 전압은 감소하는 패스 전압일 수 있다. 하나 이상의 실시예에서, 동적 패스 전압은 증가하는 패스 전압일 수 있다.

도 3은 본 발명의 하나 이상의 실시예에 따라, 메모리 셀 상에서 다양한 동작을 수행하는 것과 연계된 동작 전압의 표(301)를 도시한다. 표(301)는, 하나의 선택된 워드 라인(가령, 워드 라인(305-2)(WL2))과 연결되어 있는 하나 이상의 데이터 셀에서의 감지 동작(가령, 이 예시에서는, 판독 동작(333)(WL2 READ) 또는 프로그램 검증 동작(335)(WL2 VERIFY))을 수행하는 것과 관련된 동작 전압(가령, 바이어스 상태)을 도시한다. 하나 이상의 실시예에서, 해당분야 종사자가 이해할 수 있는 다양한 감지 방법에 따라, 감지 전압(가령, 판독 전압 (Vread) 및/또는 프로그램 검증 전압(Vverify))이 단계 전압(stepping voltage), 또는 기울기 전압(ramping voltage)(가령, 선형으로 증가하는 양의 기울기 감지 전압), 또는 개별적으로, 이산 전압으로서, 인가될 수 있다. 본 발명의 실시예는 특정한 유형의 감지 동작으로 제한되지 않는다.

표(301)에서 도시되는 바와 같이, 워드 라인(305-2)으로 연결되어 있는 데이터 셀(31102)에서 수행되는 판독 동작(333)은, 도 2에서 나타난 하나 이상의 판독 전압(Vread)(가령, R1, R2 또는 R3)을 선택된 워드 라인(305-2)으로 인가하는 과정을 포함한다. 상기 판독 동작(333)은 선태괴지 않은 워드 라인에게 동적 패스 전압(Vpass)을 인가하여, 스트링(309)의 선택되지 않은 셀들이 전도 모드로 동작하도록(가령, 스트링(309)의 선택되지 않은 셀들이 켜지고 자신들의 Vt 레벨에 관계없이 전류를 전달하도록) 할 수 있다. 표(301)에서 도시된 예시에서, 판독 동작(333) 동안, 선택되지 않은 워드 라인(가령, 워드 라인(305-2 및 306)을 제외한, 선택되지 않은 워드 라인(305-1 내지 305-N))이 동적 패스 전압(Vpass)으로 바이어스된다. 하나 이상의 선택된 워드 라인이 하나 이상의 감지 전압(가령, Vread 및/또는 Vverify)으로 바이어스될 때와 실질적으로 동시에, 선택되지 않은 워드 라인이, 가령, 제어 회로에 의해 인가될 때, 동적 패스 전압으로 바이어스될 수 있다.

표(301)에서 도시된 예에서, 판독 동작(333)은 비트 라인(307)(BL)을 1.0V로 바이어스하는 과정과, 공통 소스 라인(SOURCE)을 0V로 바이어스하는 과정과, 스트링(309)과 연계된 웰 영역(P형 웰)을 0V로 바이어스하는 과정을 포함한다. 해당업계 종사자라면 알다시피, 하나 이상의 선택된 메모리 셀과 연계된 비트 라인(307)이 판독 동작에서, 가령, 1.0V로 프리차지(precharge)될 수 있다. 또한 알다시피, 감지 동작은, 선택된 메모리 셀의 상태를 판단하는 것을 보조하기 위해, 비트 라인이 디스차지(discharge)되도록 하는 과정을 포함할 수 있다. 본 발명의 하나 이상의 실시예에 따르면, 감지 동작 동안 하나의 비트 라인이 디스차지하기 시작한 후, 하나 이상의 감지 전압이 인가되는 동안 동적 패스 전압이 감소될 수 있다. 하나 이상의 실시예에서, 비트 라인이 제 1 프리차지 전압에서 제 2 디스차지 전압까지로 디스차지될 때까지, 제어 회로가 하나 이상의 감지 전압을, 선택된 메모리 셀로 연결되어 있는 워드 라인에게 인가하도록 구성될 수 있다. 하나 이상의 실시예는, 하나 이상의 비트 라인이 디스차지되는 크기와 거의 동일한 및/또는 비례하는 크기만큼 동적 패스 전압을 감소시키는 과정을 포함할 수 있다. 예를 들어, 비트라인이 디스차지되는 동안, 제어 회로는 동적 패스 전압을 제 1 패스 전압에서 제 2 패스 전압으로 감소시키도록 구성될 수 있다.

스트링(309)에 대한 표(301)에서, 드레인 선택 라인(315) 및 소스 선택 라인(317)이, 각각의 드레인 선택 게이트(SGD)와 소스 선택 게이트(SGS) 트랜지스터를 켜기에 충분한 전압(가령, 5V)으로 바이어스된다. 표(301)에서 도시된 바이어스 조건 하에서, 하나 이상의 감지 전압(가령, 판독 전압(Vread))에 반응하는, 비트 라인(307) 상의 전압 및/또는 전류 레벨이 감지 회로(도면상 도시되지 않음)에 의해 감지되어, 선택된 메모리 셀(305-2)의 특정 상태(가령, 도 2에서 도시된 상태 L0, L1, L2 또는 L3)를 판단할 수 있다.

또한 표(301)는, 본 발명의 하나 이상의 실시예에 따라, 하나의 선택된 워드 라인(가령, 워드 라인(305-2(WL2))과 연결되어 있는 하나 이상의 메모리 셀 상에서 프로그램 검증 동작(335)(VERIFY WL2)을 수행하는 것과 연계될 수 있는 바이어스 조건을 도시한다. 표(301)에서 도시된 바와 같이, 프로그램 검증 동작(335)이 선택된 워드 라인(305-2)과 연결되어 있는 메모리 셀(305-2) 상에서 수행될 수 있으며, 상기 프로그램 검증 동작(335)은 하나 이상의 프로그램 검증 전압(Vverify)(가령, 도 2에서 나타난 PV1)을 선택된 워드 라인(305-2)으로 인가하는 과정을 포함할 수 있다. 표(301)에서 도시된 바와 같이, 판독 동작(335)은 선택되지 않은 워드 라인(305-1, ..., 305-N)(가령, 선택되지 않은 메모리 셀과 연결되어 있는 워드 라인)을 동적 패스 전압(Vpass)으로 바이어스하는 과정을 포함할 수 있다.

표(301)에서 도시된 바와 같이, 상기 프로그램 검증 동작(335)은 비트 라인(307)(BL)을 1.0V로 바이어스하는 과정과, 공통 소스 라인(SOURCE)을 0V로 바이어스하는 과정과, 스트링(309)과 연계된 웰 영역(P형 웰)을 0V로 바이어스하는 고정을 포함한다. 프로그램 검증 동작(335) 동안, 드레인 선택 라인(315)과 소스 선택 라인(317)은, 각각의 SGD와 SGS 트랜지스터를 켜기에 충분한 전압(이 예시에서는 가령 5V)으로 바이어스될 수 있다. 하나 이상의 실시예에서, 동적 패스 전압이 선택되지 않은 메모리 셀에 인가되는 동안, 드레인 선택 게이트 및/또는 소스 선택 게이트 트랜지스터가 거의 일정한 전압으로 바이어스될 수 있다. 표(301)에서 나타난 바이어스 조건 하에서, 특정 인가된 프로그램 검증 전압(Vverify)에 따른, 비트 라인(307) 상의 전압 및/또는 전류 레벨이, 감지 회로에 의해 감지되어, 선택된 메모리 셀(311-2)이 적어도 특정 Vt 레벨로 프로그램되었는지의 여부를 판단할 수 있다.

프로그램 검증(가령, 335)에 따른, 선택된 메모리 셀(가령, 311-1)이 적어도 특정 Vt 레벨로 프로그램되었는지의 여부의 판단은, 특정 인가된 프로그램 검증 전압(가령, Vverify)에 반응하여 메모리 셀이 전류를 전도하는지의 여부를 기초로 이뤄질 수 있다. 예를 들어, 비트 라인(307)의 감지에 의해, 인가된 프로그램 검증 전압(Vverify)에 반응하여 선택된 메모리 셀(311-2)이 비-전도 상태라고(가령, 꺼졌다고) 판단된 경우, 메모리 셀은 Vverify보다 큰 Vt 레벨로 프로그램된 것이다. 비트 라인(307)의 감지에 의해, 인가된 프로그램 검증 전압(Vverify)에 반응하여 선택된 메모리 셀(311-2)이 전도 상태가 된다고(가령, 켜진다고) 판단된 경우, 메모리 셀은 Vverify보다 큰 Vt 레벨로 프로그램되지 않은 것이다.

본 발명의 실시예는 표(301)에서 도시된 예시적 전압으로 제한되지 않는다. 예를 들어, 본 발명의 실시예는, 비트 라인(307)(BL)이 1.0V로 바이어스되고, 공통 소스 라인(SOURCE)과 웰 영역(P형 웰)이 0V(가령, 접지 전압)로 바이어스되는, 판독 동작으로 제한되지 않는다. 예를 들어, 다양한 실시예에서, 비트 라인 감지 전압(가령, 판독 또는 프로그램 검증 동작 동안 BL(307)로 인가되는 전압)은 약 0.1V 내지 6V 의 범위 내에 있을 수 있다. 다양한 실시예에서, 감지 동작(가령, 판독 또는 프로그램 검증 동작) 동안 SOURCE가 약 0V 내지 약 6V의 전압으로 바이어스될 수 있다. 비트 라인 감지 전압 및/또는 공통 소스 라인 전압을 변화시킴으로써, 이용 가능한 Vt 범위를 음의 값까지로 확장시킬 수 있다. 즉, 이용 가능한 프로그래밍 윈도우를 확장시킬 수 있다. 이러한 감지는 백-바이어스(back-bias)를 이용한 감지라고 일컬어질 수 있으며, 예컨대, 프로그래밍 윈도우를 0V 내지 6V 윈도우를 -6V 내지 6V 윈도우로 확장할 수 있다.

도 4는 감지 동작 동안의 패스 전압(429) 및 비트 라인 전압(437)의 종래 기술의 다이어그램(400)을 도시한다. 예시적 감지 동작은 단일 레벨 셀(SLC)(가령, 2개의 상태 중 하나로 프로그램될 수 있는 셀)의 감지 동작이다. 도시된 바와 같이, 비트 라인 전압(437)은 선택된 메모리 셀이 제 1 상태라는 것을 가리키도록 일정한 값으로 유지되거나(437-1), 상기 비트 라인 전압은 선택된 메모리 셀이 제 2 상태라고 가리키도록 감소할 수 있다(437-2). 일부 종래의 접근법에 따르면, 선택되지 않은 워드 라인에 인가되는, 따라서 선택되지 않은 메모리 셀의 액세스 게이트에 인가되는 패스 전압(429)이 일정한 값으로 유지될 수 있다.

감지 동작 동안 패스 전압을 인가하는 것에 대한 설명은, Mokhlesi 외 다수의 미국 특허 7,342,831호에 제공되어 있으며, 여기서, 온도 보상된 패스 전압을 인가하는 것에 대해 설명하고 있다. 구체적으로 온도 보상된 패스 전압은 여러 다른 메모리 셀에서, 가령, 메모리 셀의 위치에 따라, 달라질 수 있다. 예를 들어, Mokhlesi의 특허에서는, 선택되지 않은 메모리 셀에 인가되는 패스 전압을, 워드 라인 위치를 기초로, 변화시키는 것을 다루고 있다. 상기 Mokhlesi의 특허에서 서로 다른 패스 전압을 서로 다른 워드 라인 및/또는 메모리 셀에 인가하는 것을 다루고 있지만, 상기 Mokhlesi의 특허는 임의의 해당 워드 라인 및/또는 메모리 셀에 일정한 패스 전압을 인가하는 것을 다루고 있다. 즉, Mokhlesi의 특허는 서로 다른, 일정한 패스 전압을 서로 다른 워드 라인 및/또는 메모리 셀에게 인가하는 것을 다루는 것이다.

도 5는 본 발명의 하나 이상의 실시예에 따르는 동적 패스 전압(529) 및 비트 라인 전압(537)의 도표(500)를 도시한다. 알다시피, 도 5에서 도시된 바와 같이 패스 전압(529)은, 시간 t0에서 t1 사이에, 제 1 전압 레벨(529-1)에서 제 2 전압 레벨(529-2)로 (가령, 선형으로) 음의 기울기를 가질 수 있는 동적 패스 전압일 수 있다. 이러한 패스 전압(529)의 감소는 선택되지 않은 메모리 셀에 인가되는 패스 전압(529)의 유효 값을 감소시킬 수 있다. 예를 들어, 유효 패스 전압(529)은, (제 1 전압(529-1) + 제 2 전압(529-2))/2의 값일 수 있다.

하나 이상의 실시예에서, 동적 패스 전압(529)은 비르 라인 전압(537-2)의 감소에 비례하여 감소될 수 있다. 하나 이상의 실시예에서, 하나 이상의 감지 전압이 선택된 워드 라인에 인가되는 동안, 제어 회로는, 비트 라인의 전압의 감소에 비례하여, 동적 패스 전압을 (가령, 선형으로) 감소시키도록 구성될 수 있다. 예를 들어, t0에서 t1까지 동안, 동적 패스 전압(529)이 200밀리볼트 이상만큼 감소될 수 있다. t0에서 t1까지의 시간은, 선택된 메모리 셀을 감지하기 위한 시간(가령, 하나 이상의 감지 전압이 선택된 메모리 셀로 인가되는 시간 및/또는 비트 라인이 디스차지되어 감지 회로가 선택된 메모리 셀의 상태를 감지할 수 있도록 하는 시간)을 나타낼 수 있다.

일부 실시예에서, 동적 패스 전압(529)이 제 1 패스 전압(529-1)에서 제 2 패스 전압(529-2)로 감소될 수 있다. 여기서 상기 제 1 패스 전압(529-1)은 여러 가지 요인들(가령, 바디 효과(body effect), 오버드라이브 전압(overdrive voltage)으로 인한 Vt 변화 및/또는 온도 등)에 대해 보상될 수 있다. 하나 이상의 실시예에서, 제 1 패스 전압(529-1)과 제 2 패스 전압(529-2) 중 하나 이상이 그렇게 보상될 수 있다.

하나 이상의 실시예에서, 메모리 장치를 동작시키기 위한 방법은, 선택된 메모리 셀을 감지하기 위해 특정 시간 동안, 선택된 워드 라인에 감지 전압을 인가하는 단계를 포함한다. 이러한 방법은 또한, 복수의 선택되지 않은 메모리 셀이 전도 상태가 되도록 상기 특정 시간의 최소한 일부 동안 음의 기울기를 갖는 동적 패스 전압을 복수의 선택되지 않은 워드 라인에 인가하는 단계를 포함할 수 있다.

하나 이상의 실시예에서, 메모리 셀을 감지하는 방법은 선택된 메모리 셀의 액세스 게이트에 하나 이상의 감지 전압을 인가하는 단계를 포함할 수 있다. 상기 방법은 또한, 동적 패스 전압을, 선택된 메모리 셀과 직렬로 연결되어 있는 하나 이상의 선택되지 않은 메모리 셀의 액세스 게이트로 인가하는 단계도 포함할 수 있다. 동적 패스 전압을 인가하는 단계는, 하나 이상의 감지 전압을 인가하면서, 동적 패스 전압을 감소시키는 단계를 포함할 수 있다. 동적 패스 전압을 인가하는 단계는 또한, 동적 패스 전압을, 온도에 대해 보상된 초기 전압에서 시작하는 단계도 포함할 수 있다.

바디 효과(body effect)는 (특정 메모리 셀의) 소스 전압과, 상기 특정 메모리 셀과 연계된 기판의 전압 간의 전위의 차이를 포함할 수 있다. 프로그램 검증 동작 동안, 선택되지 않은 셀의 소스 전압은 비교적 낮을 수 있다(가령, 0V에 가까울 수 있다). 판독 동작 동안, 선택되지 않은 셀의 소스 전압은 비트 라인 전압(537)과 유사할 수 있다. 이러한 발생에 의해, 선택되지 않은 셀의 Vt이 바디 효과로 인해 판독 동작 동안 증가할 수 있다. 본 발명의 하나 이상의 실시예에 따르면, 바디 효과에 대해 초기 동적 패스 전압이 보상(가령, 증가)될 수 있다.

오버드라이브 전압(overdrive voltage)은 메모리 셀의 제어 게이트에 인가되는 전압과, 특정 메모리 셀의 Vt 간의 차이(Vg-Vt)로 정의될 수 있다. 선택되지 않은 메모리 셀이 전도 상태가 되도록 보장하는 것을 보조하기에 충분한 오버드라이브 전압을 제공하기 위해, 초기 동적 Vpass는 소스 전압과 선택되지 않은 셀의 Vt의 합계(Vs+Vt)보다 클 수 있다 그러나 높은 오버드라이브 전압에 의해, 판독 장애 메커니즘이 나타나는 경향이 증가될 수 있다. 감지 동작(판독 또는 프로그램 검증 동작)에서, 스트링의 비트 라인 및/또는 채널 전압이, 도시된 비트 라인 전압(537-2)처럼, 변할 수 있다. 본 발명의 하나 이상의 실시예에 따르면, 감지 동작 동안, 오버드라이브 전압을 감소시키지 않고, 동적 패스 전압(529)이, 예를 들어, 비트 라인 전압(537-2)의 디스차지와 동일한 속도(rate)로 감소될 수 있다. 일부 종래의 접근법에 따르면, 일정한 Vpass를 인가함으로써, 오버드라이브 전압이 상당하게 증가될 수 있으며, 이는 판독 장애 메커니즘의 증가를 초래할 수 있다.

온도가 증가함에 따라, 셀 문턱 전압이 감소될 수 있다. 따라서 초기 및/또는 최후 전압을 포함하여 동적 패스 전압이 작동 온도에 대해 동적으로 보상될 수 있다. 동적 보상은, 메모리 장치의 동작 동안 동적 패스 전압이 보상되는 크기를 변경하는 과정을 포함할 수 있다. 예를 들어, 초기 동적 Vpass는 "저온(cold temperature)"에 대해 6.0V로, "실온(room temperature)"에 대해 5.9V로, "고온(hot temperature)"에 대해 5.8V로 설정될 수 있다. 따라서 감지 동작은 음의 기울기를 갖는 동적 패스 전압이, 온도로 인한 문턱 전압의 변화에 대해 보상된 초기 패스 전압에서 시작하도록 하는 과정을 포함한다. 동일한 예에서, 감지 동작 동안 음의 기울기를 갖는 동적 Vpass 후에, Vpass는 "저온(cold temperature)"에서 5.8V에, "실온(room temperature)"에서 5.7V에, "고온(hot temperature)"에서 5.6V에 도달할 수 있다. 여기서, "저온", "실온" 및 "고온"이라는 용어는 예시 온도들 간의 상대적 차이만 제공하기 위한 의도로 사용된 것이다. 상기 용어들이 실제 "실온" 등에 해당하는 것을 의미하지는 않는다. 많은 반도체 메모리 장치가 예를 들어 약 -40C 내지 +85C의 온도에서 동작한다. 덧붙이자면, 이 예시와 관련해 사용된 특정 전압은 본 발명을 제한하기 위한 것이 아니다. 해당업계 종사자라면, 본 발명의 실시예를 특정 메모리 장치에 대한 적합한 작동 전압으로 적절하게 수정할 수 있을 것이다.

패스 전압이 조금이라도(예를 들어, 100밀리볼트 수준) 감소하면, 판독 장애 메커니즘의 효과가 기하급수적으로 감소될 수 있다. 본 발명의 하나 이상의 실시예는, 특정 메모리 셀, 복수의 메모리 셀, 메모리 장치 및/또는 메모리 시스템의 작동 온도를 검사함으로써, 작동 온도에 대해 동적 패스 전압을 보상할 수 있다. 제어 회로는, 제 1 동적 Vpass 및 제 2 동적 Vpass(초기 및 최후 패스 전압)을 포함하는 동적 Vpass를, 동작 온도의 증가에 비례하여 감소시키도록 구성된다. 하나 이상의 실시예에서, 상기 제 동적 Vpass와 제 2 동적 Vpass가 서로 동일한 크기만큼 감소될 수 있다. 하나 이상의 실시예에서, 제 1 동적 Vpass와 제 2 동적 Vpass 값은 서로 다른 크기만큼 조정될 수도 있다.

하나 이상의 실시예에서, 동적 패스 전압의 제 1 동적 패스 전압(529-1)(가령, 초기 동적 패스 전압)은, PV_max+Vt_width+

*(√(1+V_BL)-1)+V_S+Vt_max의 값과 거의 동일한 값으로서 인가될 수 있다. 앞서 기재된 바와 같이, PV_max는 데이터 상태에 대응하는 최대 임계 전압(Vt_max)에 대한 검증 전압일 수 있다. Vpass는 가장 높은 Vt의 검증 전압보다 클 수 있다. Vt_width는 문턱 전압 분포의 전압 범위일 수 있다. 프로그램에 대한 서로 다른 반응을 갖는 서로 다른 개별 메모리 셀로 인해서, Vt_width는 셀이 하나의 특정 상태에 대해 프로그램되는 전압 간의 차이를 설명하는 것을 보조할 수 있다. Vpass에 의해 셀이 전도 상태가 됨을 보장하기 위해, Vpass는 PV_max+Vt_width의 조합보다 클 수 있다. V_BL은 패스 전압이 인가되는 메모리 셀 스트링과 연계되어 있는 비트 라인 상의 전압일 수 있으며, V_S는 소스 전압일 수 있다.

계수

는 바디 효과 매개변수일 수 있다. 일부 예에서,

는 (t_OX/ε_OX)*√(2*q*ε_si*N_A)와 같을 수 있으며, 여기서 t_OX는 옥사이드의 두께를 나타내고, ε_OX는 옥사이드의 유전율을 나타내며, q는 전자의 전하량을 나타내고, ε_si는 실리콘의 유전율을 나타내며, N_A는 도핑 농도를 나타낸다. 따라서 항

*(√(1+V_BL)-1)는 바디 효과에 대한 보상 인수를 나타내며, 항 V_S+Vt_max는 앞서 설명한 바와 같이, 충분한 오버드라이브 전압을 제공하기 위한 보상 인수를 나타낼 수 있다.

도 6은 본 발명의 하나 이상의 실시예에 따라 동작하는 하나 이상의 메모리 장치(620)를 갖는 전자 메모리 시스템(600)의 기능 블록도이다. 메모리 시스템(600)은 비휘발성 셀의 메모리 어레이(630)를 포함하는 비휘발성 메모리 장치(620)로 연결되어 있는 프로세서(610)를 포함한다. 상기 메모리 시스템(600)이 별도의 집적 회로를 포함하거나, 프로세서(610)와 메모리 장치 모두가 동일한 집적 회로 상에 위치할 수 있다. 프로세서(610)는 마이크로프로세서이거나, 그 밖의 다른 임의의 제어 회로(가령, ASIC(application-specific integrated circuit))일 수 있다.

상기 메모리 장치(620)는, NAND 아키텍처를 갖는 플로팅 게이트 플래시 메모리 셀일 수 있는 비휘발성 메모리 셀(630)의 어레이를 포함한다. 하나의 "로우(row)" 내 메모리 셀들의 제어 게이트는 하나의 워드 라인과 연결되어 있으며, 하나의 "컬럼(column)" 내 메모리 셀들의 드레인 영역은 비트 라인들에 연결되어 있다. 도 1에서 도시되어 있는 바와 같이, 상기 메모리 셀의 소스 영역은 소스 라인에 연결되어 있다. 해당업계 종사자라면 알다시피, 메모리 셀을 비트 라인과 소스 라인으로 연결하는 방식은, 어레이가 NAND 아키텍처인지, NOR 아키텍처인지, AND 아키텍처인지, 또는 그 밖의 다른 메모리 어레이 아키텍처인지에 따라 다르다.

도 6의 실시예는 I/O 회로(660)를 통해 I/O 연결(662)을 이용해 제공된 어드레스 신호를 래치(latch)하기 위한 어드레스 회로(640)를 포함한다. "로우" 디코더(644)와 "컬럼" 디코더(646)에 의해, 어드레스 신호가 수신되고 디코딩되어, 메모리 어레이(630)를 액세스할 수 있다. 본 발명의 관점에서, 해당업계 종사자라면, 어드레스 입력 연결의 개수는 메모리 어레이(630)의 밀도와 아키텍처에 따라 달라지고, 어드레스의 개수는 메모리 셀의 개수와 메모리 블록 및 어레이의 개수가 증가됨에 따라 증가될 수 있음을 알 것이다.

감지/버퍼 회로(본 실시예에서는 판독/래치 회로(650))를 이용하여 메모리 어레이 "컬럼"에서 전압 및/또는 전류 변화를 감지함으로써, 메모리 장치(620)가 메모리 어레이(630) 내 데이터를 감지한다. 상기 판독/래치 회로(650)는 메모리 어레이(630)에서 하나의 데이터 페이지(가령, 하나의 "로우")를 판독하고 래치할 수 있다. I/O 연결(662)을 통한 프로세서(610)와의 양방향 데이터 통신을 위해 I/O 회로(660)가 포함된다. 메모리 어레이(630)에 데이터를 기입하기 위해 기입 회로(655)가 포함된다.

제어 회로(670)가 프로세서(610)로부터 제어 연결(672)에 의해 제공되는 신호를 디코딩한다. 이들 신호는 메모리 어레이(630) 상의 동작(가령 데이터 감지, 데이터 기입 및 데이터 소거 동작)을 제어하기 위해 사용되는 칩 신호(chip signal), 기입 활성화 신호(write enable signal) 및 어드레스 래치 신호(address latch signal)를 포함할 수 있다. 상기 제어 회로(670)는 감지 동작 동안 동적 패스 전압을 하나 이상의 선택되지 않은 액세스 라인으로 인가할 수 있다. 하나 이상의 실시예에서, 상기 제어 회로(670)는, 본 발명의 실시예에 따르는 동작을 수행하도록 프로세서(610)로부터의 인스트럭션을 실행하는 기능을 수행한다. 상기 제어 회로(670)는 상태 머신, 시퀀서, 또는 그 밖의 다른 유형의 제어기일 수 있다. 해당업계 종사자라면 알다시피, 추가적인 회로 및 제어 신호가 제공될 수 있고, 도 6의 메모리 장치의 세부사항은 설명의 편의를 위해 생략되었다.

도 7은 본 발명의 하나 이상의 실시예에 따라 동작하는 하나 이상의 메모리 장치(710)를 갖는 메모리 모듈(700)의 기능 블록도이다. 메모리 모듈(700)은 메모리 카드로서 도시되었지만, 메모리 모듈(700)을 참조하여 설명된 개념들이 그 밖의 다른 이동식, 또는 휴대용 메모리(가령, USB 플래시 드라이브)에 적용 가능하며, 본원에서 사용될 때 "메모리 모듈"의 범위 내에 있는 것으로 의도된다. 덧붙여, 도 7에 하나의 예시적 폼 팩터가 도시되었지만 이들 개념들은 그 밖의 다른 폼 팩터들에도 적용될 수 있다.

하나 이상의 실시예에서, 메모리 모듈(700)은 하나 이상의 메모리 장치(710)를 넣기 위한 하우징(705)을 포함할 것이다. 그러나 이러한 하우징이 모든 장치들, 또는 장치 응용예에 필수인 것은 아니다. 하나 이상의 메모리 장치(710)가, 본 발명에 실시예에 따라 감지될 수 있는 비휘발성 다중레벨 메모리 셀의 어레이를 포함한다. 하우징(705)은, 제공된다면, 호스트 장치와 통신하기 위한 하나 이상의 접촉부(715)를 포함한다. 호스트 장치의 예로는, 디지털 카메라, 디지털 녹음 및 재생 장치, PDA, 개인용 컴퓨터, 메모리 카드 판독기, 인터페이스 허브 등이 있다. 하나 이상의 실시예에 있어서, 접촉부(715)는 표준 인터페이스의 형태를 갖는다. 예를 들어, USB 플래시 드라이브의 경우, 접촉부(715)는 USB Type-A 메일 커넥터(male connector)의 형태를 가질 수 있다. 하나 이상의 실시예에서, 상기 접촉부(715)는 반-독점적 인터페이스(semi-proprietary interface)의 형태(가령, SanDisk Corporation에서 제공하는 CompactFlash^TM 메모리 카드, Sony Corporation에서 제공하는 Memory Stick^TM 메모리 카드, Toshiba Corporation이 제공하는 SD Secure Digital^TM 메모리 카드 등에서 발견될 수 있는 바와 같은 형태)를 가질 수 있다. 그러나 일반적으로 접촉부(715)는 제어, 어드레스 및/또는 데이터 신호를 메모리 모듈(700)과, 접촉부(715)에 호환가능한 수용부를 갖는 호스트 간에 전달하는 인터페이스를 제공한다.

선택사항으로서, 상기 메모리 모듈(700)은 추가적인 회로(720)를 포함할 수 있으며, 상기 추가적인 회로(720)는 하나 이상의 집적 회로 및/또는 이산 컴포넌트일 수 있다. 하나 이상의 실시예에서, 추가적인 회로(720)는, 복수의 메모리 장치(710) 간의 액세스를 제어하기 위한, 또는 외부 호스트와 메모리 장치(710) 간의 번역 레이어(translation layer)를 제공하기 위한, 또는 둘 모두를 위한 제어 회로(가령, 메모리 제어기)를 포함할 수 있다. 예를 들어, 복수의 접촉부(715)와 복수의 메모리 장치(710)로의 복수의 연결 간에 1대1 대응이 존재하지 않을 수 있다. 따라서 메모리 제어기는, 적정한 때에 적정 I/O 연결에서 적정 신호를 수신하기 위해, 또는 적정한 때에 적정 I/O 연결에서 적정 신호를 제공하기 위해, 메모리 장치(710)의 I/O 연결(도면상 도시되지 않음)을 선택적으로 연결할 수 있다. 마찬가지로, 호스트와 메모리 모듈(700) 간의 통신 프로토콜이, 메모리 장치(710)의 액세스를 위해 요구되는 것과 다를 수 있다. 그 후, 메모리 제어기는, 메모리 장치(710)를 원하는 대로 액세스하기 위해, 호스트로부터 수신된 명령어 시퀀스(command sequence)를 적합한 명령어 시퀀스로 번역할 수 있다. 이러한 번역은 명령 시퀀스에 추가로 신호 전압 레벨의 변화를 더 포함할 수 있다.

추가적인 회로(720)는 메모리 장치(710)의 제어와 관련이 없는 기능부(가령, ASIC에 의해 수행될 수 있는 것과 같은 로직 기능)를 더 포함할 수 있다. 또한 추가적인 회로(720)는 메모리 모듈(700)로의 판독 또는 기입 액세스를 제한하기 위한 회로를 포함할 수 있으며, 예를 들어, 패스워드 보호, 생체측정치(biometric) 등이 있다. 상기 추가적인 회로(720)는 메모리 모듈(700)의 상태를 지시하기 위한 회로를 포함할 수 있다. 예를 들어, 추가적인 회로(720)는 메모리 모듈(700)에 전력이 공급되는지의 여부를 판단하고 메모리 모듈(700)이 현재 액세스되고 있는지의 여부를 판단하기 위한 기능부와, 메모리 모듈의 상태의 지시를 디스플레이하기 위한 기능부(가령, 전력을 공급받는 동안은 연속된 라이트(solid light), 액세스되는 중일 때는 깜박거리는 라이트(flashing light))를 포함할 수 있다. 상기 추가적인 회로(720)는 메모리 모듈(700) 내 전력 요구사항을 조정하는 것을 보조하는 수동 소자(가령, 디커플링 커패시터(decoupling capacitor))를 더 포함할 수 있다.

결론

본 발명은 메모리 셀을 동작시키기 위한 방법, 장치, 모듈 및 시스템을 포함한다. 하나의 방법 실시예가 선택된 메모리 셀을 감지하기 위해 선택된 액세스 라인에 감지 전압을 인가하는 단계를 포함한다. 상기 방법은 또한, 감지 전압이 인가되는 동안 동적 패스 전압을 선택되지 않은 액세스 라인에게 인가하는 단계도 포함한다.

본원에서 특정 실시예가 설명되고 기재되었지만, 해당업계 종사자라면, 상기 특정 실시예와 동일한 결과를 얻기 위해 계산된 배열이 상기 특정 실시예를 대체할 수 있음을 알 것이다. 본 명세서는 본 발명의 하나 이상의 실시예의 개조 또는 변경까지 포함한다. 앞의 기재들은 예를 들기 위한 것이지, 본 발명을 제한하기 위한 것은 아니다. 앞서 언급된 실시예들의 조합, 그리고 그 밖의 다른 실시예가 본 발명에 명시적으로 기재되어 있지는 않지만, 해당업계 종사자에게는 자명한 사항일 것이다. 본 발명의 실시예들의 범위는 앞서 언급된 구조 및 방법이 사용되는 그 밖의 다른 적용예까지 포함한다. 따라서 본 발명의 하나 이상의 실시예의 범위는 첨부되는 청구범위를 기초로 해석되어야 한다.

이상의 상세한 설명에서, 일부 특징들은 본 명세서를 매끄럽게 하기 위한 목적으로 하나의 실시예로 묶어서 기재되었다. 이러한 명세서의 기재 방법이, 상기 기재된 실시예들이 각각의 청구항에서 명시적으로 언급하는 것 이상의 추가적인 특징을 이용해야만 한다는 의미라고 해석되어서는 안된다. 오히려, 이하의 청구항들은 본 발명의 주제가 하나의 실시예의 모든 특징들보다 적은 특징들로서 나타남을 의미한다. 따라서 이하의 청구범위는 본 발명의 상세한 설명에 포함되며, 각각의 청구항이 하나의 개별적인 실시예로서 독립성을 갖는다.

Claims

메모리 장치를 동작시키기 위한 방법에 있어서, 상기 방법은
하나 이상의 선택된 메모리 셀을 감지하기 위해, 하나 이상의 선택된 액세스 라인에 하나 이상의 감지 전압을 인가하는 단계와,
상기 하나 이상의 감지 전압을 인가하는 동안 동안, 하나 이상의 선택되지 않은 액세스 라인에 동적 패스 전압을 인가하는 단계
를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 1 항에 있어서, 상기 동적 패스 전압을 인가하는 단계는 일정한 값이 아닌 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 1 항에 있어서, 상기 동적 패스 전압을 인가하는 단계는 상기 하나 이상의 감지 전압을 인가하는 동안 패스 전압을 감소시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 3 항에 있어서, 상기 패스 전압을 감소시키는 단계는 상기 하나 이상의 선택되지 않은 액세스 라인에 음의 기울기를 갖는 패스 전압(negatively ramping pass voltage)을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 1 항에 있어서,
하나 이상의 선택된 메모리 셀과 연계된 하나 이상의 데이터 라인을 프리차지(precharge)하는 단계와,
하나 이상의 데이터 라인이 디스차지(discharge)되기 시작한 후, 하나 이상의 감지 전압이 인가되는 동안 동적 패스 전압을 감소시키는 단계
를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 5 항에 있어서, 상기 동적 패스 전압을 감소시키는 단계는 하나 이상의 데이터 라인이 디스차지되는 크기와 동일한 크기만큼 동적 패스 전압을 감소시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 하나 이상의 감지 전압을 인가하는 단계는 판독(read) 동작과 프로그램 검증(program verify) 동작 중에서 선택된 하나 이상의 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
메모리 장치를 동작시키기 위한 방법에 있어서, 상기 방법은
선택된 메모리 셀을 감지하기 위해, 특정 시간 동안, 선택된 액세스 라인에 감지 전압을 인가하는 단계와,
복수의 선택되지 않은 메모리 셀을 전도 상태로 두기 위해, 상기 특정 시간의 최소한 일부 동안, 음의 기울기를 갖는 동적 패스 전압(negatively ramping dynamic pass voltage)을 복수의 선택되지 않은 액세스 라인에 인가하는 단계
를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 8 항에 있어서,
상기 음의 기울기를 갖는 동적 패스 전압을, 온도로 인한 문턱 전압의 변화에 대해 보상된 초기 패스 전압에서 시작하는 단계
를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 9 항에 있어서,
바디 효과(body effect)로 인한 문턱 전압의 변화에 대해 초기 패스 전압을 보상하는 단계
를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법
제 9 항 또는 제 10 항에 있어서,
선택되지 않은 메모리 셀의 오버드라이브 전압(overdrive voltage)을 감소시키지 않고, 복수의 선택되지 않은 액세스 라인에 음의 기울기를 갖는 동적 패스 전압을 인가하는 단계
를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
감지 전압을 인가하는 단계는 선형으로 증가하는 양의 기울기를 갖는 감지 전압(positively ramping sensing voltage)을 인가하는 단계를 포함하고,
상기 음의 기울기를 갖는 동적 패스 전압을 인가하는 단계는 동적 패스 전압을 선형으로 감소시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
선택된 메모리 셀 및 선택되지 않은 메모리 셀과 직렬로 연결되어 있는 소스 선택 게이트에 일정한 전압을 인가하는 단계
를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
음의 기울기를 갖는 동적 패스 전압을 인가하는 단계는 200밀리볼트 이상만큼 패스 전압을 감소시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
메모리 셀을 감지하기 위한 방법에 있어서, 상기 방법은
선택된 메모리 셀의 액세스 게이트에 하나 이상의 감지 전압을 인가하는 단계와,
상기 선택된 메모리 셀과 직렬로 연결되어 있는 하나 이상의 선택되지 않은 메모리 셀의 액세스 게이트에 동적 패스 전압을 인가하는 단계
를 포함하며,
동적 패스 전압을 인가하는 단계는 하나 이상의 감지 전압을 인가하는 동안 동적 패스 전압을 감소시키는 단계를 포함하고,
상기 동적 패스 전압을 인가하는 단계는, 상기 동적 패스 전압을 온도에 대해 보상된 초기 전압에서 시작하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키기 위한 방법.
메모리 장치에 있어서, 상기 장치는,
메모리 셀들로 구성된 하나 이상의 메모리 셀 어레이로서, 각각의 메모리 셀 어레이는 하나 이상의 메모리 셀 스트링을 포함하며, 각각의 스트링은 하나씩의 데이터 라인으로 연결되어 있고, 각각의 메모리 셀은 하나씩의 액세스 라인으로 연결되어 있는 특징의, 상기 하나 이상의 메모리 셀 어레이와,
상기 하나 이상의 메모리 셀 어레이로 연결되어 있는 제어 회로
를 포함하며, 상기 제어 회로는
선택된 메모리 셀을 감지하기 위해, 하나 이상의 감지 전압을 선택된 액세스 라인으로 인가하도록, 그리고
하나 이상의 감지 전압이 인가되는 동안 하나 이상의 선택되지 않은 액세스 라인에게 동적 패스 전압을 인가하도록
구성되는 것을 특징으로 하는 메모리 장치.
제 16 항에 있어서, 상기 동적 패스 전압은 감소하는 패스 전압인 것을 특징으로 하는 메모리 장치.
제 17 항에 있어서, 상기 제어 회로는 작동 온도의 증가에 비례하여 동적 패스 전압을 감소시키도록 구성되는 것을 특징으로 하는 메모리 장치.
제 17 항에 있어서,
각각의 스트링은 최소한 하나 데이터 라인으로 연결되며,
상기 제어 회로는, 하나 이상의 감지 전압이 선택된 액세스 라인에 인가되는 동안 하나 이상의 데이터 라인 상의 전압의 감소에 비례하여 동적 패스 전압을 감소시키도록 구성되는 것을 특징으로 하는 메모리 장치.
제 16 항 내지 제 19 항 중 어느 한 항에 있어서, 선택된 액세스 라인과 하나 이상의 선택되지 않은 액세스 라인은, 하나 이상의 메모리 셀 스트링 중 최소한 하나의 스트링의 메모리 셀의 제어 게이트로 연결되는 것을 특징으로 하는 메모리 장치.
제 16 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 제어 회로는 하나 이상의 감지 전압이 선택된 액세스 라인에 인가되는 동안 동적 패스 전압을 200밀리볼트 이상만큼 감소시키도록 구성되는 것을 특징으로 하는 메모리 장치.
메모리 장치에 있어서, 상기 장치는
메모리 셀들로 구성되며, 하나 이상의 메모리 셀 스트링을 포함하는 하나 이상의 NAND 어레이와,
각각의 메모리 셀 스트링으로 연결되어 있는 데이터 라인과,
하나 이상의 NAND 어레이로 연결되어 있는 제어 회로
를 포함하며, 상기 제어 회로는,
제 1 전압으로 데이터 라인을 프리차지(precharge)하고,
데이터 라인이 제 2 전압에 이르도록 디스차지(discharge)될 때까지, 하나 이상의 감지 전압을, 선택된 메모리 셀로 연결되어 있는 액세스 라인으로 인가하며,
하나 이상의 감지 전압이 인가되는 동안, 동적 패스 전압을 하나 이상의 선택되지 않은 메모리 셀로 연결되어 있는 하나 이상의 액세스 라인으로 인가하고,
데이터 라인이 디스차지되는 동안, 동적 패스 전압을, 제 1 패스 전압에서 제 2 패스 전압까지로 감소시키도록
구성되는 것을 특징으로 하는 메모리 장치.
제 22 항에 있어서, 상기 제어 회로는
PV_max+Vt_width+
*(√(1+V_BL)-1)+V_S+Vt_max의 값과 동일한 값의 제 1 패스 전압을 인가하도록 구성되는데, 이때,
PV_max = 하나의 데이터 상태에 대응하는 최대 문턱 전압에 대한 검증 전압,
Vt_max = 하나의 데이터 상태에 대응하는 최대 문턱 전압,
Vt_width = 문턱 전압 분포의 전압 범위

= 바디 효과 매개변수
V_BL = 데이터 라인의 전압, 및
V_S = 소스 전압
인 것을 특징으로 하는 메모리 장치.
제 23 항에 있어서, 상기 제어 회로는 동작 온도에 대해 제 1 패스 전압을 보상하도록 더 구성되는 것을 특징으로 하는 메모리 장치.
제 22 항 내지 제 24 항 중 어느 한 항에 있어서, 상기 제어 회로는, 제 1 전압에서 제 2 전압으로 데이터 라인의 디스차지에 비례하여, 동적 패스 전압을 감소시키도록 구성되는 것을 특징으로 하는 메모리 장치.
제 22 항 내지 제 24 항 중 어느 한 항에 있어서, 상기 제어 회로는 동작 온도의 증가에 비례하여, 제 1 패스 전압에서 제 2 패스 전압을 감소시키도록 더 구성되는 것을 특징으로 하는 메모리 장치.
메모리 시스템에 있어서, 상기 시스템은
프로세서와,
상기 프로세서로 연결되어 있는 메모리 장치
를 포함하며, 상기 메모리 장치는,
하나 이상의 데이터 라인으로 연결되어 있는 하나 이상의 메모리 셀 스트링과,
각각의 메모리 셀로 연결되어 있는 액세스 라인과,
상기 하나 이상의 메모리 셀 스트링에 연결되어 있는 제어 회로
를 포함하며, 상기 제어 회로는
하나 이상의 선택된 메모리 셀에 대응하는 하나 이상의 액세스 라인에 하나 이상의 감지 전압을 인가하고,
하나 이상의 선택되지 않은 메모리 셀에 대응하는 하나 이상의 액세스 라인에 동적 패스 전압을 인가하도록 구성되는 것을 특징으로 하는 메모리 시스템.
제 27 항에 있어서,
상기 제어 회로는 동적 패스 전압을 제 1 전압에서 제 2 전압으로 선형으로 감소시키도록 구성되고,
제 1 전압과 제 2 전압은 동작 온도에 대해 동적으로 보상되는 것을 특징으로 하는 메모리 시스템.
제 28 항에 있어서, 상기 동작 온도는,
특정 메모리 셀의 동작 온도,
복수의 메모리 셀의 평균 동작 온도,
메모리 장치의 동작 온도, 및
메모리 시스템의 동작 온도
중에서 선택되는 것을 특징으로 하는 메모리 시스템.
제 28 항에 있어서, 동작 온도의 증가에 비례하여 제 1 전압과 제 2 전압이 감소되는 것을 특징으로 하는 메모리 시스템.
제 30 항에 있어서, 상기 제 1 전압과 제 2 전압은 동일한 크기만큼 감소되는 것을 특징으로 하는 메모리 시스템.
제 27 항에 있어서,
하나 이상의 메모리 셀 스트링은, 서로 직렬로 소스에서 드레인으로 연결되어 있으면서 하나의 데이터 라인으로 연결되어 있는 하나 이상의 메모리 셀을 포함하며,
상기 제어 회로는, 하나 이상의 감지 전압이 하나 이상의 선택된 메모리 셀에 대응하는 하나 이상의 액세스 라인에 인가되는 동안, 데이터 라인 상의 전압의 감소에 비례하여 동적 패스 전압을 선형으로 감소시키도록 구성되는 것을 특징으로 하는 메모리 시스템.
제 27 항 내지 제 32 항 중 어느 한 항에 있어서, 상기 제어 회로는 하나 이상의 감지 전압과 동시에 동적 패스 전압을 인가하도록 구성되는 것을 특징으로 하는 메모리 시스템.