JPS63112898A

JPS63112898A - 半導体記憶装置

Info

Publication number: JPS63112898A
Application number: JP62255351A
Authority: JP
Inventors: Kanichi Harima; 張間　寛一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1988-05-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は並列にデータの読み出しおよび書き込みが可
能な不揮発性の半導体記憶装置に関するものである。

〔従来の技術〕

近年、半導体記憶装置の記憶容量が大きくなっているた
め、情報の書き込み時間を短かくするため、各種の提案
が行なわれている。その一つに特開昭５６−１３４３９
０号公報に開示されているように、情報を２ワ一ド分ず
つ同時に書き込み、読み出しは２ワードのうち片側のワ
ードを読出した後、残りのワードを読み出し、それを２
ワードずつ行々うものがある。

〔発明が解決しようとする問題点〕

しかしながらこのよう力従来のものは書き込み時間は短
かく々るが、読み出しは２度に分けて行なわねばならず
、早い読み出しを要求される用途には向かなかった。

このためこの発明は書き込みおよび読み出しのいずれも
短かい時間で行なえる装置を提供することにある。

〔問題点を解決するだめの手段〕

このような問題を解決するためにこの発明は、書込み時
は分割しているメモリを読出時には連結するようにした
ものである。

〔作　用〕

書キ込みは２つのメモリブロックに同時に行なわれ、読
出時は２つのメモリが連結されているので、アドレスの
選択をするだけでどちらのメモリからもデータが読出せ
る。

〔実施例〕

第７図はこの発明の一実施例を示すブロック図である。

２は行アドレスが入力する行アドレス端子、３は入力バ
ッファ、４は行デコーダ、５は行アドレスが入力する列
アドレス端子、６は入力バッファ、γは列デコーダ、９
は読み出し／書き込み制御信号が入力する制御入力端子
、１０は読み出し／ｉｌき込み制御回路、１１はバッフ
ァブロック１１ａ〜１１ｄから々るデータ入出力バッフ
ァ、１３ａ〜１３ｄはデータ入出力端子、１９は例えば
フローティング形メモリトランジスタが行および列状に
配列された第１のメモリブロック１９ａ〜１９ｄおよび
第２のメモリブロック１９ｅ〜１９ｈからなる不揮発性
メモリ、２０はメモリ２０ａ〜２０ｄからなるメモリ回
路、２１け上記不揮発性メモリ１９の第１のメモリブロ
ック１９ａ〜１９ｄの列方向のメモリトランジスタを選
択する第１の列選択ゲート、２２は上記不揮発性メモリ
１９の第２のメモリブロック１９ｅ〜１９ｈの列方向の
メモリトランジスタを選択する第２の列選択ゲート、２
３は書き込みモードのときには第２図（ｇ）に示すよう
に、Ｌレベルになシ、読み出しモードのときにはＨレベ
ルになる第１制御信号が入力する第１制御入力端子、２
４は第１制御入力端子２３に入力するＬレベルの第１制
御信号（書き込みモードつにより、非導通状態になり、
第１のメモリブロック１９８〜１９ｅ　　と第２のメモ
リブロック１９ｅ〜１９ｈ　とを分離し、第１制御入力
端子２３に入力するＨレベルの第１制御伯号（読み出し
モード）により、導通状態になり、第１のメモリブロッ
ク１９ａ〜１９ｅと第２のメモリブロック１９ｅ〜１９
ｈとを接続するように動作する第１制御回路、２５は書
き込みモードのときには第２図（ｈ）に示すように、Ｈ
レベルにカリ、読み出しモードのときにはＬレベルにな
る第２制御信号が入力する第２制御入力端子、２６は第
２制御入力端子２５に入力するＨレベルの第２制御信号
（書き込みモード）により、導通状態になシ、メモリ回
路２０と第１のメモリブロック１９８〜１９ｄを接続し
、第２制御入力端子２５に入力するＬレベルの第２制御
化号（読み出しモード）により非導通状態になり、メモ
リ回路２０と第１のメモリブロック１９８〜１９ｄを分
離する第２制御回路、２７は行アドレスの最下位アドレ
スＡ、が入力する最下位アドレス入力端子であり、最下
位アドレスＡ、が％Ｏ″　（Ｌレベルノから　隼１ｎレ
ベル（Ｈレベル）に変わったとき、データ入出力バラ７
７１１に書き込まれているデータがメモリ回路２０に転
送される。

なお、第２図（ａ）および第２図（ｂ）はそれぞれ行ア
ドレスＡＯｒ　Ａ！を示す波形図、第２図（ｃ）および
第２図（ｄ）はそれぞれデータ入出力バッファのバッフ
ァブロックの出力波形を示す図、第２図（ｅ）および第
２図（ｆｌはそれぞれメモリ回路のメモリの出力波形を
示す図、第２図（ｇ））は第１制御信号の波形を示す図
、第２図（１１）は第２制御信号の波形を示す図、第２
図（ｉ）は書き込みパルスを示す図である。

次に、上記構成による半導体記憶装置の動作について説
明する。まず、読み出し、モードの場合には、第１制御
入力端子２３に入力する第１制御信号はＨレベルになり
、第１制御回路２４は導通状態になる。このため、第１
のメモリブロック１９８〜１９ｄ　　と第２のメモリブ
ロック１９ｅ〜１９ｈ、！：が接続され、１つの不揮発
性メモリ１９を構成する。一方、第２制御入力端子２５
に入力する第２制御信号はＬレベルになり、第２制御回
路２６は非導通状態になる。このため、行アドレス入力
および列アドレス入力によって指定された各メモリブロ
ックのメモリ情報がデータ入出力バッファ１１を通して
、データ入出力端子１３８〜１３ｅから並列に出力する
ことができる。このように、不揮発性メモリ１９からの
読み出し動作を行なうことができる。

このときの読み出しはメモリブロック１９ａ〜１９ｄ　
　と　１９ｅ〜１９ｈをそれぞれ連結させているので、
それぞれのメモリブロックを別々に読み出さ々くても良
く、−度の読み出しで事足りるので、従来のものより読
出時間が短かくなる。ここで、読み出しとは１つの行ア
ドレスと１つの列アドレスの交点部分だけを読出すもの
で、連結したメモリブロックから多くのデータを読み出
すのではない。

書き込みモードの場合には、第１制御入力端子２３に入
力する第１制御信号は第２図Ｉｇ）に示すようにＬレベ
ルになり、第１制御回路２４は非導通状態になる。この
ため、第１のメモリブロック１９ａ〜１９ｄと第２のメ
モリブロック１９ｅ−１９ｈは分離される。一方、第２
制御入力端子２５に入力する第２制御信号は第２図（ｈ
）に示すようにＨレベルになり、第２制御回路２６は導
通状態になる。

そして、最下位アドレスＡＯがＳｏ”（Ｌレベル）のと
き、データ入出力端子１３ａ〜１３ｄに入力されたデー
タはデータ入出力バッファ１１に記憶される。次に、最
下位アドレスＡ、が１１″（Ｈレベル）になるので、こ
のとき、データ入出力バッファ１１に記憶されたデータ
はメモリ回路２０に転送されて記憶されると共に次の書
き込みデータがデータ入出力バッファ１１に書き込丑れ
る。そして、読み出し／書き込み制御回路１０によシ、
第２図（ｉ）に示す書き込みパルスを印加すると、メモ
リ回路２０に記憶された書き込みデータは導通状態の第
２制御回路２６および第１選択ゲート２１を介して第１
のメモリブロック１９ａ〜１９ｄＫｔき込まれる。一方
、データ入出力バッファ１１に書き込せれたデータは第
２選択ゲート２２を介して第２のメモリブロック１９ｅ
〜１９ｈＫ書き込まれる。したがって、最下位アドレス
ＡＱが１０″および％１“により、メモリ回路２０およ
びデータ入出力バッファ１１にデータが順次保持された
ノチ、書き込みパルスによって、対応する第１メモリブ
ロツク１９ａ〜１９ｄ　および第２のメモリブロック１
９ｅ〜１９ｈに書き込１れるため、書き込みのためのパ
ルスの数は半分になり、書き込みに要する時間は完全に
半減することができる。

なお、最下位アドレスＡｏが責ビのときのデータ入力の
メモリ回路２０への入力に要する時間はμＳオーダであ
るため、書き込みの１パルス時間内例えば５０ｍ５に比
べれば完全に無視することができる。このようにして、
書き込み時間を大幅に縮少することができる。また従来
のものよりアドレス信号最下位ビット用配線の占有面積
が少々くなる。

なお、上述の実施例ではフローティングゲート型メモＩ
Ｊ　）シンジスタを用いた半導体記憶装置について説明
したが、トンネル効果を利用したＭＮＯＳ型など他の物
理現象を利用した不揮発性メモＩＪ　トランジスタを用
いた半導体記憶装置についても同様にできることはもち
ろんである。捷だ、不揮発性メモリを４個に分割した場
合について説明したが、これに限定せず、８個、１６個
など任意の数に分割され、並列に処理する半導体記憶装
置についても同様にできることはもちろんである。

〔発明の効果〕

以上詳細に説明したように、この発明は、記憶容量が増
加しても、書き込み時間を短縮でき、才た読み出し時間
も短縮できるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
（ａ）〜第２図（ｉ）は書き込みモードにおける各部の
波形を示す図である。２・・・・行アドレス端子、３・・・・入力バッファ、
４・・・・行デコーダ、５・・・・列アドレス端子、６
・拳・０人カバソファ、７・ｅ・・列デコーダ、８・・
・・列選択ゲート、９・・・・制御入力端子、１０・・
・・読み出し／書き込み制御回路、１１・・・・データ
入出力バッファ、１２・・・・書き込み端子、１３ａ〜
１３ｄ・・・・データ入出力端子、１４・・・・Ｐ形基
板、１５・・・・ソース、１６・・・・ドレイン、１７
・・・・コントロールゲート、１８・・・・フローティ
ングゲート、１９・・・・不揮発性メモリ、１９ａ〜１
９ｄ・・・・第１のメモリブロック、１９ｅ〜１９ｈ　
φ・・・第２のメモリブロック、２０・・・・メモリ回
路、２０ａ〜２０ｄ・　・・・メモリ、２１・・・・第
１の列選択ゲート、２２・・・・第２の列選択ゲート、
２３・・・ｅ第１制御入力端子、２４・・・・第１制御
回路、２５・・・・第２制御入力端子、２６・・・・第
２制御回路、２７・・・・最下位アドレス入力端子。なお、図中、同一符号は同一または和尚部分を示す。

Claims

【特許請求の範囲】

　記憶用メモリブロックを少なくとも２つの区画に分割
しその分割した区画に対して２つのデータ書き込み回路
からそれぞれデータの書き込みを行なうとともに必要に
応じて書き込んだデータの読み出しを行なう半導体記憶
装置において、読み出し時は分割したメモリブロックが
一つのメモリブロックとなるように接続を行なう接続回
路と、この一つとなつたメモリブロックからデータを読
み出す単一のデータ読み出し回路とを有することを特徴
とする半導体記憶装置。