CN115881195A - 包括垂直沟道结构的存储器装置 - Google Patents

Abstract

提供了一种具有垂直沟道结构的存储器装置。所述存储器装置包括：存储器单元阵列，包括多个存储器单元和多条串选择线；负电荷泵，被配置为生成负电平的偏置电压，偏置电压将施加到多条串选择线中的至少一条串选择线；以及控制逻辑电路，被配置为针对第一时段将预脉冲电压施加到多条串选择线之中的除了与从多个存储器单元之中选择的存储器单元连接的选择的串选择线之外的至少一条未选择的串选择线，并且此后将偏置电压施加到所述至少一条未选择的串选择线，以对选择的存储器单元执行读取操作。

Description

包括垂直沟道结构的存储器装置

本申请基于并要求于2021年9月29日在韩国知识产权局提交的第10-2021-0128950号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用被完全包含于此。

技术领域

发明构思涉及存储器装置，并且更具体地，涉及具有多个垂直沟道结构的存储器装置。

背景技术

响应于对高容量和小尺寸的非易失性存储器装置的需求，已经开发了垂直存储器装置。垂直存储器装置指包括垂直堆叠在基底上的多个存储器单元或存储器单元阵列的存储器装置。在垂直存储器装置之中的具有多孔形式的沟道孔的垂直存储器装置的情况下，形成在沟道孔中的存储器单元的特性可以随着沟道孔和与沟道孔相邻的隔离区域之间的距离而变化。存储器单元的特性的改变会导致执行数据操作所需的时间的增加。

发明内容

发明构思涉及提供具有其中负电平的电压在预脉冲电压施加到未选择的串选择线之后施加到未选择的串选择线的垂直沟道结构的存储器装置。

根据一些实例实施例，一种存储器装置包括：存储器单元阵列，包括多个存储器单元和多条串选择线；负电荷泵，被配置为生成负电平的偏置电压，偏置电压将施加到所述多条串选择线中的至少一条串选择线；以及控制逻辑电路，被配置为针对第一时段将预脉冲电压施加到所述多条串选择线之中的除了与从所述多个存储器单元之中选择的存储器单元连接的选择的串选择线之外的至少一条未选择的串选择线，并且此后将偏置电压施加到所述至少一条未选择的串选择线，以对所述选择的存储器单元执行读取操作。

根据一些实例实施例，一种用于对选择的存储器单元执行读取操作的存储器装置包括：存储器单元阵列，包括多个存储器单元和多条串选择线；负电荷泵，被配置为生成负电平的偏置电压，偏置电压将施加到所述多条串选择线之中的除了与所述多个存储器单元中的选择的存储器单元连接的串选择线之外的未选择的串选择线；以及行解码器，被配置为针对第一时段将预脉冲电压施加到所述未选择的串选择线，并且此后针对第二时段将偏置电压施加到所述未选择的串选择线。

根据一些示例实施例，一种存储器装置包括：存储器单元阵列，包括第一字线切割区域和第二字线切割区域；多个串选择线切割区域，在第一字线切割区域与第二字线切割区域之间；多个垂直沟道结构，在第一字线切割区域与所述多个串选择线切割区域之间、在第二字线切割区域与所述多个串选择线切割区域之间以及在所述多个串选择线切割区域之中的相邻的串选择线切割区域之间；以及控制逻辑电路，被配置为将预脉冲电压施加到与多个未选择的存储器单元连接的第一串选择线和第二串选择线，以对选择的存储器单元执行读取操作；根据到第一字线切割区域和第二字线切割区域之中的相邻的字线切割区域的距离，将所述多个垂直沟道结构划分为第一垂直沟道结构和第二垂直沟道结构；以及在施加预脉冲电压之后，将不同的电压施加到与第一垂直沟道结构连接的第一串选择线和与第二垂直沟道结构连接的第二串选择线。

附图说明

根据下面结合附图的详细描述，将更清楚地理解发明构思的示例实施例，

在附图中：

图1是根据发明构思的一些示例实施例的存储器装置的框图；

图2是包括在图1的存储器单元阵列中的第一存储器块的等效电路的电路图；

图3是示出根据发明构思的一些示例实施例的存储器单元阵列的布局的视图；

图4A和图4B是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图；

图5是示出根据对比示例的预脉冲操作执行时间的视图；

图6A是示出根据发明构思的一些示例实施例的预脉冲操作执行时间的视图；

图6B是示出根据对比示例的预脉冲恢复执行时间的视图；

图6C是示出根据发明构思的一些示例实施例的预脉冲恢复执行时间的视图；

图7是根据发明构思的一些示例实施例的行解码器的框图；

图8是根据发明构思的一些示例实施例的信号线解码器的电路图；

图9是三阱N型MOS晶体管的剖视图；

图10是根据发明构思的一些示例实施例的行解码器的框图；

图11是根据发明构思的一些示例实施例的信号线解码器的电路图；

图12是根据发明构思的一些示例实施例的存储器装置的部分的框图；

图13是示出根据发明构思的一些示例实施例的偏置电压的视图；

图14是示出根据发明构思的一些示例实施例的存储器单元阵列的布局的视图；

图15A是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图；

图15B和图15C是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图；

图16是根据发明构思的一些示例实施例的第一存储器块的单元串的电路图；以及

图17是根据发明构思的实施例的具有存储器装置的SSD系统的框图。

具体实施方式

在下文中，将参照附图详细地描述发明构思的示例实施例。

图1是根据发明构思的一些实例实施例的存储器装置的框图。

参照图1，存储器装置100可以包括控制逻辑电路120、存储器单元阵列130、页缓冲器单元140、电压生成器150和行解码器160。尽管未在图1中示出，但是存储器装置100还可以包括存储器接口电路并且还可以包括列逻辑(column logic)、预解码器、温度传感器、命令解码器、地址解码器等。

控制逻辑电路120通常可以控制存储器装置100中的各种操作。控制逻辑电路120可以响应于来自存储器接口电路110的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路120可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。

存储器单元阵列130可以包括多个存储器块BLK1至BLKz(z是正整数)，并且多个存储器块BLK1至BLKz中的每个可以包括多个存储器单元。存储器单元阵列130可以通过位线BL连接到页缓冲器单元140，并且通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器160。存储器单元阵列130还可以包括在竖直方向上堆叠在基底上并连接到多个存储器单元的多条字线。

在一些实例实施例中，存储器单元阵列130可以包括三维(3D)存储器单元阵列，并且3D存储器单元阵列可以包括多个NAND串。NAND串中的每个可以包括连接到在竖直方向上堆叠在基底上的字线的存储器单元。USPN7,679,133、USPN8,553,466、USPN8,654,587、USPN8,559,235和USPN2011/0233648通过引用被完全包含于此。在一些实例实施例中，存储器单元阵列130可以包括二维(2D)存储器单元阵列，并且2D存储器单元阵列可以包括在行方向和列方向上布置的多个NAND串。

页缓冲器单元140可以包括多个页缓冲器PB1到PBn(n是大于或者等于3的整数)，并且多个页缓冲器PB1到PBn可以通过位线BL连接到存储器单元。页缓冲器单元140可以响应于列地址Y-ADDR而选择位线BL中的至少一条。页缓冲器单元140可以根据操作模式用作写入驱动器或感测放大器。例如，在编程操作期间，页缓冲器单元140可以将与待编程的数据DATA对应的位线电压施加到选择的位线。在读取操作期间，页缓冲器单元140可以通过感测选择的位线的电流或电压来感测存储在存储器单元中的数据DATA。

电压生成器150可以基于电压控制信号CTRL_vol来生成用于执行编程操作、读取操作、擦除操作等的各种类型的电压。例如，电压生成器150可以生成编程电压、读取电压、编程-验证电压、擦除电压等来作为字线电压VWL。

电压生成器150可以包括负电荷泵151。负电荷泵151可以生成负电平的电压。由负电荷泵151生成的所述电压可以提供到具有三阱结构的晶体管的袋阱(pocket well)，并且通过信号线解码器161提供到多条串选择线。在本公开中，从负电荷泵151提供到多条串选择线的电压被称为偏置电压Vbias。也就是说，偏置电压Vbias的电平可以为负。

可选地，负电荷泵151可以生成从接地电压的电平逐渐增大到目标电平的多个电压。例如，“逐渐”可以指从接地电压的电平到目标电平的平滑(例如，非阶梯式)凹曲线或凸曲线。在一些实例实施例中，“逐渐”可以指离散量(诸如接地电压的电平与目标电平之间的差的约1/3或约10％，然而可以使用其它值)的阶梯式增大。多个电压的电平可以为负。如下面将参照图12和图13描述的，目标电平可以被理解为偏置电压Vbias的电平。

电压生成器150还可以包括用于生成驱动字线所需的电压(编程电压、通过电压(pass voltage)、读取电压、读取通过电压、擦除电压等)的高电压生成器。如下面将参照图7和图10描述的，由高电压生成器生成的多个高电压可以控制包括在信号线解码器161中的多个开关。

行解码器160可以响应于行地址X-ADDR而选择字线WL中的一条和串选择线SSL中的一条。例如，行解码器160可以在编程操作期间将编程电压和编程-验证电压施加到选择的字线，并且在读取操作期间将读取电压施加到选择的字线。

行解码器160可以包括信号线解码器161。信号线解码器161可以根据信号线解码器161的操作(例如，读取操作、写入操作或擦除操作)将从电压生成器150接收的字线电压和偏置电压Vbias提供到信号线SSL、WL和GSL。在一些示例实施例中，信号线解码器161可以将从电压生成器150接收的多个高电压和偏置电压Vbias提供到至少一条串选择线。信号线解码器161还可以接收偏置电压控制信号(例如，图7的偏置电压控制信号ctrl_bias)，并且根据偏置电压控制信号ctrl_bias输出偏置电压Vbias。

也就是说，行解码器160可以针对第一时段将预脉冲电压施加到至少一条串选择线(例如，未选择的串选择线)，并且此后针对第二时段将偏置电压Vbias施加到所述至少一条串选择线(例如，未选择的串选择线)。

图2是包括在图1的存储器单元阵列中的存储器块之中的第一存储器块的等效电路的电路图。

参照图1和图2，第一存储器块BLK1可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条接地选择线GSL1至GSL3、多条串选择线SSL1至SSL3和共源极线CSL。这里，根据一些示例实施例，NAND串的数量、字线的数量、位线的数量、接地选择线的数量和串选择线的数量可以被各种改变。

NAND串NS11、NS21和NS31设置在第一位线BL1与共源极线CSL之间，NAND串NS12、NS22和NS32设置在第二位线BL2与共源极线CSL之间，NAND串NS13、NS23和NS33设置在第三位线BL3与共源极线CSL之间。每个NAND串(例如，NAND串NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。在下文中，为了便于描述，NAND串被称为串(例如，单元串)。

共同连接到一条位线的串形成一列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的串NS13、NS23和NS33可以对应于第三列。

连接到一条串选择线的串形成一行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，连接到第三串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。

串选择晶体管SST连接到与其对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC8分别连接到与其对应的字线WL1至WL8。接地选择晶体管GST连接到与其对应的接地选择线GSL1至GSL3。串选择晶体管SST可以连接到与其对应的位线BL1至BL3，接地选择晶体管GST可以连接到共源极线CSL。

在一些示例实施例中，同一高度处的字线(例如，第一字线WL1)彼此共同连接，串选择线SSL1至SSL3彼此分离，接地选择线GSL1至GSL3彼此分离。例如，当连接到第一字线WL1并属于串NS11、NS12和NS13的存储单元被编程时，选择第一字线WL1和第一串选择线SSL1。然而，发明构思不限于此，并且接地选择线GSL1至GSL3可以彼此共同连接。

尽管图2示出了每个串包括一个串选择晶体管SST，但是发明构思不限于此，并且每个串可以包括彼此串联连接的上串选择晶体管和下串选择晶体管。在这种情况下，上串选择晶体管可以连接到位线，下串选择晶体管可以连接在上串选择晶体管与存储器单元MC8之间。

在一些示例实施例中，可以选择第四字线WL4和第一串选择线SSL1。也就是说，第四存储器单元MC4可以被选择为作为读取操作的目标的单元。在下文中，作为验证目标的读取操作的目标的存储器单元被称为选择的存储器单元。因此，多个存储器单元之中的除了选择的存储器单元之外的存储器单元被称为未选择的存储器单元。连接到选择的存储器单元的串选择线被称为选择的串选择线，而连接到未选择的存储器单元的串选择线被称为未选择的串选择线。因此，在上面的示例中，第一串选择线SSL1是选择的串选择线，而第二串选择线SSL2和第三串选择线SSL3是未选择的串选择线。

例如，在读取操作中，控制逻辑电路120可以将导通电压Von施加到第一串选择线SSL1。导通电压Von可以使连接到选择的串选择线SSL1的串选择晶体管导通。

控制逻辑电路120可以将截止电压施加到第二串选择线SSL2和第三串选择线SSL3。截止电压可以使连接到未选择的串选择线SSL2和SSL3的串选择晶体管截止。在这种情况下，电压差会发生在选择的存储器单元的上沟道和下沟道中，因此导致热载流子注入(hot carrier injection，HCI)。HCI会导致与选择的存储器单元相邻的存储器单元的阈值电压的劣化。

为了防止或者减少该问题，预脉冲电压可以施加到未选择的串选择线SSL2和SSL3。例如，控制逻辑电路120可以针对第一时段将预脉冲电压施加到多条未选择的串选择线。预脉冲电压的电平可以为正。在本公开中，第一时段可以被称为预脉冲时段。

根据发明构思的一些示例实施例，为了对从多个存储器单元之中选择的存储器单元执行读取操作，控制逻辑电路120可以针对第一预脉冲时段将预脉冲电压施加到多条串选择线之中的除了选自多条串选择线之中并连接到选择的存储器单元的第一串选择线SSL1之外的至少一条未选择的串选择线(例如，未选择的串选择线SSL2和SSL3)，并且此后将负电平的偏置电压Vbias施加到所述至少一条未选择的串选择线。因此，可以减少(减小)预脉冲时段，因此也可以减少执行读取操作所需的总时间。

图3是示出根据发明构思的一些示例实施例的存储器单元阵列的布局的视图。

参照图3，布局10可以包括第一字线切割区域11和第二字线切割区域12、第一串选择线切割区域13和第二串选择线切割区域14以及多个垂直沟道结构18。这里，多个垂直沟道结构18可以对应于多个沟道孔。第一字线切割区域11和第二字线切割区域12以及第一串选择线切割区域13和第二串选择线切割区域14可以彼此平行地布置。第一字线切割区域11和第二字线切割区域12、第一串选择线切割区域13和第二串选择线切割区域14以及多个垂直沟道结构18可以形成在图1的存储器单元阵列130的基底上。

多个垂直沟道结构18可以形成在第一字线切割区域11与第一串选择线切割区域13之间、第一串选择线切割区域13与第二串选择线切割区域14之间以及第二串选择线切割区域14和第二字线切割区域12之间。

在这种情况下，布局10可以相对于第一字线切割区域11和第二字线切割区域12以及第一串选择线切割区域13和第二串选择线切割区域14划分为多个区域。第一区域可以是第一字线切割区域11与第一串选择线切割区域13之间的空间，第二区域可以是第一串选择线切割区域13与第二串选择线切割区域14之间的空间，第三区域可以是第二串选择线切割区域14与第二字线切割区域12之间的空间。在这种情况下，与第一字线切割区域11或第二字线切割区域12相邻的区域可以被称为边缘区域，第一串选择线切割区域13与第二串选择线切割区域14之间的区域可以被称为中心区域。因此，第一区域和第三区域是边缘区域，而第二区域是中心区域。

在一些示例实施例中，可以根据其位置来识别多个垂直沟道结构18中的每个。例如，位于第一区域或第三区域中的多个垂直沟道结构可以被称为第一垂直沟道结构15或第三垂直沟道结构17，位于第二区域中的多个垂直沟道结构可以被称为第二垂直沟道结构16。

在这种情况下，属于一个区域的多个垂直沟道结构可以共同连接到一条串选择线。例如，第一串选择线可以连接到属于第一区域的第一垂直沟道结构15，第二串选择线可以连接到属于第二区域的第二垂直沟道结构16，第三串选择线可以连接到属于第三区域的第三垂直沟道结构17。

在一些示例实施例中，可以根据到与其相邻的字线切割区域的距离来识别多个垂直沟道结构18中的每个。具体地，因为从第一垂直沟道结构15到与其相邻的第一字线切割区域11的距离比从与第一垂直沟道结构15相邻的第一串选择线切割区域13到第一字线切割区域11的距离小，所以可以确定第一垂直沟道结构15属于边缘区域。因为从第二垂直沟道结构16到第一字线切割区域11的距离比从与第二垂直沟道结构16相邻的第一串选择线切割区域13到第一字线切割区域11的距离大，所以可以确定第二垂直沟道结构16属于中心区域。

在这种情况下，边缘区域的除了多个沟道孔之外的部分可以比中心区域的除了多个沟道孔之外的部分宽。由于区域各自被沟道孔占据的面积之间的差异，区域中的电阻可以彼此不同。中心区域中的沟道孔的电阻比边缘区域中的沟道孔的电阻大，因此执行将预脉冲电压施加到中心区域中的第二垂直沟道结构16的预脉冲操作所需的时间可以比执行将预脉冲电压施加到边缘区域中的第一垂直沟道结构15和第三垂直沟道结构17的脉冲操作所需的时间长。

根据发明构思的一些示例实施例，可以根据未选择的串选择线是形成在边缘区域中还是形成在中心区域中来确定将施加到所述未选择的串选择线的偏置电压的电平。

图4A和图4B是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图。

参照图3、图4A和图4B，假设第一串选择线SSL1连接到属于第一字线切割区域11与第一串选择线切割区域13之间的边缘区域的第一垂直沟道结构15、第二串选择线SSL2连接到属于第一串选择线切割区域13与第二串选择线切割区域14之间的中心区域的第二垂直沟道结构16并且第三串选择线SSL3连接到属于第二串选择线切割区域14与第二字线切割区域12之间的边缘区域的第三垂直沟道结构17。

图4A对应于其中第一串选择线SSL1是选择的串选择线而第二串选择线SSL2和第三串选择线SSL3是未选择的串选择线的情况。图4B对应于其中第二串选择线SSL2是选择的串选择线而第一串选择线SSL1和第三串选择线SSL3是未选择的串选择线的情况。

参照图4A，导通电压Von可以施加到第一串选择线SSL1。预脉冲电压Vpre可以施加到第二串选择线SSL2和第三串选择线SSL3。此后，负电平的偏置电压Vbias可以施加到第二串选择线SSL2和第三串选择线SSL3。在这种情况下，第二串选择线SSL2和第三串选择线SSL3的电阻彼此不同，因此第二串选择线SSL2的预脉冲操作执行时间和第三串选择线SSL3的预脉冲操作执行时间可以彼此不同。预脉冲操作执行时间可以被理解为从施加预脉冲电压Vpre开始到连接到串选择线的串选择晶体管截止所需的时间。第二串选择线SSL2的电压可以比第三串选择线SSL3的电压更平缓地增大和减小。

参照图4B，导通电压Von可以施加到第二串选择线SSL2。预脉冲电压Vpre可以施加到第一串选择线SSL1和第三串选择线SSL3。此后，负电平的偏置电压Vbias可以施加到第一串选择线SSL1和第三串选择线SSL3。第一串选择线SSL1和第三串选择线SSL3的电压可以比第二串选择线SSL2的电压更急剧地增大。

在一些示例实施例中，施加到未选择的串选择线的预脉冲电压Vpre的电平可以比施加到选择的串选择线的导通电压Von的电平低。

在一些示例实施例中，示出了施加到图4A的第二串选择线SSL2和第三串选择线SSL3的偏置电压Vbias的电平和施加到图4B的第一串选择线SSL1和第三串选择线SSL3的偏置电压Vbias的电平是相同的，但是示例实施例不限于此。在一些示例实施例中，施加到中心区域中的选择的串选择线的偏置电压Vbias的电平可以比施加到边缘区域中的选择的串选择线的偏置电压Vbias的电平低。

图5是示出根据对比示例的预脉冲操作执行时间的视图。图6A是示出根据发明构思的一些示例实施例的预脉冲操作执行时间的视图。

参照图5和图6A，第一时间t1至第四时间t4可以对应于预脉冲时间。假设第一串选择线SSL1和第二串选择线SSL2是未选择的串选择线并且第三串选择线SSL3是选择的串选择线。也就是说，预脉冲电压Vpre施加到第一串选择线SSL1和第二串选择线SSL2。第二时间t2可以比第一时间t1长，第四时间t4可以比第三时间t3长。

参照图5，预脉冲电压Vpre可以施加到第一串选择线SSL1和第二串选择线SSL2，并且此后与接地电压相同的偏置电压Vbias可以施加到第一串选择线SSL1和第二串选择线SSL2。第一串选择线SSL1和第二串选择线SSL2可以通过预脉冲电压Vpre激活，并且通过偏置电压Vbias去激活。

在这种情况下，第一时间t1代表从连接到第一串选择线SSL1的第一串选择晶体管的导通开始直到所述第一串选择晶体管截止的时间，第二时间t2代表从连接到第二串选择线SSL2的第二串选择晶体管的导通开始直到所述第二串选择晶体管截止的时间。

参照图6A，预脉冲电压Vpre可以施加到第一串选择线SSL1和第二串选择线SSL2，并且此后比接地电压低的偏置电压Vbias可以施加到第一串选择线SSL1和第二串选择线SSL2。第一串选择线SSL1和第二串选择线SSL2可以通过预脉冲电压Vpre激活，并且通过偏置电压Vbias去激活。

在这种情况下，通过施加负电平的偏置电压Vbias，第一串选择线SSL1和第二串选择线SSL2可以比对比示例的第一串选择线SSL1和第二串选择线SSL2更快地去激活。具体地，在边缘区域中的第一串选择线SSL1中，用于执行根据发明构思的一些示例实施例的预脉冲操作的时间t3可以比用于执行对比示例的预脉冲操作的时间t1短。在中心区域中的第二串选择线SSL2中，用于执行根据发明构思的一些示例实施例的预脉冲操作的时间t4可以比用于执行对比示例的预脉冲操作的时间t2短。

图6B是示出根据对比示例的预脉冲恢复执行时间的视图。图6C是示出根据发明构思的一些示例实施例的预脉冲恢复执行时间的视图。从预脉冲电压的最大值到达串选择线的阈值电压范围SSL_Vth_range的下限所需的时间被称为恢复时间(例如，预脉冲恢复执行时间)。

参照图6B和图6C，中心区域中的未选择的串选择线的恢复时间可以比边缘区域中的未选择的串选择线的恢复时间长。

根据发明构思的一些示例实施例，中心区域中的未选择的串选择线的恢复时间tRcv2可以比根据对比示例的恢复时间tRcv1短。也就是说，由于在预脉冲操作之后将负电平的偏置电压施加到未选择的串选择线，因此可以使共享位线的多个单元串之中的连接到未选择的串选择线的单元串更快地截止。因此，可以使连接到选择的串选择线的单元串的位线的电平更快地稳定。

图7是根据发明构思的一些示例实施例的行解码器的框图。行解码器200可以对应于图1的行解码器160的一些实例实施例。

参照图7，行解码器200可以包括第一高电压开关221和第二高电压开关222、多个信号线解码器211、212和213以及多个传输晶体管231、232和233。

第一高电压开关221和第二高电压开关222可以接收从图1的电压生成器150生成的多个高电压，并且将多个高电压提供到多个信号线解码器211、212和213。多个高电压可以是用于控制包括在多个信号线解码器211、212和213中的开关的控制信号。

例如，第一高电压开关221可以接收第一使能信号SI_EN1、电源电压控制信号SI_VDD和接地电压控制信号SI_GND，并且将它们提供到多个信号线解码器211、212和213。第二高电压开关222可以接收第二使能信号SI_EN2和偏置电压控制信号ctrl_bias，并且将它们提供到多个信号线解码器211、212和213。在图7中，第一高电压开关221和第二高电压开关222被示出为彼此分离，但是可以一起实施为一个开关。

信号线解码器211、212和213中的每个可以通过传输晶体管231、232和233中的相应的传输晶体管连接到串选择线SSL1、SSL2和SSL3中的至少一条。信号线解码器211、212和213中的每个可以基于从第一高电压开关221和第二高电压开关222提供的信号将电压供应到串选择线SSL1、SSL2和SSL3中的相应的串选择线。根据发明构思的一些示例实施例，信号线解码器211、212和213中的每个可以将正电平的预脉冲电压Vpre和负电平的偏置电压Vbias施加到串选择线SSL1、SSL2和SSL3中的相应的串选择线。

例如，第一信号线解码器211可以基于电源电压控制信号SI_VDD将电源电压施加到第一串选择线SSL1，基于接地电压控制信号SI_GND将接地电压施加到第一串选择线SSL1，并且基于偏置电压控制信号ctrl_bias将负电平的偏置电压Vbias施加到第一串选择线SSL1。

多个传输晶体管231、232和233中的每个可以连接在多个信号线解码器211、212和213中的相应的信号线解码器与多条串选择线SSL1、SSL2和SSL3中的相应的串选择线之间，并且施加高电压以及负电平的电压。因此，多个传输晶体管231、232和233中的每个可以实施为图9的高电压晶体管或三阱型(场效应)晶体管300(例如，三阱N型MOS晶体管)。

图8是根据发明构思的一些示例实施例的信号线解码器的电路图。图8的信号线解码器211可以对应于图7的第一信号线解码器211。

参照图8，信号线解码器211可以包括第一晶体管T1至第五晶体管T5。例如，第一晶体管T1至第五晶体管T5可以是N型晶体管。在这种情况下，第四晶体管T4和第五晶体管T5中的每个可以实施为图9的三阱型晶体管300。

第一晶体管T1和第四晶体管T4串联连接在第一输入引脚XD_S与输出引脚XD_SI之间。第二晶体管T2和第三晶体管T3串联连接在第二输入引脚VERSBLKWL与接地线之间。第五晶体管T5连接在输出引脚XD_SI与第三输入引脚VBIAS之间。

第一晶体管T1通过第一使能信号SI_EN1控制，第二晶体管T2通过电源电压控制信号SI_VDD控制，第三晶体管T3通过接地电压控制信号SI_GND控制，第四晶体管T4通过第二使能信号SI_EN2控制，第五晶体管T5通过偏置电压控制信号ctrl_bias控制。

第一晶体管T1至第三晶体管T3可以用于输出正电平的预脉冲电压Vpre。第四晶体管T4和第五晶体管T5可以用于输出负电平的偏置电压Vbias。

当预脉冲电压Vpre的施加结束时，第四晶体管T4可以截止，以将第一晶体管T1至第三晶体管T3与输出引脚XD_SI断开。当第五晶体管T5导通时，通过第三输入引脚VBIAS施加的偏置电压Vbias可以提供到输出引脚XD_SI。

图9是三阱N型MOS晶体管的剖视图。图9的三阱N型MOS晶体管300可以是图7的多个传输晶体管231、232和233以及图8的第四晶体管T4和第五晶体管T5的一些示例实施例。

参照图9，三阱N型MOS晶体管300可以包括P型基底310、深N阱320、袋P阱330、栅极340、源极350和漏极360。P型基底310偏置到接地电压VSS，深N阱320偏置到电源电压VDD。在一些示例实施例中，类似于P型基底310，深N阱320可以偏置到接地电压VSS。袋P阱330通过施加到袋P阱端子(PPW)370的电压偏置。

在一些示例实施例中，PPW 370可以连接到图1的负电荷泵151，因此袋P阱330可以偏置到负电平的电压。

图10是根据发明构思的一些示例实施例的行解码器的框图。

行解码器400可以包括高电压开关420、多个信号线解码器411、412和413以及多个传输晶体管431、432和433。

高电压开关420可以接收从图1的电压生成器150生成的多个高电压，并且将多个高电压提供到多个信号线解码器411、412和413。多个高电压可以是用于控制包括在多个信号线解码器411、412和413中的开关的控制信号。

例如，高电压开关420可以接收使能信号SI_EN、电源电压控制信号SI_VDD和接地电压控制信号SI_GND，并且将它们提供到多个信号线解码器411、412和413。

多个信号线解码器411、412和413可以通过多个传输晶体管431、432和433分别连接到多条串选择线SSL1、SSL2和SSL3。信号线解码器411、412和413中的每个可以基于从高电压开关420提供的信号将电压供应到串选择线SSL1、SSL2和SSL3中的相应的串选择线。根据发明构思的一些示例实施例，信号线解码器411、412和413中的每个可以将正电平的预脉冲电压Vpre和负电平的偏置电压Vbias施加到串选择线SSL1、SSL2和SSL3中的相应的串选择线。

例如，第一信号线解码器411可以基于电源电压控制信号SI_VDD将电源电压施加到第一串选择线SSL1，基于接地电压控制信号SI_GND将接地电压施加到第一串选择线SSL1。

在这种情况下，负电平的电压可以通过第二输入引脚VERSBLKWL供应到第一信号线解码器411。因此，第一信号线解码器411可以基于电源电压控制信号SI_VDD和接地电压控制信号SI_GND将负电平的偏置电压Vbias施加到第一串选择线SSL1。

多个传输晶体管431、432和433中的每个可以连接在多个信号线解码器411、412和413中的相应的信号线解码器与多条串选择线SSL1、SSL2和SSL3中的相应的串选择线之间，并且施加高电压以及负电平的电压。因此，多个传输晶体管431、432和433中的每个可以实施为图9的三阱型晶体管300或高电压晶体管。

图11是根据发明构思的一些示例实施例的信号线解码器的电路图。图11的信号线解码器411可以对应于图10的第一信号线解码器411。

参照图11，信号线解码器411可以包括第六晶体管T6至第八晶体管T8。例如，第六晶体管T6至第八晶体管T8可以是N型晶体管，并且可以均实施为图9的三阱型晶体管300。

第六晶体管T6连接在第一输入引脚XD_S与输出引脚XD_SI之间。第七晶体管T7和第八晶体管T8分别是上拉晶体管和下拉晶体管，并且串联连接在第二输入引脚VERSBLKWL与接地线之间。

第六晶体管T6通过使能信号SI_EN控制，第七晶体管T7通过电源电压控制信号SI_VDD控制，第八晶体管T8通过接地电压控制信号SI_GND控制。

在预脉冲时段中，正电平的电压可以施加到第二输入引脚VERSBLKWL，使得第六晶体管T6至第八晶体管T8可以输出正电平的预脉冲电压Vpre。第六晶体管T6可以导通，以将预脉冲电压Vpre施加到传输晶体管。

此后，当预脉冲电压Vpre的施加结束时，负电平的电压可以施加到第二输入引脚VERSBLKWL，使得第六晶体管T6至第八晶体管T8可以输出负电平的偏置电压Vbias。例如，第二输入引脚VERSBLKWL可以连接到图1的负电荷泵151。

图12是根据发明构思的一些示例实施例的存储器装置的部分的框图。图13是示出根据发明构思的一些示例实施例的偏置电压的视图。图12的控制逻辑电路120和负电荷泵151可以对应于图1的一些示例实施例。

参照图12和图13，负电荷泵151可以从控制逻辑电路120接收步进控制信号ctrl_step。负电荷泵151可以生成响应于步进控制信号ctrl_step而逐渐减小的多个电压。

负电荷泵151可以生成将施加到字线的负电平的电压，同时生成将施加到多条未选择的串选择线的负电平的偏置电压Vbias。在这种情况下，当目标电平的偏置电压Vbias直接输出时，可能发生超过存储器装置的允许范围的峰值电流。

因此，负电荷泵151可以顺序地生成从接地电压GND的电平逐渐减小到目标电压电平(第一电平)V1的多个电压作为偏置电压Vbias。因此，可以降低发生峰值电流的风险。多个电压中的每个可以具有在接地电压GND的电平与目标电压电平V1之间的电平。目标电压电平V1可以为负电平。

图14是示出根据发明构思的一些示例实施例的存储器单元阵列的布局的视图。

图14的布局20可以类似于图3的布局10，因此这里将省略其与布局10的部分相同的部分的描述。

参照图14，布局20可以包括在第一字线切割区域21与第二字线切割区域22之间的第一串选择线切割区域23至第五串选择线切割区域27。在这种情况下，布局10可以相对于第一字线切割区域21和第二字线切割区域22以及第一串选择线切割区域23至第五串选择线切割区域27划分为边缘区域和中心区域。

边缘区域是与第一字线切割区域21和第二字线切割区域22相邻的区域，中心区域是在第一串选择线切割区域23至第五串选择线切割区域27之间的区域。可以设置多个中心区域，其中，第一中心区域可以是相对靠近第一字线切割区域21和第二字线切割区域22的中心区域，第二中心区域可以是相对远离第一字线切割区域21和第二字线切割区域22的中心区域。例如，第一中心区域可以是在第一串选择线切割区域23与第二串选择线切割区域24之间的区域以及在第四串选择线切割区域26与第五串选择线切割区域27之间的区域，第二中心区域可以是在第二串选择线切割区域24与第三串选择线切割区域25之间的区域以及在第三串选择线切割区域25与第四串选择线切割区域26之间的区域。

在一些示例实施例中，假设第一串选择线SSL1连接到属于与第一字线切割区域21相邻的边缘区域的多个垂直沟道结构28，第二串选择线SSL2连接到属于与第一字线切割区域21相对邻近的第一中心区域的多个垂直沟道结构29，第三串选择线SSL3连接到属于与第一字线切割区域21相对邻近的第二中心区域的多个垂直沟道结构30。

尽管未示出，但是第四串选择线可以连接到属于与第二字线切割区域22相邻的边缘区域的多个垂直沟道结构，第五串选择线可以连接到属于与第二字线切割区域22相对邻近的第一中心区域的多个垂直沟道结构，第六串选择线可以连接到属于与第二字线切割区域22相对邻近的第二中心区域的多个垂直沟道结构。

在这种情况下，第三串选择线SSL3的电阻可以比第二串选择线SSL2的电阻大，第二串选择线SSL2的电阻可以比第一串选择线SSL1的电阻大。因此，第一串选择线SSL1、第二串选择线SSL2和第三串选择线SSL3的预脉冲操作执行时间可以顺序地增加。

发明构思的一些示例实施例也适用于具有两个或更多个串选择线切割区域的布局。

图15A是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图。

参照图14和图15A，假设第一串选择线SSL1至第三串选择线SSL3全部是未选择的串选择线。因此，预脉冲电压Vpre可以施加到第一串选择线SSL1至第三串选择线SSL3。

此后，负电平的偏置电压Vbias可以施加到第一串选择线SSL1至第三串选择线SSL3。在这种情况下，第一电平V1的偏置电压Vbias、第二电平V2的偏置电压Vbias和第三电平V3的偏置电压Vbias可以分别施加到第一串选择线SSL1、第二串选择线SSL2和第三串选择线SSL3。第三电平V3可以比第二电平V2低，第二电平V2可以比第一电平V1低。此外，图15A的第二电平V2可以小于或者等于图4A的偏置电压Vbias的电平。

根据发明构思的一些示例实施例，偏置电压Vbias的电平可以基于从垂直沟道结构到与其相邻的字线切割区域的距离来确定。因此，根据从垂直沟道结构到相邻的字线切割区域的距离的预脉冲操作执行时间的变化可以减小。

图15B和图15C是示出根据发明构思的一些示例实施例的施加到串选择线的电压的视图。

参照图15B，假设选择的串选择线连接到属于第二中心区域的多个垂直沟道结构，第一未选择的串选择线连接到属于边缘区域的多个垂直沟道结构，第二未选择的串选择线连接到属于第一中心区域的多个垂直沟道结构。然而，示例实施例不一定限于此。例如，选择的串选择线可以连接到属于第一中心区域的多个垂直沟道结构，第一未选择的串选择线和第二未选择的串选择线可以分别连接到属于第二中心区域的多个垂直沟道结构和属于边缘区域的多个垂直沟道结构。

根据发明构思的一些示例实施例，负电平的偏置电压可以施加到多条未选择的串选择线之中的至少一条串选择线。例如，连接到属于边缘区域的多个垂直沟道结构的第一未选择的串选择线的偏置电压可以为第四电压V4，并且第四电压V4可以为零。连接到属于第一中心区域的多个垂直沟道结构的第二未选择的串选择线的偏置电压可以为第五电压V5，并且第五电压V5可以具有负电平。

沟道孔的电阻根据串选择线的位置而变化，因此负电平的偏置电压可以仅施加到具有比边缘区域的电阻相对高的电阻的第一中心区域中的第二未选择的串选择线。因此，第二未选择的串选择线的电压变得小于或者等于串选择线的阈值电压范围SSL_Vth_range的下限，从而使第二未选择的串选择线截止时的时间点提前。

参照图15C，多条未选择的串选择线的预脉冲时间可以彼此不同。例如，第二未选择的串选择线的第二预脉冲时间tPre2可以比第一未选择的串选择线的第一预脉冲时间tPre1短。因此，第二未选择的串选择线的电压达到串选择线的阈值电压范围SSL_Vth_range的上限的时间点(例如，第二未选择的串选择线的截止开始的时间点t1)和第一未选择的串选择线的电压达到串选择线的阈值电压范围SSL_Vth_range的上限的时间点(例如，第一未选择的串选择线的截止开始的时间点t1)被控制为相同。此外，可以使连接到第二未选择的串选择线的所有的垂直沟道结构截止时的时间点(例如，第二未选择的串选择线的电压达到串选择线的阈值电压范围SSL_Vth_range的下限时的时间点)提前。

基于第一时间点，当未选择的字线的电压超过特定电平时，连接到截止的未选择的串选择线的垂直沟道结构会升压，从而导致发生HCI。随着重复执行读取操作，由于HCI会发生读取干扰，从而降低存储器单元的可靠性。为了防止或者减少该问题，可以基于第一时间点来确定将施加到未选择的字线的电压的最大电平。第一预脉冲时间和第二预脉冲时间确定为用于满足施加到未选择的字线的电压的最大电平的值。

图15C的一些示例实施例也适用于其中布局包括如图3中所示的一个中心区域和一个边缘区域的情况。在这种情况下，第一未选择的串选择线可以连接到边缘区域，第二未选择的串选择线可以连接到中心区域。

图16是根据发明构思的一些实例实施例的第一存储器装置的单元串的框图。图16的单元串NSa可以对应于图2的多个NAND串NS 11至NS33中的一个。

参照图16，单元串NSa可以包括至少一对串选择晶体管SST1和SST2、多个存储器单元MC1至MC8以及至少一对接地选择晶体管GST1和GST2。位线BL可以连接到单元串NSa的一端，共源极线CSL可以连接到单元串NSa的另一端。然而，本公开的串选择晶体管的数量、存储器单元的数量和接地选择晶体管的数量不限于此。

至少一对串选择晶体管SS1和SST2可以在存储器单元MC1至MC8的一侧处布置为彼此相邻。例如，串选择晶体管SST1和SST2可以布置在位线BL1与第八存储器单元MC8之间，并且串联连接到第八存储器单元MC8。串选择晶体管SST1和SST2可以控制位线BL1与存储器单元MC1至MC8之间的信号传输。在这种情况下，第一串选择线SSLa可以连接到第一串选择晶体管SST1，第二串选择线SSLb可以连接到第二串选择晶体管SST2。

至少一个接地选择晶体管GST1和GST2可以与串选择晶体管SST1和SSS2相对地布置，并且在存储器单元MC1至MC8的另一侧处布置为彼此相邻。例如，接地选择晶体管GST1和GST2可以布置在共源极线CSL与第一存储器单元MC1之间，并且串联连接到第一存储器单元MC1。接地选择晶体管GST1和GST2可以控制共源极线CSL与存储器单元MC1至MC8之间的信号传输。在这种情况下，第一接地选择线GSLa可以连接到第一接地选择晶体管GST1，第二接地选择线GSLb可以连接到第二串选择晶体管GST2。

根据发明构思的一些示例实施例，如上面参照图1至图15描述的，当第一串选择线SSLa和第二串选择线SSLb是未选择的串选择线时，预脉冲电压Vpre和负电平的偏置电压Vbias可以施加到第一串选择线SSLa和第二串选择线SSLb。在一些示例实施例中，不同电平的偏置电压Vbias可以施加到第一串选择线SSLa和第二串选择线SSLb。

图17是根据发明构思的实施例的具有存储器装置的SSD系统的框图。

参照图17，SSD系统1000可以包括主机装置1100和SSD 1200。SSD 1200通过信号连接器将信号发送到主机装置1100或者从主机装置1100接收信号，并且通过电源连接器供电。SSD 1200可以包括SSD控制器1210、辅助电源装置1220以及多个存储器装置1230、1240和1250。多个存储器装置1230、1240和1250可以是垂直堆叠的NAND闪存装置。

可以使用上面参照图1至图16描述的示例实施例来实施多个存储器装置1230、1240和1250中的每个。具体地，在对多个存储器装置1230、1240和1250执行的读取操作或编程-验证操作中，可以对存储器单元阵列的未选择的串选择线执行预脉冲操作，并且此后可以将负电平的偏置电压施加到未选择的串选择线。

可以使用各种形式的封装件来安装根据发明构思的存储器卡、非易失性存储器装置和卡控制器。例如，可以使用诸如层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装件(PDIP)、晶圆中裸片封装件(die-in-wafer pack)、晶片中裸片形式(die-in wafer form)、板上芯片(COB)、陶瓷双列直插封装件(CERDIP)、塑料度量四方扁平封装件(MQFP)、薄四方扁平封装件(TQFP)、小轮廓集成电路(SOIC)、缩小小轮廓封装件(SSOP)、薄型小轮廓封装件(TSOP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶圆级制造封装件(WFP)、晶圆级处理堆叠封装(WSP)等的封装件来安装根据发明构思的闪存存储器装置、存储器控制器和/或存储装置。

存储器装置100(或其它电路，例如，控制逻辑电路120、电压生成器150、负电荷泵151、行解码器160、信号线解码器161、行解码器200(400等)、多个信号线解码器211、212和213、SSD系统1000、主机装置1100、SSD 1200、SSD控制器1210、辅助电源装置1220、存储器装置1230等、子组件或这里讨论的其它电路)可以包括包含逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合或者它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

虽然已经参考发明构思的实施例具体示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：

存储器单元阵列，包括多个存储器单元和多条串选择线；

负电荷泵，被配置为生成负电平的偏置电压，偏置电压将施加到所述多条串选择线中的至少一条串选择线；以及

控制逻辑电路，被配置为针对第一时段将预脉冲电压施加到所述多条串选择线之中的除了与从所述多个存储器单元之中选择的存储器单元连接的选择的串选择线之外的至少一条未选择的串选择线，并且此后将偏置电压施加到所述至少一条未选择的串选择线，以对所述选择的存储器单元执行读取操作。

2.根据权利要求1所述的存储器装置，所述存储器装置还包括：

基底，包括第一字线切割区域和多个串选择线切割区域，并且

其中，偏置电压的电平基于所述至少一条未选择的串选择线是设置在与第一字线切割区域相邻的边缘区域中还是设置在所述多个串选择线切割区域之间的中心区域中。

3.根据权利要求2所述的存储器装置，其中，

负电荷泵被配置为生成第一偏置电压和第二偏置电压，

控制逻辑电路被配置为将第一偏置电压施加到边缘区域中的第一未选择的串选择线，并且将第二偏置电压施加到中心区域中的第二未选择的串选择线，并且

第二偏置电压比第一偏置电压小。

4.根据权利要求3所述的存储器装置，其中，

负电荷泵还被配置为生成第三偏置电压和第四偏置电压，

中心区域包括与第一字线切割区域间隔开第一距离的第一中心区域和与第一字线切割区域间隔开第二距离的第二中心区域，其中，第二距离比第一距离大，

控制逻辑电路还被配置为将第三偏置电压施加到第一中心区域中的第三未选择的串选择线，并且将第四偏置电压施加到第二中心区域中的第四未选择的串选择线，并且

第三偏置电压小于或者等于第二偏置电压，并且第四偏置电压比第三偏置电压小。

5.根据权利要求1所述的存储器装置，其中，所述负电荷泵还被配置为生成从接地电压逐渐减小到偏置电压的多个电压。

6.根据权利要求1所述的存储器装置，所述存储器装置还包括：

行解码器，所述行解码器包括：信号线解码器，被配置为接收偏置电压控制信号和偏置电压，并且信号线解码器被配置为响应于偏置电压控制信号而输出偏置电压；以及传输晶体管，连接到所述至少一条未选择的串选择线和信号线解码器中的一者。

7.根据权利要求6所述的存储器装置，其中，传输晶体管包括三阱型场效应晶体管，三阱型场效应晶体管包括深阱以及设置在深阱中并偏置到负电平电压的袋阱。

8.根据权利要求1所述的存储器装置，其中，预脉冲电压具有正电平。

9.根据权利要求2所述的存储器装置，其中，存储器单元阵列还包括在竖直方向上堆叠在基底上并且连接到所述多个存储器单元的多条字线。

10.一种用于对选择的存储器单元执行读取操作的存储器装置，所述存储器装置包括：

存储器单元阵列，包括多个存储器单元和多条串选择线；

负电荷泵，被配置为生成负电平的偏置电压，偏置电压将施加到所述多条串选择线之中的除了与所述多个存储器单元中的选择的存储器单元连接的串选择线之外的未选择的串选择线；以及

行解码器，被配置为针对第一时段将预脉冲电压施加到所述未选择的串选择线，并且此后针对第二时段将偏置电压施加到所述未选择的串选择线。

11.根据权利要求10所述的存储器装置，其中，

行解码器包括：信号线解码器；以及传输晶体管，被配置为将信号线解码器和所述未选择的串选择线连接，

信号线解码器包括：第一晶体管，被配置为在第二时段中截止，以阻断至少一个晶体管与传输晶体管之间的连接；以及第二晶体管，被配置为在第二时段中导通，以将偏置电压施加到传输晶体管，并且

所述至少一个晶体管被配置为在第一时段中将预脉冲电压施加到传输晶体管。

12.根据权利要求11所述的存储器装置，其中，第一晶体管和第二晶体管中的每者包括三阱型场效应晶体管，三阱型场效应晶体管包括深阱以及设置在深阱中并偏置到负电平电压的袋阱。

13.根据权利要求12所述的存储器装置，其中，所述负电荷泵还被配置为：

将偏置电压施加到第二晶体管的漏极；以及

将负电平的第一电压施加到第一晶体管和第二晶体管中的每者的袋阱。

14.根据权利要求10所述的存储器装置，其中，

行解码器包括：信号线解码器；以及传输晶体管，被配置为将信号线解码器和所述未选择的串选择线连接，并且

信号线解码器包括：第一晶体管，被配置为在第一时段中导通，以将预脉冲电压施加到传输晶体管；以及上拉晶体管和下拉晶体管，均被配置为在第二时段中将偏置电压施加到传输晶体管，并且串联连接在第一输入引脚与接地节点之间。

15.根据权利要求14所述的存储器装置，其中，第一晶体管、上拉晶体管和下拉晶体管中的每者包括三阱型场效应晶体管，三阱型场效应晶体管包括深阱以及设置在深阱中并偏置到负电平电压的袋阱。

16.根据权利要求15所述的存储器装置，其中，负电荷泵还被配置为：

将偏置电压施加到第一输入引脚；以及

将负电平的第一电压施加到第一晶体管、上拉晶体管和下拉晶体管中的每者的袋阱。

17.一种存储器装置，所述存储器装置包括：

存储器单元阵列，包括：第一字线切割区域和第二字线切割区域；多个串选择线切割区域，在第一字线切割区域与第二字线切割区域之间；以及多个垂直沟道结构，在第一字线切割区域与所述多个串选择线切割区域之间、在第二字线切割区域与所述多个串选择线切割区域之间以及在所述多个串选择线切割区域之中的相邻的串选择线切割区域之间；以及

控制逻辑电路，被配置为：将预脉冲电压施加到与多个未选择的存储器单元连接的第一串选择线和第二串选择线，并且此后将偏置电压施加到第一串选择线和第二串选择线，以对选择的存储器单元执行读取操作；根据到第一字线切割区域和第二字线切割区域之中的相邻的字线切割区域的距离，将所述多个垂直沟道结构划分为第一垂直沟道结构和第二垂直沟道结构；以及在施加预脉冲电压之后，将不同的电压施加到与第一垂直沟道结构连接的第一串选择线和与第二垂直沟道结构连接的第二串选择线。

18.根据权利要求17所述的存储器装置，其中，控制逻辑电路还被配置为将不同的负电平的偏置电压施加到第一串选择线和第二串选择线。

19.根据权利要求18所述的存储器装置，其中，

从第一垂直沟道结构到所述相邻的字线切割区域的距离比从第二垂直沟道结构到所述相邻的字线切割区域的距离长，并且

施加到第一串选择线的第一偏置电压比施加到第二串选择线的第二偏置电压小。

20.根据权利要求19所述的存储器装置，其中，用于将预脉冲电压施加到第一串选择线的第一预脉冲操作执行时间比用于将预脉冲电压施加到第二串选择线的第二预脉冲操作执行时间长。

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