CN102637449A - 一种伪差分式存储阵列 - Google Patents
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Abstract
本发明公开了一种伪差分式存储阵列，包括存储单元阵列、逻辑感应单元和列复用单元，其中存储单元阵列由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元与逻辑感应单元相连接。逻辑感应单元通过在位线上串联共源共栅晶体管和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。本发明的优点在于减少存储器的存取时间，提高存储器的共模噪声抑制能力。
Description
技术领域
本发明涉及半导体存储器设计技术领域，特别涉及一种伪差分式存储阵列。
背景技术
半导体存储器一般由地址议码器、存储阵列和灵敏放大器构成，其中存储阵列包括排列成行与列阵列的多个存储器单元。每个存储器单元包括一个晶体管，将一给定行中各个晶体管的基极连接至字线，将一给定列中各个晶体管的发射极连接至位线。为了读取每个存储器单元的状态，一般将各个字线预充电至某一个电压，并读取位线上的电压来判断存储的数据是“1”或“0”。通过检测位线的电压来感应存储的数据，通常需要等候一定的稳定时间才能判读存储的数据。随着存储单元的增加，位线上的寄生电容需要更多的稳定时间，成为存储器的存取速度瓶颈。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种伪差分式存储阵列，通过采用差分形式位线，并降低位线上电压摆幅，从而减少对寄生电容充电时间，解决存储器存取速度上的瓶颈。
(二)技术方案
为了达到上述目的，本发明提供了一种伪差分式存储阵列，包括存储单元阵列10、逻辑感应单元20和列复用单元30，其中存储单元阵列10由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元30与逻辑感应单元20相连接。
上述方案中，所述每个存储单元由一个双极型晶体管构成，在存储单元阵列10中，同一行的存储单元的基极连接到字线WL，集电极接地，发射极与差分位线中同相位线或反相位线相连接，若与同相位线相连接，则存储的数据是逻辑电平“1”；反之，若与反相位线相连接，则存储的是逻辑电平“0”。
上述方案中，所述列复用单元30与差分位线相连接，用于从多列存储单元中选择一列存储单元，并在对应的差分位线上导通相同的电流。上述方案中，所述每一对差分位线BL和
分别与列复用单元30中两个列复用晶体管的集电极相连接，这两个列复用晶体管基极与列选择信号RS相连接，其中，第一列复用晶体管Q1集电极与同相位线BL相连接，第二列复用晶体管Q2集电极与反相位线
相连接；第一列复用晶体管Q1和第二列复用晶体管Q2基极与列选择信号RS1相连接。
上述方案中，在列复用单元30中，所有与同相位线BL相连的列复用晶体管发射极连接到第一电流源I1，所有与反相位线
相连的的列复用晶体管发射极连接到第二电流源I2，且第一电流源I1和第二电流源I2的电流相等。
上述方案中，所述逻辑感应单元20通过在位线上串联的共源共栅晶体管(cascode)和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的伪差分式存储阵列，通过采用差分形式位线，增强对共模噪声的抑制；在位线上串联共源共栅晶体管(cascode)和感应电阻，有效降低位线上电压摆幅，减少对寄生电容充放电时间，有利于减少存储器的存取时间；并且通过感应电阻提供差分形式输出电压，有利于提供存储器的工作速度并简化电路设计。
2、本发明提供的伪差分式存储阵列，通过采用差分形式位线，并降低位线上电压摆幅，从而减少了对寄生电容充电时间，解决了存储器存取速度上的瓶颈。
附图说明
图1是本发明提供的伪差分式存储阵列的示意图；
图2是本发明提供的伪差分式存储阵列读取数据的仿真结果示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明的具体实施方式采用负电源供电，电源上轨接地，下轨为负电源VEE。当然，也可以采用正电源供电，此时电源上轨为电源VCC，下轨接地。
本发明提供的伪差分式存储阵列的一种实施例结构如图1所示，包括依次连接的逻辑感应单元20、存储单元阵列10和列复用单元30，其中存储单元阵列10由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元30与逻辑感应单元20相连接。存储单元阵列10包括多个存储单元，每个存储单元由一个双极型晶体管构成。在存储单元阵列10中，同一行的存储单元的基极连接到字线WL，集电极与地相连接，发射极若与差分位线中同相位线BL相连接，即存储的是逻辑电平“1”，如存储单元11；反之，发射极若与差分位线中反相位线
相连接，则存储的是逻辑电平“0”，如存储单元12。每一对差分位线BL和
分别与列复用单元30中两个列复用晶体管的集电极相连接，这两个列复用晶体管基极与列选择信号RS相连接。如图1所示，第一列复用晶体管Q1集电极与同相位线BL1相连接，第二列复用晶体管Q2集电极与反相位线
相连接。第一列复用晶体管Q1和第二列复用晶体管Q2基极与列选择信号RS1相连接。为了实现列复用功能，在列复用单元30中，所有与同相位线BL相连接的列复用晶体管发射极连接到第一电流源I1，所有与反相位线
相连接的的列复用晶体管发射极连接到第二电流源I2。第一电流源I1和第二电流源I2的电流相等。如图1所示，第一列复用晶体管Q1、第三列复用晶体管Q3和第五列复用晶体管Q5发射极一起连接到第一电流源I1；第二列复用晶体管Q2、第四列复用晶体管Q4和第六列复用晶体管Q6发射极一起连接到第二电流源I2。
列复用功能实现原理在于：列选择信号RS被充电至某一电压后，将第一电流源I1和第二电流源I2中的电流导向到Y对差分位线中的一对上。如图1所示，若列选择信号RS1为高电平，其余列选择信号为低电平，则第一电流源I1流向位线BL1，第二电流源I2流向位线如此一来，Y列存储阵列中只有第一列被选中。若此时，字线WL1被充电至高电平，其余字线为低电平，则将选中存储单元11，第十七晶体管Q17导通，从位线BL1中分走一部分电流，导致与逻辑感应单元20相连接的差分位线BL1和
中电流不再相等。由于第十七晶体管Q17基极为高电平，位线BL1电压被抬高，而位线
电压保持不变，相当于对位线BL1上电容进行充电。位线BL1电压越高，充电时间越长，成为存储器存取速度瓶颈。
为了减少位线上电容的充电时间，本发明在差分位线上引入共源共栅晶体管(cascode)，实现在保持差分位线上电流差不变情况下，减小位线上电压变化摆幅。如图1所示，逻辑感应单元20中第二十一共源共栅晶体管Q21和第二十二共源共栅晶体管Q22发射极分布与差分位线BL1和
相连接。逻辑感应单元20中所有共源共栅晶体管基极与固定电压Vref相连接。逻辑感应单元20中所有与同相位线BL相连接的晶体管集电极相连接在一起，并与第二十一感应电阻R21相连接；所有与反相位线
相连接的晶体管集电极相连接在一起，并与第二十二感应电阻R22相连接；逻辑感应单元20中第二十一感应电阻R21和第二十二感应电阻R22，将差分位线的电流差转换为电压差，以驱动下一级电路。
存储单元11被选中时，同相位线BL1电压被抬高，而反相位线
电压并没有出现下降，而是保持不变。位线BL1和
上信号不是真正的差分形式，故称该类型存储器是伪差分式存储器。伪差分式存储阵列优点有三点。首先，存储器中的数据由存储单元中晶体管发射极与同相位线BL或与反相位线相连接决定。只要通过判断差分位线的电压差是正还是负，即可得到存储的数据是逻辑电平“1”还是“0”。从而保证存储阵列每一行晶体管数量相等。对于行地址译码器而言，每一个行地址译码器的负载相同，有利于简化电路设计；其次，伪差分式存储阵列采用差分位线，提高对共模噪声的抑制能力；最后，伪差分存储阵列提供差分输出，增强输出信号摆幅，有利于下一级电路设计。
图1所示存储阵列一次只能输出一位数据，多个如图1所示存储阵列并联即可得到一次输出多位数据的存储阵列。
图1所示的存储器阵列仿真结果如图2所示，其中读取存储阵列的顺序为第一行第一列、第一行第二列、第二行第一列、第二行第二列，由此得到的数据为......1001......。仿真结果验证了本发明的伪差分式存储阵列的可行性。
需要说明的是，虽然图示中采用双极型晶体管进行说明，但本发明的结构可以应用到MOS电路。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种伪差分式存储阵列，其特征在于，包括逻辑感应单元(20)、存储单元阵列(10)和列复用单元(30)，其中存储单元阵列(10)由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元(30)与逻辑感应单元(20)相连接。
2.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述每个存储单元由一个双极型晶体管构成，在存储单元阵列(10)中，同一行的存储单元的基极连接到字线WL，集电极接地，发射极与差分位线中同相位线或反相位线相连接，若与同相位线相连接，则存储的数据是逻辑电平“1”；反之，若与反相位线相连接，则存储的是逻辑电平“0”。
3.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述列复用单元(30)与差分位线相连接，用于从多列存储单元中选择一列存储单元，并在对应的差分位线上导通相同的电流。
4.根据权利要求3所述的伪差分式存储阵列，其特征在于，所述每一对差分位线BL和
分别与列复用单元(30)中两个列复用晶体管的集电极相连接，这两个列复用晶体管基极与列选择信号RS相连接，其中，第一列复用晶体管(Q1)集电极与同相位线BL相连接，第二列复用晶体管(Q2)集电极与反相位线
相连接；第一列复用晶体管(Q1)和第二列复用晶体管(Q2)基极与列选择信号RS1相连接。
5.根据权利要求4所述的伪差分式存储阵列，其特征在于；在列复用单元(30)中，所有与同相位线BL相连的列复用晶体管发射极连接到第一电流源(I1)，所有与反相位线
相连的的列复用晶体管发射极连接到第二电流源(I2)，且第一电流源(I1)和第二电流源(I2)的电流相等。
6.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述逻辑感应单元(20)通过在位线上串联共源共栅晶体管(cascode)和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。
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| C05 | Deemed withdrawal (patent law before 1993) | ||
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