CN101916583B

CN101916583B - 灵敏放大器以及存储器

Info

Publication number: CN101916583B
Application number: CN201010241571.6A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-07-30
Filing date: 2010-07-30
Publication date: 2015-12-09
Anticipated expiration: 2030-07-30
Also published as: CN101916583A

Abstract

本发明提供了一种灵敏放大器以及存储器。根据本发明的灵敏放大器包括第一PMOS晶体管；第二PMOS晶体管；运放电路，具有连接至参考电压源的第一输入端以及连接至第一PMOS晶体管漏极的第二输入端，当第一输入端的电压大于第二输入端的电压时，运放电路输出高电平；当的第一输入端的电压小于第二输入端的电压时，运放电路输出低电平；运放电路的输出端连接至第一PMOS晶体管的栅极以及第二PMOS晶体管的栅极；第一开关，连接在第一PMOS晶体管的漏极以及第二PMOS晶体管的漏极之间；比较器，其正向输入端连接至第二PMOS晶体管的漏极；第二开关，连接在比较器的正向输入端和负向输入端之间。根据本发明的灵敏放大器能够消除电压随着器件的按比例缩小而缩小所带来的影响。

Description

灵敏放大器以及存储器

技术领域

本发明涉及存储器领域，更具体地说，本发明涉及一种用于存储器的灵敏放大器，此外，本发明还涉及一种采用了该灵敏放大器的存储器。

背景技术

存储器作为数据和指令的存储设备，在系统芯片中占有很重要的地位。存储器的速度主要决定于存储器的读取时间。存储器的读取时间主要是指从地址信号的输入到数据信号的输出所经历的延迟时间，一般由地址输入缓冲器、译码器、存储单元、灵敏放大器、输出缓冲器的延迟时间共同决定。因此，要减少存储器的读取时间，一般有两种途径：一是，减少从地址信号输入到字线选通的延时，由于内部译码器等电路相对固定的形式，用这种方法减少延时是比较有限的；另一种是减少从字线选通到数据输出所经历的延时，这可以通过改进灵敏放大器的设计来实现。可见，高性能灵敏放大器的设计对于存储器性能改进是至关重要的。

灵敏放大器的工作目的是通过放大位线上微小信号的变化而读取存储单元中的数据。更具体地说，灵敏放大器在存储器中的作用主要体现在以下几方面。首先是放大作用，它将位线上的微小信号差放大为标准的逻辑“0”和“1”，然后输出；其次，灵敏放大器能通过加快位线状态转换，补偿存储单元的扇出驱动能力，从而改善性能、提高速度；第二，能够有效减小位线上的电压幅值，进而减小位线充放电的功耗。灵敏放大器的工作分为两个阶段，一是预充电，二是放大。在前一过程中，对位线寄生电容进行充电；在后一过程中，放大位线信号，并读出数据。

图1示出了现有技术中使用的灵敏放大器。如图1所示，在现有技术的灵敏放大器中，电源电压受到晶体管m1的阈值的限制。由于要使位线达到一定电压值以确保对电流的感测，所以节点A的电压不能低于特定值。

但是，随着半导体技术的发展，在例如深亚微米CMOS技术条件下，设计高速低功耗灵敏放大器的主要挑战在于，随着特征尺寸的不断减小，电源电压也必然随之不断减小，这样图1所示的现有技术的灵敏放大器的节点A处的电压有可能无法达到所要求的特定值。

所以，希望提出新的解决方案替代传统的灵敏放大器，以适应电压随着器件的按比例缩小而缩小所带来的影响。

发明内容

为了提供一种能够消除电压随着器件的按比例缩小而缩小所带来的影响的灵敏放大器，本发明提出了一种新的灵敏放大器结构。

根据本发明的灵敏放大器包括：第一PMOS晶体管，其源极连接至电源电压；第二PMOS晶体管，其源极连接至电源电压，漏极连接至参考电流源；比较电路，具有连接至参考电压源的第一输入端以及连接至第一PMOS晶体管漏极的第二输入端，其中，当第一输入端的电压大于第二输入端的电压时，运放电路输出高电平；当的第一输入端的电压小于第二输入端的电压时，运放电路输出低电平；并且，运放电路的输出端连接至第一PMOS晶体管的栅极以及第二PMOS晶体管的栅极；第一开关，连接在第一PMOS晶体管的漏极以及第二PMOS晶体管的漏极之间；比较器，其正向输入端连接至第二PMOS晶体管的漏极；第二开关，连接在比较器的正向输入端和负向输入端之间。

根据本发明的灵敏放大器能够消除电压随着器件的按比例缩小而缩小所带来的影响，即使电压随着器件的按比例缩小而缩小，根据本发明的灵敏放大器仍能够快速地并正确地读出数据。

在上述灵敏放大器中，第一开关和第二开关都由均衡信号所控制。

在上述灵敏放大器中，所述比较器包括：第三开关、第四开关、第五开关、第一反相器、以及第二反相器；其中第三开关、第四开关以及第五开关依此串联连接，并且第四开关、第一反相器以及第二反相器并联连接；其中，第一反相器的输入端连接至第二反相器的输出端，而第二反相器的输入端连接至第一反相器的输出端。

在上述灵敏放大器中，第三开关和第四开关由均衡信号所控制，第五开关由均衡信号的反向信号所控制，使得当第三开关和第四开关导通时第五开关断开，以及当第三开关和第四开关断开时第五开关导通。

在上述灵敏放大器中，第一开关、第二开关、第三开关和第四开关由均衡信号所控制，第五开关由均衡信号的反向信号所控制，使得当第一开关、第二开关、第三开关和第四开关导通时第五开关断开，以及当第一开关、第二开关、第三开关和第四开关断开时第五开关导通。

在上述灵敏放大器中，运放电路可采用公知的运算放大电路

根据本发明的另一个方面，提供了一种存储器，例如非易失性存储器，其包括上述灵敏放大器。

附图说明

图1示出了现有技术中使用的灵敏放大器。

图2示出了根据本发明实施例的灵敏放大器的结构。

图3示出了在图3所示的灵敏放大器中使用的比较器的结构的一个示例。

附图是示意性的，其用于解释本发明，而不是限制本发明。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图2示出了根据本发明实施例的灵敏放大器的结构。

如图2所示，根据本发明实施例的灵敏放大器包括栅极相互连接的两个PMOS晶体管(第一PMOS晶体管m1和第二PMOS晶体管m2)、运放电路op、第一开关S1、第二开关S2、比较器com。

具体地说，运放电路op可选用公知的运算放大器电路，并且其中，当运放电路op的第一输入端(-)的电压大于运放电路op的第二输入端(+)的电压时，运放电路op输出高电平；反之，当运放电路op的第一输入端(-)的电压小于第二输入端(+)的电压时，运放电路op输出低电平。

并且在本实施例中，将第一开关S1和第二开关配置为当其控制信号(均衡信号EQ)为高电平时，第一开关S1和第二开关导通。但是，本领域技术人员可以理解的是，同样还可以将第一开关S1和第二开关配置为当均衡信号EQ为低电平时，第一开关S1和第二开关导通。

在图2所示的电路结构中，在均衡阶段，信号均衡EQ为高电平，使得第一开关S1和第二开关S2均导通，从而节点A以及第一感测信号SOUT均被参考电压信号VREF所偏置，其中参考电压信号VREF例如由参考电压源所提供。

此后，在对信号进行感测的阶段，均衡信号EQ为低电平，使得第一开关S1和第二开关均断开。这样，节点A的电压取决于待测信号ICELL的大小，节点A的电压继而决定了运放电路op的输出电压大小，该输出电压大小进一步决定了第一PMOS晶体管m2是否导通。

具体地说，当待测信号ICELL较大(即，待测信号ICELL大于参考电流信号IREF，例如表示逻辑“1”，其中，其中参考电流信号IREF例如由参考电流源所提供)时，运放电路op的第二输入端(+)的电压大于运放电路op的第一输入端(-)的电压，运放电路op输出低电平，从而第一PMOS晶体管m1和第二PMOS晶体管m2驱动电流变大，使得第一感测信号SOUT变高。反之，当待测信号ICELL较小(即，待测信号ICELL小于参考电流信号IREF，例如表示逻辑“0”)时，运放电路op的第二输入端(+)的电压小于运放电路op的第一输入端(-)的电压，运放电路op输出高电平，从而第一PMOS晶体管m1和第二PMOS晶体管m2驱动电流变小，使得第一感测信号SOUT变低。

更具体地说，在第二PMOS晶体管m2驱动电流变小的情况下，第一感测信号SOUT取决于参考电流信号IREF，这样使得比较器com的反向输入端(-)的电压值小于比较器com的正向输入端(+)的电压值，从而输出信号DOUT为高电平。而在第二PMOS晶体管m2驱动电流变大的情况下，第一感测信号SOUT的电压值相对于第二PMOS晶体管m2不导通的情况有所提升；这样使得比较器com的反向输入端(-)的电压值大于比较器com的正向输入端(+)的电压值，从而输出信号DOUT为低电平。

第一感测信号SOUT在待测信号ICELL大于参考电流信号IREF的情况下被触发至更高，或者在待测信号ICELL小于参考电流信号IREF的情况下被触发至更低。同时，比较器模块com将比较第一感测信号SOUT和参考电压信号VREF，并且感测出输出数据DOUT。

现在参考图3来描述本实施例所采用的比较器的具体结构示例。图3示出了在图3所示的灵敏放大器中使用的比较器的结构的一个示例。

如图所示，图3所示的比较器com的具体结构示例包括第三开关S3、第四开关S4、第五开关S5、第一反相器I1、以及第二反相器I2。其中，第三开关S3、第四开关S4以及第五开关S5串联，并且第一反相器I1、第二反相器I2以及第四开关S4三者相互并联连接。第三开关S3由均衡信号EQ的反向信号EQ#所控制，第四开关S4以及第五开关S5由均衡信号EQ控制，并且第一反相器I1和第二反相器I2以首尾相连的方式连接，通过第二反相器I2的输出端将输出数据DOUT输出。其中，均衡信号EQ的反向信号EQ#指的是，当均衡信号EQ为高电平时，反向信号EQ#为低电平；反之，当均衡信号EQ为低电平时，反向信号EQ#为高电平。

由此，在灵敏放大器的均衡阶段，信号均衡EQ为高电平，使得第三开关S3断开，并且使得第四开关S4和第五开关S5均导通。在灵敏放大器的对信号进行感测的阶段，均衡信号EQ为低电平，使得第三开关S3导通，并且使得第四开关S4和第五开关S5均断开。这样，如图3所示，在均衡阶段，两个反相器的两侧均被预充电至VREF，第一感测信号SOUT断开；而随后在对信号进行感测的阶段，当反相器的一端与第一感测信号SOUT连接之后，输出数据DOUT被迅速地读出。

虽然以上述具体实施例描述了本发明，但是对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。

Claims

1.一种灵敏放大器，包括：

第一PMOS晶体管(m1)，其源极连接至电源电压；

第二PMOS晶体管(m2)，其源极连接至电源电压，漏极连接至参考电流源；

运放电路(op)，具有连接至参考电压源的第一输入端以及连接至第一PMOS晶体管(m1)漏极的第二输入端，其中，当第一输入端的电压大于第二输入端的电压时，运放电路(op)输出高电平；当第一输入端的电压小于第二输入端的电压时，运放电路(op)输出低电平；并且，运放电路(op)的输出端连接至第一PMOS晶体管(m1)的栅极以及第二PMOS晶体管(m2)的栅极；

第一开关(S1)，连接在第一PMOS晶体管(m1)的漏极以及第二PMOS晶体管(m2)的漏极之间；

比较器(com)，其反向输入端连接至第二PMOS晶体管(m2)的漏极；所述比较器(com)包括第三开关(S3)、第四开关(S4)、第五开关(S5)、第一反相器(I1)、以及第二反相器(I2)；其中第三开关(S3)、第四开关(S4)以及第五开关(S5)依此串联连接，并且第四开关(S4)、第一反相器(I1)以及第二反相器(I2)并联连接；其中，第一反相器(I1)的输入端连接至第二反相器(I2)的输出端，而第二反相器(I2)的输入端连接至第一反相器(I1)的输出端；

第二开关(S2)，连接在比较器(com)的正向输入端和负向输入端之间；

第一开关(S1)和第二开关(S2)都由均衡信号(EQ)所控制，第一开关(S1)和第二开关(S2)配置为当均衡信号(EQ)为高电平或低电平时，第一开关(S1)和第二开关(S2)导通；

在均衡阶段，均衡信号(EQ)为高电平或低电平，使得第一开关(S1)和第二开关(S2)均导通。

2.根据权利要求1所述的灵敏放大器，其特征在于，第三开关(S3)由均衡信号(EQ)的反向信号(EQ#)所控制，第四开关(S4)和第五开关(S5)由均衡信号(EQ)所控制，使得当第三开关(S3)导通时第四开关(S4)和第五开关(S5)断开，以及当第三开关(S3)断开时第四开关(S4)和第五开关(S5)导通。

3.根据权利要求1所述的灵敏放大器，其特征在于，第三开关(S3)由均衡信号(EQ)的反向信号(EQ#)所控制，第四开关(S4)和第五开关(S5)由均衡信号(EQ)所控制，使得当第一开关(S1)、第二开关(S2)、第四开关(S4)和第五开关(S5)导通时第三开关(S3)断开，以及当第一开关(S1)、第二开关(S2)、第四开关(S4)和第五开关(S5)断开时第三开关(S3)导通。

4.根据权利要求1所述的灵敏放大器，其特征在于，运放电路(op)由级联的一个比较器和一个反相器组成。

5.一种存储器，其特征在于，包括根据权利要求1-4之一所述的灵敏放大器。

6.根据权利要求5所述的存储器，其特征在于，所述存储器为非易失性存储器。