TW201314703A - 箝制的位元線讀取電路 - Google Patents

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Abstract

本發明之一種具體實施例提出一種箝制電路，其用於將一記憶體陣列中一儲存胞的一位元線維持在一接近固定的箝制電壓。於讀取作業期間，該位元線由該儲存胞自該箝制電壓被拉高或拉低，且在該位元線上電流的變化由該箝制電路轉換來產生可被取樣來讀取儲存在該儲存胞中一數值之一放大的電壓。該箝制電路維持在該位元線上該接近固定的箝制電壓。箝制該位元線至該接近固定的箝制電壓可降低讀取干擾故障的發生。此外，該箝制電路可利用多種儲存胞進行運作，且不需要在每次讀取作業之前預充電該等位元線。

Description

箝制的位元線讀取電路
本發明概略關於一種數位記憶體電路，尤指一種箝制的位元線讀取電路。
隨著製程技術發展，即可製造出具有更小尺寸的電晶體，並增加半導體記憶體元件的密度。但是，隨著製程技術的縮小，由於在製程中的變化以及低操作電壓而降低了習用儲存胞的可靠度。
第一A圖例示根據先前技術設置在一記憶體陣列中習用的6電晶體儲存胞100。6電晶體儲存胞100為包括四個NMOS電晶體與兩個PMOS電晶體的一種習用的靜態隨機存取記憶體(SRAM,“Static random access memory”)。耦合至兩個通道電晶體之閘極的一字元線102可被致能來由交錯耦合的反向器形成的一儲存電路讀取或寫入其中。字元線102耦合至在一列中的許多6電晶體儲存胞100，但於一讀取或寫入作業期間僅存取一列。當字元線102被斷定(即被驅動至一高電壓或真值)來執行一讀取作業時，儲存在該儲存電路中的該位元被轉移至位元線H 105，且其補數被轉移至位元線L 106。一感測放大器108放大位元線H 105與位元線L 106之間電壓位準的差異，且該放大的差異，即輸出109，被取樣來讀取儲存在6電晶體儲存胞100中的該位元。
由於該等低操作電壓造成的一個問題是讀取作業在當該電晶體臨界電壓相較於該操作電壓過大時即會不穩定，而只留下很小的餘裕進行切換。當字元線102被斷定要讀取一第一6電晶體儲存胞100時即發生一讀取干擾故障。第一6電晶體儲存胞100或在該列中任何其它6電晶體儲存胞在當第一6電晶體儲存胞100被讀取時可能被不慎地寫入。因此，儲存在第二 6電晶體儲存胞100中的該數值於第一6電晶體儲存胞100之讀取期間可能被改變(干擾)。該讀取干擾故障由一電晶體不匹配造成，即增加耦合至位元線H 105與位元線L 106的該等存取電晶體之大小來確保6電晶體儲存胞100可被可靠地寫入。
第一B圖例示根據先前技術設置在一記憶體陣列中一種習用的8電晶體儲存胞。8電晶體儲存胞110亦為習用的SRAM胞。8電晶體儲存胞110包括六個NMOS電晶體與兩個PMOS電晶體，相較於6電晶體儲存胞100較為穩健。在8電晶體儲存胞110中使用兩個額外的NMOS電晶體來防止讀取干擾故障。
提供有隔開的字元線用於讀取與寫入來避免讀取干擾故障。一字元線寫入112耦合至兩個通道電晶體之該等閘極。當執行一寫入作業時，字元線寫入112被斷定，且要被寫入的該數值被驅動在位元線寫入H 115上，且該數值的補數被驅動在位元線寫入L 116上。當執行一讀取作業來由一第一8電晶體儲存胞110讀取時，字元線讀取114被斷定，且儲存在8電晶體儲存胞110中的該數值被輸出至位元線讀取120。在該讀取路徑中該等額外的電晶體可防止任何信號被轉移至8電晶體儲存胞110的該等儲存電路。因此，即可防止讀取干擾故障。
第一C圖所示為根據先前技術分別用於執行第一A圖與一B圖所示之6或8電晶體儲存胞100與110之一讀取作業的習用方法。在步驟150中，位元線105、106或位元線115、116在一讀取作業之前被預充電至一高電壓位準。在步驟155中，該預充電被除能。在步驟160中，字元線104或114被斷定來執行該讀取作業。在步驟165中，該方法決定要被感測的一充分差動電壓(例如至少100 mV)是否已經在該等位元線上發展出來。當使用6電晶體儲存胞100時，位元線H 105或位元線L 106之一將被下拉朝向一低電壓位準，而該互補位元線維持在由於該預充電造成的該高電壓位準。當使用8電晶體儲 存胞110時，位元線讀取120將被下拉朝向一低電壓位準，或將維持在由該預充電造成的該高電壓位準。當該等位元線已經發展出充份的差動電壓時，在步驟170中，該字元線被否定，而在步驟175中，位元線H 105或位元線L 106之間的電壓差由感測放大器108感測到而產生輸出109。當使用8電晶體儲存胞110時，在步驟170中，位元線讀取120被感測而讀取該數值。
因此，在本技術中需要的是像是8電晶體儲存胞110之新的電路可降低讀取干擾故障的發生。此外，這種新的電路必須有多種儲存胞運作，例如6與8電晶體儲存胞，且必須不需要該等位元線在每次讀取作業之前進行預充電。
本發明之一種具體實施例提出一種箝制電路，其用於將一記憶體陣列中一儲存胞的一位元線維持在一接近固定的箝制電壓。於讀取作業期間，該位元線自該箝制電壓被上拉或下拉，且電流中的變化由該箝制電路轉換來產生可被取樣來讀取一儲存值之一放大的電壓。箝制該位元線至該接近固定的箝制電壓可降低讀取干擾故障的發生。此外，該箝制電路可具有多種儲存胞進行運作。
本發明之多種具體實施例包含一記憶體陣列。該記憶體陣列包含一位元線、一耦合至該位元線及當一字元線被致能時即被讀取的一儲存胞、及一箝制電路，其耦合至該位元線，且設置成於一讀取作業期間將該位元線保持在一接近固定的箝制電壓。
本發明之多種具體實施例包含一種讀取一記憶體陣列的一位元線之方法。該方法包括致能一字元線來執行一儲存胞的一讀取作業、當該字元線被致能時且當該位元線由一箝制電路保持在一接近固定的箝制電壓時放大在耦合至該儲存胞的一 位元線上發展的電流中的變化，且取樣由該箝制電路所產生的一放大電壓。
本發明揭示之電路的一種好處為該等位元線不需要在每次讀取作業之前被預充電。因此，相較於使用在每次讀取作業之前需要被預充電的儲存胞之記憶體陣列，即可顯著地降低該動態電力消耗。因為橫跨耦合至該等位元線的該轉換裝置有較少的洩漏，亦可顯著地降低靜態電力。該箝制電路降低了讀取故障，所以該等儲存胞的該等不同電晶體之間的大小相依性可被排除。因此，即使當該等電晶體之該等特性由於該製造程序變化時，讀取作業仍可保持穩定。
在以下的說明中，許多特定細節即被提出來提供對於本發明之更為完整的瞭解。但是本技術專業人士將可瞭解到本發明可不利用一或多個這些特定細節來實施。在其它實例中，並未說明熟知的特徵，藉以避免混淆本發明。
第二A圖例示根據本發明一具體實施例中耦合至一位元線讀取箝制電路200的一記憶體陣列之儲存胞。一箝制電路205將位元線208維持在一接近固定的箝制電壓Vc 212。當在該反饋路徑(如第三A與三B圖所示)中使用至少一反向器時，該接近固定箝制電壓Vc 212為Vinv，即該反向器之臨界電壓(該反向器之輸入與輸出電壓相等之電壓)。在一具體實施例中，該接近固定箝制電壓等於被提供給箝制電路200的該供應電壓(VCC)之一半。當執行一讀取作業時，即字元線204或202被致能時，流經位元線208的電流由該反饋路徑中的電阻所轉換而產生橫跨該反向器的電壓。於箝制的輸出209處產生一放大電壓，其對應於經由位元線208自選擇的儲存胞210讀取的數值。位元線208被保持在該固定箝制電壓Vc 212，而位元線208與Vc 212有少量差異，基本上當儲存胞210被讀取時 少於50 mV(毫伏特)。位元線208於該讀取作業期間被箝制在一接近固定箝制電壓，且在該讀取作業之前不需要預充電。
第二B圖例示根據本發明一具體實施例中耦合至位元線讀取箝制電路230的一記憶體陣列之儲存胞220的另一示意圖。第二B圖所示之該記憶體陣列並未使用一單一位元線208，而是使用差動(differential)或互補(complementary)位元線，即位元線H 228與位元線L 226。一箝制電路205耦合至位元線H 228與位元線L 226，以分別產生一箝制輸出232與一箝制輸出234。一感測放大器238對箝制輸出232與234取樣來產生輸出240。當執行一讀取作業時，即字元線224或222被致能時，流經該等位元線(即位元線H 228與位元線L 226)之每一者的電流由個別的箝制電路205轉換成放大的電壓。感測放大器238在當未使用時可被斷開而節省電力。
第三A圖例示根據本發明一具體實施例使用具有反饋的一反向器303之位元線讀取箝制電路305的一具體實施例。反向器303嘗試要將位元線301保持在箝制電壓Vc 212(其等於Vinv)。顯示成反饋電阻器302的該反饋電阻轉換通過位元線的該電流成為橫跨反向器303的一電壓，以於讀取作業期間產生箝制的輸出304。因為CMOS反向器具有相當低的增益(基本上範圍在5-10)，位元線301將會有少量的擺動(或與Vc有少量差異)。例如，在位元線301上有20-40 mV擺動可能於反向器302的輸出端處產生一200 mV的擺動。當增益增加時，該擺動亦會增加。反向器303之大小可配合一長閘極來增加增益，但會損失速度。基本上，當在一記憶體陣列中使用箝制電路305時，降低速度來增加增益是一種值得的折衷。在一具體實施例中，反饋電阻器302被實作成一CMOS通道閘極或一CMOS傳輸閘極，其在當未使用時可被除能。
第三B圖例示根據本發明一具體實施例使用具有反饋的多個反向器313之一位元線讀取箝制電路315。每一個反向器 303嘗試要將位元線311保持在箝制電壓Vc 212(其等於Vinv)。顯示成反饋電阻器302的該反饋電阻轉換通過位元線311的該電流成為橫跨反向器313的一電壓，以於讀取作業期間產生箝制的輸出314。在一具體實施例中，反饋電阻器312被實作成一CMOS通道閘極或一CMOS傳輸閘極，其在當未使用時可被除能。
反向器313的增益可大於反向器303，因此該位元線之電壓擺動在當像是反向器313的數個反向器如第三B圖所示之串聯地設置時可能較小。位元線311的電容值需要足夠大，以提供相位餘裕，所以箝制輸出314不會振盪。
請注意當使用箝制電路305或315在互補位元線時，如第二B圖所示，在不同位元線之多個反向器之間反向器臨界電壓Vinv中的該些偏移量會於箝制的輸出232與234處出現。假設反向器之增益為-G，則當箝制的輸出232與234由於該反向器之增益造成的該放大電壓之該部份高於輸入i b R，其中i b 為通過該位元線的電流，而R為該反饋電阻器的電阻值。i b R的差異被分開在下降了i b R/(G+1)的該輸入與上升了Gi b R/(G+1)的該輸出之間，所以於箝制的輸出232與234處該放大的電壓，包括了該增益貢獻，即為V inv +i b R-i b R/(G+1)，其等於V inv +Gi b R/(G+1)。在第一種型式中，最後一項i b R/(G+1)係由於有限增益，且當G接近無限大時成為零。但是，在該等不同位元線之該等反向器之間該反向器臨界電壓Vinv中該等偏移量相較於該較大的感測電壓i b R為較小，即使當G為5-10的典型數值時。
箝制電路205、305與315在數種不同方式中皆有優點。首先，藉由將該等位元線箝制在一接近固定數值時，使得讀取干擾故障最小化。該等位元線於一記憶胞212被覆寫的一讀取作業期間不會僅被拉到如此高或如此低。因此，在記憶胞210或220中該等轉換裝置(耦合至該等位元線的電晶體)之大小可 較積極(即較大)來完成寫入作業。因為當使用箝制電路205、305與315時可避免讀取故障，具有在本技術中較小元件(像是20 nm)的6電晶體儲存胞100可用於記憶胞210或220之內。相反地，未使用箝制電路205、305或315的一記憶體陣列由於讀取作業期間該較高電壓的擺動而可能無法使用6電晶體儲存胞100。
第二個好處為箝制電路205、305與315可容忍電壓偏移。反向器303與313中的電壓偏移僅會分別造成位元線301或311的不同穩態電壓。任何電壓偏移分別由通過反饋電阻器302或312之該反饋迴路自箝制的輸出304或314處該感測電壓中隱含地減除。
第三個好處為包括箝制電路205、305與315的一記憶體陣列之該等位元線不需要在每次讀取作業之前被預充電。該讀取作業可完全地結合，雖然可使用一有時脈的感測放大器238來取樣該等箝制的輸出。同時，因為該等位元線被箝制在一中範圍的電壓而非自該預充電電壓位準(Vdd)被下拉，即可降低儲存胞210或220的洩漏。
第四個好處為箝制電路205、305與315消耗較低的動態電力，在該等位元線上的電壓基本上不會偏差於Vc 212超過50 mV。基本上，在該等位元線上該電壓偏離於Vc 212遠低於50 mV。
第三C圖例示根據本發明一具體實施例使用一疊接放大器的一位元線讀取箝制電路325。一簡單的單端箝制可使用一單一電晶體疊接放大器來實施。當位元線321由儲存胞210或220下拉時，位元線321被箝制在低於該疊接元件之閘極電壓的Vt(其中Vt為該電晶體閘極臨界電壓)，且該下拉電流被轉換成可於負載電阻器322處感測的箝制輸出324處之一放大的電壓。
當使用互補位元線321時，該等疊接元件之間Vt的變化會影響位元線321上該箝制的電壓，但該放大的電壓為在該等互補位元線上該電流與該輸出電阻之乘積。該放大的電壓僅經由該等互補位元線的阻抗受到影響，即該位元線的電壓影響該位元線電流。
當簡化時，箝制電路325可能無法提供適當的增益來將位元線321的擺動保持在充份低的狀態。同時，因為箝制電路325為單端，箝制電路325在當電流由儲存胞210或220源入在位元線321上時，無法適當地箝制位元線321。
第四圖例示根據本發明一或多種態樣用於使用一位元線讀取箝制電路205、305或315執行一讀取作業之方法。雖然該等方法步驟係配合第二A、二B、三A與三B圖之該等系統做說明，本技術專業人士將可瞭解到設置成以任何順序執行該等方法步驟的任何系統皆在本發明之範圍內。
在步驟410中，至少一字元線被斷定來執行一讀取作業。在步驟415中，該等位元線維持被箝制在一接近固定箝制電壓Vc 212。在步驟420中，該方法等待於該箝制的輸出處發展出一電壓。因為該等位元線與該接近固定箝制電壓略微不同，該放大的電壓於該箝制的輸出處產生。一單一位元線將被略微地拉高或拉低，且互補位元線將彼此有差異。在步驟425中，於該箝制的輸出處發展的該電壓可被感測到。在步驟430中，該字元線被除能。在一具體實施例中，於步驟425中，該位元線H與該位元線L之間的該差動電壓可由感測放大器238感測到，以產生輸出240。在其它具體實施例中，未使用一感測放大器，且該位元線被直接感測。在步驟440中，該等位元線回到該靜態，回到Vc 212之電壓位準。
第五A圖例示根據本發明一具體實施例使用一差動放大器的一位元線讀取箝制電路505。如第五A圖所示之一差動放大器502可用於增加增益，且降低位元線501的電壓擺動。如 同電流驅動器，差動放大器502提供直接反饋，所以不需要一反饋電阻器。因為其亦由箝制電路305與315的案例，差動放大器502的一電壓偏移由該反饋迴路所消除。因此，該電壓偏移僅造成位元線501之靜態電壓中一偏移量。為了降低電力消耗，在差動放大器502與反饋反向器503中的電流尾於當不在執行一讀取作業時即可被除能。
第五B圖例示根據本發明一具體實施例使用一源極隨耦器522提供反饋的一位元線讀取箝制電路515。源極隨耦器522提供非線性反饋，所以箝制輸出524並未對抗在位元線521上的電流，直到可被感測的電壓位準到達箝制的輸出524。如第五B圖所示，源極隨耦器522串聯地耦合至三個反向器523。但是，一單一反向器可以取代反向器523，或一差動放大器502可取代反向器523。
第五C圖例示根據本發明一具體實施例使用一傳輸閘極542提供反饋及具有一互補箝制信號的一位元線讀取箝制電路540。箝制H 548與箝制L 546可使得環繞反向器543的反饋來箝制位元線541。於一讀取作業期間，箝制H 548被斷定(asserted)，且箝制L 546連同至少一字元線被否定。箝制H 548被斷定，且箝制L 546在當一讀取作業接著一寫入作業時於一等化作業期間被否定。在期間箝制H 548不能夠被斷定與箝制L 546不能夠被否定的時間僅有在一寫入作業期間。如同箝制電路305的案例，反向器543做為一放大器來於讀取作業期間產生箝制的輸出544。
第五D圖例示根據本發明一具體實施例使用具有一等化信號533的兩個位元線讀取箝制電路540。該等化作業使得位元線H 551與位元線L 552被拉在一起，即等化，且每一者設定為該箝制電壓Vc 212。等化553於當一讀取接著一寫入作業時被斷定來執行一等化作業。位元線551與552不需要於寫 入作業之間或讀取作業之間被等化。位元線551與552亦不需要於寫入作業接著一讀取作業之間被等化。
當執行一讀取作業時，箝制電路540設置好，且該讀取資料可於箝制的輸出H 561與箝制的輸出L 562處被感測到。其可使用一有時脈的或靜態感測放大器來感測箝制的輸出H 561與箝制的輸出L 562。
第五E圖例示根據本發明一具體實施例中在一寫入作業之後的一讀取作業之時序圖。使用一箝制位元線讀取電路的一記憶體陣列可設置成執行三種作業，即寫入、讀取與等化。為了執行一寫入作業，寫入致能562信號被斷定，造成一對三態驅動器來分別地驅動位元線551與552至電源供應(VCC)與接地(GND)，且字元線564被斷定，轉移該寫入資料至該選擇的儲存胞。
寫入作業可連續地或在一讀取作業之後執行，而讀取作業可連續地執行。但是，於一系列(一或多個)的寫入作業可於一讀取作業前執行之後，一等化作業必須才可執行。於一等化作業期間，箝制信號546與548及等化信號553被斷定來將位元線551與552拉在一起，並將它們設定至箝制電壓Vc 212。如第五E圖所示，等化信號553使得耦合在位元線551與552之間的該NMOS電晶體可等化位元線551與552。箝制信號546與548可達到環繞反向器543的強反饋，以強迫位元線551與552至該等反向器之切換點Vinv(亦為箝制電壓Vc 212)。在另一具體實施例中，傳輸閘極542包括弱元件，且傳輸閘極542於該讀取作業期間不會被關閉而減慢該讀取作業。
為了執行一讀取作業，讀取信號566與箝制H信號548被斷定，而箝制L信號546被否定，且於允許一電壓在箝制的輸出544處發展之後，即可感測到箝制電路540之箝制的輸出544處的數值。位元線551與552之該等電壓由反向器543放大增益，基本上約在5-10，然後可取樣箝制的輸出544。在一 具體實施例中，該記憶體陣列為一唯讀陣列，且不使用等化信號546與548及箝制信號553。
系統概述
第六圖例示設置成實作本發明一或多種態樣之電腦系統100的方塊圖。電腦系統600包括一中央處理單元(CPU,“Central processing unit”)602與一系統記憶體604，其經由通過一記憶體橋接器605的一匯流排路徑進行通訊。記憶體橋接器605可被整合到CPU 602中，如第六圖所示。另外，記憶體橋接器605可為一種習用的裝置，例如北橋晶片，其經由一匯流排連接至CPU 602。記憶體橋接器605經由通訊路徑606(例如一超輸送鏈結)連接至一I/O(輸入/輸出)橋接器606。I/O橋接器607可為例如一南橋晶片，其接收來自一或多個使用者輸入裝置608(例如鍵盤、滑鼠)的使用者輸入，並經由路徑606及記憶體橋接器605轉送該輸入到CPU 602。一平行處理子系統612經由一匯流排或其它通訊路徑613(例如PCI Express，加速繪圖埠、或HyperTransport鏈結)耦合至記憶體橋接器605；在一具體實施例中，平行處理子系統612為一繪圖子系統，其傳遞像素到一顯示裝置610(例如一習用CRT或LCD式的監視器)。一系統碟614亦連接至I/O橋接器607。一開關616提供I/O橋接器607與其它像是網路轉接器618與多種嵌入卡620,621之其它組件之間的連接。其它組件(未明確顯示)，包括有USB或其它埠連接、CD驅動器、DVD驅動器、薄膜記錄裝置及類似者，其亦可連接至I/O橋接器607。互連接於第六圖中多種組件的通訊路徑可使用任何適當的協定來實作，例如PCI(周邊組件互連，Peripheral Component Interconnect)、PCI Express(PCI快速，PCI-E)、AGP(加速繪圖埠，Accelerated Graphics Port)、HyperTransport(超輸送)或任何其它匯流排或點對點通訊協定，且不同裝置之間的連接可使用本技術中已知的不同協定。
在一具體實施例中，平行處理子系統612加入有對於繪圖及視訊處理最佳化的電路，其包括例如視訊輸出電路，並構成一圖形處理單元(GPU,“Graphics processing unit”)。在另一具體實施例中，平行處理子系統612加入有對於一般性處理最佳化的電路，而可保留底層的運算架構，如此處之更為詳細的說明。在又另一具體實施例中，平行處理子系統612可被整合於一或多個其它系統元件，例如記憶體橋接器605、CPU 602、及I/O橋接器607而形成一系統上晶片(SoC,“System on chip”)。CPU 602、平行處理子系統612、系統記憶體604、I/O橋接器607與開關616之一或多者可包括一箝制位元線讀取電路，例如箝制電路205、305、315、505、515與540。
將可瞭解到此處所示的系統僅為例示性，其有可能有多種變化及修正。該連接拓樸，包括橋接器的數目及配置等，皆可視需要修改。例如，在一些具體實施例中，系統記憶體604直接連接至CPU 602而非透過一橋接器連接，而其它裝置透過記憶體橋接器604及CPU 602與系統記憶體605進行通訊。在其它另外的拓樸中，平行處理子系統612連接至I/O橋接器607或直接連接至CPU 602，而非連接至記憶體橋接器605。在又其它的具體實施例中，一或多個CPU 602,I/O橋接器607，平行處理子系統612及記憶體橋接器605可被整合到一或多個晶片當中。此處所示的該等特定組件為選擇性；例如，其可支援任何數目的嵌入卡或周邊裝置。在一些具體實施例中，開關616被省略，且網路轉接器618及嵌入卡620,621直接連接至I/O橋接器607。
總而言之，該箝制電路用於維持一記憶體陣列中一儲存胞的一位元線在一接近固定的箝制電壓。於讀取作業期間，該位元線或互補位元線由該固定箝制電壓變化，且在該位元線或互補位元線上電流中的改變由該箝制電路轉換以產生可被取樣的一放大電壓而完成該讀取作業。該箝制電路藉由提供該位元 線與該放大的電壓之間一反饋路徑在每一位元線上維持該接近固定的箝制電壓。箝制該位元線至該接近固定的箝制電壓可降低讀取干擾故障的發生。此外，該箝制電路可利用多種儲存胞進行運作，且不需要在每次讀取作業之前預充電該等位元線。
本發明揭示之電路的一種好處為該等位元線不需要在每一次讀取作業之前被預充電。因此，相較於使用在每次讀取作業之前需要被預充電的儲存胞之記憶體陣列，即可顯著地降低該動態電力消耗。該箝制電路降低了讀取故障，所以該等儲存胞的該等不同電晶體之間的大小相依性可被排除。因此，即使當該等電晶體之該等特性由於該製造程序變化時，讀取作業仍可保持穩定。
本發明一具體實施例可以實作成由一電腦系統使用的一程式產品。該程式產品的程式定義該等具體實施例的功能(包括此處所述的方法)，並可包含在多種電腦可讀取儲存媒體上。例示性的電腦可讀取儲存媒體包括但不限於：(i)不可寫入儲存媒體(例如在一電腦內唯讀記憶體裝置，例如可由CD-ROM讀取的CD-ROM碟片，快閃記憶體，ROM晶片，或任何其它種類的固態非揮發性半導體記憶體)，其上可永久儲存資訊；及(ii)可寫入儲存媒體(例如在一磁碟機內的軟碟片、或硬碟機、或任何種類的固態隨機存取半導體記憶體)，其上可儲存可改變的資訊。
本發明已經參照特定具體實施例在以上進行說明。但是本技術專業人士將可瞭解到在不背離附屬申請專利範圍所提出之本發明的廣義精神與範圍之下可對其進行多種修正與改變。因此前述的說明及圖式係在以例示性而非限制性的角度來看待。
100‧‧‧6電晶體儲存胞
102‧‧‧字元線
105‧‧‧位元線
106‧‧‧位元線
108‧‧‧感測放大器
109‧‧‧輸出
110‧‧‧8電晶體儲存胞
112‧‧‧字元線寫入
114‧‧‧字元線讀取
115‧‧‧位元線寫入
116‧‧‧位元線寫入
120‧‧‧位元線讀取
200‧‧‧位元線讀取箝制電路
202,204‧‧‧字元線
205‧‧‧箝制電路
208‧‧‧位元線
209‧‧‧箝制的輸出
210‧‧‧儲存胞
212‧‧‧接近固定的箝制電壓
220‧‧‧儲存胞
226,228‧‧‧位元線
230‧‧‧位元線讀取箝制電路
232,234‧‧‧箝制的輸出
238‧‧‧感測放大器
240‧‧‧輸出
301‧‧‧位元線
302‧‧‧反饋電阻器
303‧‧‧反向器
304‧‧‧箝制的輸出
305‧‧‧位元線讀取箝制電路
311‧‧‧位元線
313‧‧‧反向器
314‧‧‧箝制的輸出
315‧‧‧位元線讀取箝制電路
321‧‧‧位元線
322‧‧‧負載電阻器
324‧‧‧箝制的輸出
325‧‧‧位元線讀取箝制電路
501‧‧‧位元線
502‧‧‧差動放大器
505‧‧‧位元線讀取箝制電路
515‧‧‧位元線讀取箝制電路
521‧‧‧位元線
522‧‧‧源極隨耦器
523‧‧‧反向器
524‧‧‧箝制的輸出
533‧‧‧等化信號
540‧‧‧位元線讀取箝制電路
541‧‧‧位元線
542‧‧‧傳輸閘極
543‧‧‧反向器
544‧‧‧箝制的輸出
546,548‧‧‧箝制信號
551,552‧‧‧位元線
553‧‧‧等化
561,562‧‧‧箝制的輸出
562‧‧‧寫入致能信號
564‧‧‧字元線
566‧‧‧讀取信號
600‧‧‧電腦系統
602‧‧‧中央處理單元
604‧‧‧系統記憶體
605‧‧‧記憶體橋接器
606‧‧‧通訊路徑
607‧‧‧輸入/輸出橋接器
608‧‧‧使用者輸入裝置
610‧‧‧顯示裝置
612‧‧‧平行處理子系統
613‧‧‧通訊路徑
614‧‧‧系統碟
616‧‧‧開關
618‧‧‧網路轉接器
620,621‧‧‧嵌入卡
所以，可以詳細瞭解本發明上述特徵之方式當中，本發明之一更為特定的說明簡述如上，其可藉由參照具體實施例來進行，其中一些例示於所附圖式中。但是應要注意到，該等附屬圖式僅例示本發明的典型具體實施例，因此其並非要做為本發明之範圍的限制，其可允許其它同等有效的具體實施例。
第一A圖例示根據先前技術設置在一記憶體陣列中一種習用的6電晶體儲存胞；第一B圖例示根據先前技術設置在一記憶體陣列中一種習用的8電晶體儲存胞；第一C圖例示根據先前技術用於分別執行第一A與一B圖所示之6或8電晶體儲存胞的一讀取作業之習用方法；第二A圖例示根據本發明一具體實施例中耦合至一位元線讀取箝制電路的一記憶體陣列之儲存胞的示意圖；第二B圖例示根據本發明一具體實施例中耦合至一位元線讀取箝制電路的一記憶體陣列之儲存胞的另一示意圖；第三A圖例示根據本發明一具體實施例使用具有反饋的一反向器之一位元線讀取箝制電路；第三B圖例示根據本發明一具體實施例使用具有反饋的多個反向器之一位元線讀取箝制電路；第三C圖例示根據本發明一具體實施例使用一疊接放大器的一位元線讀取箝制電路；第四圖例示根據本發明一或多種態樣用於使用一位元線讀取箝制電路執行一讀取作業之方法；第五A圖例示根據本發明一具體實施例使用一差動放大器的一位元線讀取箝制電路；第五B圖例示根據本發明一具體實施例使用一源極隨耦器提供反饋的一位元線讀取箝制電路；第五C圖例示根據本發明一具體實施例使用一傳輸閘極提供反饋且具有一箝制信號的一位元線讀取箝制電路； 第五D圖例示根據本發明一具體實施例使用一傳輸閘極提供反饋且具有一等化信號與一箝制信號的一位元線讀取箝制電路；第五E圖例示根據本發明一具體實施例中在一寫入作業之後的一讀取作業之時序圖；及第六圖例示設置成實作本發明一或多種態樣之電腦系統的方塊圖。
200‧‧‧位元線讀取箝制電路
202,204‧‧‧字元線
205‧‧‧箝制電路
208‧‧‧位元線
209‧‧‧箝制的輸出
210‧‧‧儲存胞
212‧‧‧接近固定的箝制電壓

Claims (10)

  1. 一種記憶體陣列，其包含：一位元線；一儲存胞，其耦合至該位元線，且當一字元線被致能時被讀取；及一箝制電路，其耦合至該位元線，且設置成於一讀取作業期間保持該位元線在一接近固定的箝制電壓。
  2. 如申請專利範圍第1項之記憶體陣列，其中該接近固定的箝制電壓經由一反饋子電路來維持。
  3. 如申請專利範圍第1項之記憶體陣列，其中該接近固定的箝制電壓經由耦合在該位元線與具有耦合至該位元線之一輸入端的一反向器之一輸出端之間的一電阻器來維持。
  4. 如申請專利範圍第3項之記憶體陣列，其中該電阻器包含一通道閘極。
  5. 如申請專利範圍第4項之記憶體陣列，其中該通道閘極於一寫入作業期間被除能。
  6. 如申請專利範圍第1項之記憶體陣列，其中該接近固定的箝制電壓經由串聯地耦合於該位元線與一電阻器的第一終端之間的多個反向器來維持，其中該電阻器的一相對終端耦合至該位元線。
  7. 如申請專利範圍第1項之記憶體陣列，另包含耦合至該儲存胞的一互補位元線。
  8. 如申請專利範圍第7項之記憶體陣列，另包含一電晶體，其耦合在該位元線與該互補位元線之間，且設置成等化在該位元線與該互補位元線上的電壓。
  9. 如申請專利範圍第1項之記憶體陣列，其中該接近固定的箝制電壓於該讀取作業期間的變化少於50毫伏特。
  10. 如申請專利範圍第1項之記憶體陣列，其中該接近固定的箝制電壓為一反向器的臨界電壓。
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