CN113948143A - 反熔丝存储单元状态检测电路及存储器 - Google Patents

反熔丝存储单元状态检测电路及存储器 Download PDF

Info

Publication number
CN113948143A
CN113948143A CN202010687695.0A CN202010687695A CN113948143A CN 113948143 A CN113948143 A CN 113948143A CN 202010687695 A CN202010687695 A CN 202010687695A CN 113948143 A CN113948143 A CN 113948143A
Authority
CN
China
Prior art keywords
memory cell
antifuse memory
node
state detection
antifuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010687695.0A
Other languages
English (en)
Other versions
CN113948143B (zh
Inventor
季汝敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010687695.0A priority Critical patent/CN113948143B/zh
Priority to PCT/CN2021/097868 priority patent/WO2022012202A1/zh
Priority to US17/445,372 priority patent/US11817159B2/en
Publication of CN113948143A publication Critical patent/CN113948143A/zh
Application granted granted Critical
Publication of CN113948143B publication Critical patent/CN113948143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本公开提供一种反熔丝存储单元状态检测电路及应用该电路的存储器，电路包括：电流提供模块，连接第一节点，用于提供恒定电流；反熔丝存储单元阵列，连接所述第一节点，包括至少一条位线，所述位线连接多个反熔丝存储单元和所述第一节点；比较器，第一输入端连接所述第一节点，第二输入端连接第一参考电压，用于检测所述反熔丝存储单元阵列中待测反熔丝存储单元的存储状态。本公开实施例可以提高反熔丝存储单元存储状态检测的准确度。

Description

反熔丝存储单元状态检测电路及存储器
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种反熔丝存储单元状态检测电路及应用该电路的存储器。
背景技术
一次性可编程存储(One time programmable，OTP)广泛应用于各类存储器中，用于实现损坏存储单元的冗余替换、电路模块的微调整等。常用的一次性可编程存储利用反熔丝存储单元的击穿或未击穿状态来进行信息存储。
通常仅通过简单的逻辑门电路(如反相器等)对反熔丝存储单元的击穿状态进行检测。在相关技术中，利用反相器来对反熔丝存储单元的击穿状态进行检测，如图1所示。如果待测反熔丝存储单元11属于被编程击穿的状态，通路电阻会比较小，那么在进行检测时，Node1节点上产生的电压较低，使得反相器的输出D_out为高；反之，如果待测反熔丝存储单元11属于未被编程击穿的状态，通路电阻会较大，Node1节点上产生的电压较高，超过反相器的翻转点，使得反相器的输出D_out为低。由于反熔丝存储单元被击穿后的电阻会在较宽范围内波动，以及工艺、电压、温度等因素对反相器等逻辑门电路的翻转点的影响，容易导致反熔丝存储单元的存储状态检测错误，造成芯片良率下降，因此亟需要一种性能更优的反熔丝存储单元状态检测电路。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种反熔丝存储单元状态检测电路及应用该电路的存储器，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的反熔丝存储单元的存储状态检测结果不准确的问题。
根据本公开的一个方面，提供一种反熔丝存储单元状态检测电路，包括：电流提供模块，连接第一节点，用于提供恒定电流；反熔丝存储单元阵列，连接所述第一节点，包括至少一条位线，所述位线连接多个反熔丝存储单元和所述第一节点；比较器，第一输入端连接所述第一节点，第二输入端连接第一参考电压，用于检测所述反熔丝存储单元阵列中待测反熔丝存储单元的存储状态。
在本公开的一种示例性实施例中，所述电流提供模块包括：放大器，第一输入端连接第二参考电压，第二输入端连接第二节点，输出端连接第三节点；第一开关元件，第一端连接电源电压，第二端连接所述第二节点，控制端连接所述第三节点；参考电阻，第一端连接所述第二节点，第二端接地；第二开关元件，第一端连接所述电源电压，第二端连接所述第一节点，控制端连接所述第三节点。
在本公开的一种示例性实施例中，还包括：触发器，输入端连接所述比较器的输出端。
在本公开的一种示例性实施例中，所述多个反熔丝存储单元的字线和所述比较器的输出端均连接控制器。
在本公开的一种示例性实施例中，所述多个反熔丝存储单元的字线和所述触发器的输出端均连接控制器。
在本公开的一种示例性实施例中，所述控制器设置为：在第一时间点对待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至位线；在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；其中，所述第二时间点在所述第一时间点之后。
在本公开的一种示例性实施例中，所述参考电阻为ZQ校准电阻。
在本公开的一种示例性实施例中，所述参考电阻的第一端通过第三开关元件连接所述第二节点，所述第三开关元件的控制端连接控制器，所述控制器设置为在第三时间点控制所述第三开关元件导通，所述第三时间点在第二时间点之前。
在本公开的一种示例性实施例中，所述反熔丝存储单元阵列包括：多个反熔丝存储单元子阵列，每个所述反熔丝存储单元子阵列对应一条位线，每个所述反熔丝存储单元子阵列包括多个反熔丝存储单元；与所述反熔丝存储单元子阵列对应的多个第四开关元件，每个所述第四开关元件的第一端连接对应的反熔丝存储单元子阵列的位线，每个所述第四开关元件的第二端连接所述第一节点，所述第四开关元件的默认状态为关断状态。
在本公开的一种示例性实施例中，每个所述第四开关元件的控制端连接控制器，所述控制器设置为：在第四时间点对待测反熔丝存储单元所在的反熔丝存储单元子阵列对应的第四开关元件输出第二控制信号以控制所述第四开关元件导通；在第一时间点对所述待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至位线；在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；其中，所述第四时间点在所述第二时间点之前。
根据本公开的一个方面，提供一种反熔丝存储单元状态检测方法，应用于上述的反熔丝存储单元状态检测电路，包括：在第一时间点对待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至位线；在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；其中，所述第二时间点在所述第一时间点之后。
在本公开的一种示例性实施例中，所述反熔丝存储单元阵列包括：多个反熔丝存储单元子阵列，每个所述反熔丝存储单元子阵列对应一条位线，每个所述反熔丝存储单元子阵列包括多个反熔丝存储单元；与所述反熔丝存储单元子阵列对应的多个第四开关元件，每个所述第四开关元件的第一端连接对应的反熔丝存储单元子阵列的位线，每个所述第四开关元件的第二端连接所述第一节点，每个所述第四开关元件的控制端连接控制器，所述第四开关元件的默认状态为关断状态；所述方法还包括：在第四时间点对待测反熔丝存储单元所在的反熔丝存储单元子阵列对应的第四开关元件输出第二控制信号以控制所述第四开关元件导通，所述第四时间点在所述第二时间点之前。
根据本公开的一个方面，提供一种存储器，包括如上述任意一项所述的反熔丝存储单元状态检测电路。
本公开实施例通过使用恒定电流将待测反熔丝存储单元的电阻反映在第一节点的电压上，使用比较器比对第一节点的电压和第一参考电压判断待测反熔丝存储单元的电阻，进而判断待测反熔丝存储单元的存储状态，可以使得翻转点得到精确控制、获得更准确的检测结果，避免由于反熔丝存储单元的击穿状态电阻波动和逻辑门的翻转点偏移导致对反熔丝存储单元的存储状态误判。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中反熔丝存储单元状态检测电路的示意图。
图2是本公开示例性实施例中反熔丝存储单元状态检测电路的结构示意图。
图3是本公开一个实施例中反熔丝存储单元状态检测电路的电路示意图。
图4是图3所示实施例中反熔丝存储单元状态检测电路的另一种电路示意图。
图5是图4所示实施例中控制器CON实现的检测方法的流程图。
图6是本公开另一个实施例的反熔丝存储单元状态检测电路的电路示意图。
图7是本公开又一个实施例中反熔丝存储单元状态检测电路的电路示意图。
图8是本公开再一个实施例中反熔丝存储单元状态检测电路的电路示意图。
图9是图8所示实施例中控制器CON实现的检测方法的流程图。
图10是本公开实施例中反熔丝存储单元的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它状态下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开示例性实施例中反熔丝存储单元状态检测电路的结构示意图。
参考图2，反熔丝存储单元状态检测电路200可以包括：
电流提供模块21，连接第一节点N1，用于提供恒定电流；
反熔丝存储单元阵列22，连接所述第一节点N1，包括多个反熔丝存储单元，所述多个反熔丝存储单元的位线连接所述第一节点N1；
比较器23，第一输入端连接所述第一节点N1，第二输入端连接第一参考电压Vtrip，用于检测反熔丝存储单元阵列22中待测反熔丝存储单元的存储状态。
图2所示的反熔丝存储单元阵列22和反熔丝存储单元的结构请参见图1和图10。
图3是本公开一个实施例中反熔丝存储单元状态检测电路的电路示意图。
参考图3，在一个实施例中，电流提供模块21可以包括：
放大器OP，第一输入端连接第二参考电压Vref，第二输入端连接第二节点N2，输出端连接第三节点N3；
第一开关元件M1，第一端连接电源电压VDD，第二端连接第二节点N2，控制端连接第三节点N3；
参考电阻Rref，第一端连接第二节点N2，第二端接地；
第二开关元件M2，第一端连接电源电压VDD，第二端连接第一节点N1，控制端连接第三节点N3。
在图3所示实施例中，如果第一开关元件M1、第二开关元件M2均为N型晶体管，放大器OP的第一输入端为同相输入端，第二输入端为反相输入端。如果第一开关元件M1、第二开关元件M2均为P型晶体管，放大器OP的第一输入端为反相输入端，第二输入端为同相输入端。本领域技术人员可以根据第一开关元件M1和第二开关元件M2的设置自行确定放大器的连接方式，本公开不以此为限。
图4是图3所示实施例中反熔丝存储单元状态检测电路的另一种电路示意图。
参考图4，在一个实施例中，反熔丝存储单元阵列22和比较器23均连接控制器CON。具体可以为，控制器CON连接反熔丝存储单元阵列22中的各反熔丝存储单元的字线，连接比较器23的输出端。
图5是图4所示实施例中控制器CON实现的检测方法的流程图。
参考图5，控制器CON可以设置为执行检测方法500，检测方法500可以包括：
步骤S1，在第一时间点对待测反熔丝存储单元的字线输出第一控制信号以控制待测反熔丝存储单元电连接至位线；
步骤S2，在第二时间点获取比较器的输出信号以确定待测反熔丝存储单元的存储状态；
其中，第二时间点在第一时间点之后。
下面结合图2～图4对图5所述的控制方法进行说明。
在第一时间点控制待测反熔丝存储单元被选中后，第一节点N1存在等效电阻R，该等效电阻R既可以为待测反熔丝存储单元在击穿状态下的电阻R1也可以为在未击穿状态下的电阻R2。上述R1和R2均是统计结果，通过在反熔丝存储单元的研发和生产过程中对R1和R2进行统计分析得出。
电流提供模块21通过电流镜结构(包括放大器OP、第一开关元件M1、第二开关元件M2、参考电阻Rref)为第一节点N1提供恒定电流I，具体可以为：通过放大器OP的设置，第二节点N2的电压会维持与放大器OP所连接的第二参考电压Vref相同的电压值，从而通过参考电阻Rref在第二节点N2所在的通路产生第一电流。由于第一开关元件M1和第二开关元件M2的设置，使得第一节点N1所在的通路产生第二电流，该第二电流与第一电流成恒定比例关系，该比例由第一开关元件M1和第二开关元件M2的尺寸、性能决定。即，第二电流同样为恒定电流，在本公开实施例中将第二电流称为恒定电流I。
该恒定电流I与第一节点N1的等效电阻R为第一节点N1提供电压V，V＝IR。由上述分析可知，在等效电阻R约等于R1或R2的情况下，第一节点N1的电压有V1＝IR1或者V2＝IR2，即第一节点N1的电压存在V1和V2两种情况。
通过使用比较器23将第一节点N1的电压与第一参考电压Vtrip进行比较，即可判断出待测反熔丝存储单元的电阻，进而判断待测反熔丝存储单元的存储状态。在一个实施例中，可以使用差分放大器实现比较器23的功能。例如，可以通过将差分放大器(例如为简单的两级比较器)设置为自偏置电路以避免过多的偏置电流走线并准确控制翻转点。
获取比较器23的输出信号的方法既可以为在第二时间点读取比较器23的输出信号，也可以为通过比较器23的使能引脚控制比较器23在第二时间点转变为使能状态，输出第一节点N1的电压与第一参考电压Vtrip的比较结果。
在一个实施例中，可以通过测量多个反熔丝存储单元以确定反熔丝存储单元在击穿状态下的最大电阻和在未击穿状态下的最小电阻，并根据该击穿状态下的最大电阻和未击穿状态下的最小电阻确定V1和V2，将第一参考电压Vtrip设置为V1和V2的平均值，以尽可能降低误判几率，以提高检测准确度。
需要注意的是，为了避免Vtrip与V1或V2的差值的绝对值低于比较器23的差分电压输入阈值，可以在设计比较器23时，设计差分电压输入阈值小于V1与V2差值的二分之一，以使比较器23能够准确输出第一节点N1的电压与第一参考电压Vtrip的比较结果。此处所称的差分电压输入阈值指的是比较器能否识别出的正向输入端和反向输入端的最小电压差。
此外，为了防止在待测反熔丝存储单元未击穿状态下，第一节点N1处的电压V2超过比较器23的输入电压上限，可以通过设置合适的参考电阻Rref的阻值来调节恒定电流I，进而调节V2的值。
在一些实施例中，可以使用ZQ校准电阻作为参考电阻Rref。
图6是本公开另一个实施例的反熔丝存储单元状态检测电路的电路示意图。
参考图6，检测电路还可以包括：
第三开关元件M3，第一端连接参考电阻Rref的第一端，第二端连接第二节点N2，控制端连接控制器CON。
此时控制器CON可以设置为在第三时间点控制第三开关元件M3导通，该第三时间点在第二时间点之前，以对第一节点N1提供恒定电流。
当参考电阻通过ZQ校准电阻实现时，控制第三开关元件M3的开关状态可以控制ZQ校准电阻接入反熔丝存储单元状态检测电路或断开与反熔丝存储单元状态检测电路的连接，以保障ZQ校准电阻的正常工作的安全性。
此外，无论是否通过ZQ校准电阻实现参考电阻Rref，第三开关元件M3的设置均可以使电流提供模块21开始提供恒定电流I的时间点得到控制，即可以通过控制第三开关元件M3的导通控制恒定电流I出现的时间点，从而提高反熔丝存储单元状态检测的准确度。此时，第三时间点既可以在第一时间点之前，也可以在第一时间点之后。
图7是本公开又一个实施例中反熔丝存储单元状态检测电路的电路示意图。
参考图7，在本公开的其他实施例中，检测电路还可以包括：
触发器24，触发器24的输入端连接比较器23的输出端，触发器23的第一输出端和第二输出端均连接控制器CON。
触发器24例如可以为D触发器，用于对比较器23的输出信号进行锁存，以方便控制器CON读取。本领域技术人员可以根据需要自行设计触发器24，本公开不以此为限。
图8是本公开再一个实施例中反熔丝存储单元状态检测电路的电路示意图。
参考图8，在一个实施例中，第一节点N1可以用于连接多个位线，反熔丝存储单元阵列22可以包括：
多个反熔丝存储单元子阵列22m(m为位线序号)，每个反熔丝存储单元子阵列22m对应一条位线BLm，每个反熔丝存储单元子阵列22m包括多个反熔丝存储单元；
与反熔丝存储单元子阵列22m对应的多个第四开关元件M4m，每个第四开关元件M4m的第一端连接对应的反熔丝存储单元子阵列22m的位线BLm，每个第四开关元件M4m的第二端连接第三节点N3，每个第四开关元件M4m的控制端连接控制器CON，第四开关元件M4m的默认状态为关断状态。
通过在第一节点N1连接多个反熔丝存储单元子阵列22m，共享反熔丝存储状态检测电路，来对多个反熔丝存储单元子阵列22m中的反熔丝存储单元的存储状态进行检测，可以极大的节省电路面积，在一个实施例中，第一节点N1可以同时连接16个位线，具体方式如图9所示。
图9是图8所示实施例中控制器CON实现的检测方法的流程图。
参考图9，在图8所示电路中，控制器CON可以设置为执行以下方法：
步骤S91，在第四时间点对待测反熔丝存储单元所在的反熔丝存储单元子阵列对应的第四开关元件输出第二控制信号以控制该第四开关元件导通；
步骤S1，在第一时间点对待测反熔丝存储单元的字线输出第一控制信号控制待测反熔丝存储单元电连接至位线；
步骤S2，在第二时间点获取比较器的输出信号以确定待测反熔丝存储单元的存储状态；
其中，第一时间点和第四时间点均在第二时间点之前。
即图5所示的方法还可以包括步骤S91，步骤S91与步骤S1的顺序可以调换。
在图9所示实施例中，第四时间点可以在第一时间点之前，也可以在第一时间点之后，还可以与第一时间点相等，只要第四时间点和第一时间点均在第二时间点之前即可，以在第二时间点开始检测第一节点N1的电压前开启配置好电流通路。
此外，当电路包含上述实施例的第三开关元件M3时，上述第三时间点与第一时间点、第四时间点均在第二时间点之前。控制第三开关元件M3导通、第四开关元件M4m导通、控制待测反熔丝存储单元电连接至位线的顺序均可以调换，只要在第二时间点获取电压比较结果之前完成即可。
当第四开关元件为P型晶体管时，第二控制信号为低电平；当第四开关元件为N型晶体管时，第二控制信号为高电平。当第四开关元件为其他类型的元件时，第二控制信号也可以为其他类型的信号，本公开对此不作特殊限制。
图10本公开实施例中反熔丝存储单元的示意图。
参考图10，反熔丝存储单元101可以包括：
选择开关元件M，选择开关元件M的第一端连接反熔丝存储单元101的位线；
反熔丝元件F，反熔丝元件F的第一端连接于选择开关元件M的第二端；
其中，选择开关元件M的控制端和反熔丝元件F的控制端均连接于控制器。
本公开实施例提供的反熔丝存储单元状态检测电路通过使用电流提供模块为第一节点提供恒定电流，将待测反熔丝存储单元的电阻反映在第一节点的电压上，对第一节点的电压与第一参考电压进行比较，可以尽量降低电压误判概率，使比较器的输出更为准确，避免相关技术中由于反熔丝存储单元的电阻波动和逻辑门的翻转电压偏移导致的反熔丝存储单元的存储状态误判。
根据本公开的一个方面，提供一种存储器，包括如上述任意一项所述的反熔丝存储单元状态检测电路。该存储器例如可以是DRAM存储器。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (13)

1.一种反熔丝存储单元状态检测电路，其特征在于，包括：
电流提供模块，连接第一节点，用于提供恒定电流；
反熔丝存储单元阵列，连接所述第一节点，包括至少一条位线，所述位线连接多个反熔丝存储单元和所述第一节点；
比较器，第一输入端连接所述第一节点，第二输入端连接第一参考电压，用于检测所述反熔丝存储单元阵列中待测反熔丝存储单元的存储状态。
2.如权利要求1所述的反熔丝存储单元状态检测电路，其特征在于，所述电流提供模块包括：
放大器，第一输入端连接第二参考电压，第二输入端连接第二节点，输出端连接第三节点；
第一开关元件，第一端连接电源电压，第二端连接所述第二节点，控制端连接所述第三节点；
参考电阻，第一端连接所述第二节点，第二端接地；
第二开关元件，第一端连接所述电源电压，第二端连接所述第一节点，控制端连接所述第三节点。
3.如权利要求1所述的反熔丝存储单元状态检测电路，其特征在于，还包括：
触发器，输入端连接所述比较器的输出端。
4.如权利要求1所述的反熔丝存储单元状态检测电路，其特征在于，所述多个反熔丝存储单元的字线和所述比较器的输出端均连接控制器。
5.如权利要求3所述的反熔丝存储单元状态检测电路，其特征在于，所述多个反熔丝存储单元的字线和所述触发器的输出端均连接控制器。
6.如权利要求4或5所述的反熔丝存储单元状态检测电路，其特征在于，所述控制器设置为：
在第一时间点对待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至所述位线；
在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；
其中，所述第二时间点在所述第一时间点之后。
7.如权利要求2所述的反熔丝存储单元状态检测电路，其特征在于，所述参考电阻为ZQ校准电阻。
8.如权利要求7所述的反熔丝存储单元状态检测电路，其特征在于，所述参考电阻的第一端通过第三开关元件连接所述第二节点，所述第三开关元件的控制端连接控制器，所述控制器设置为在第三时间点控制所述第三开关元件导通，所述第三时间点在第二时间点之前。
9.如权利要求1所述的反熔丝存储单元状态检测电路，其特征在于，所述反熔丝存储单元阵列包括：
多个反熔丝存储单元子阵列，每个所述反熔丝存储单元子阵列对应一条位线，每个所述反熔丝存储单元子阵列包括多个反熔丝存储单元；
与所述反熔丝存储单元子阵列对应的多个第四开关元件，每个所述第四开关元件的第一端连接对应的反熔丝存储单元子阵列的位线，每个所述第四开关元件的第二端连接所述第一节点，所述第四开关元件的默认状态为关断状态。
10.如权利要求9所述的反熔丝存储单元状态检测电路，其特征在于，每个所述第四开关元件的控制端连接控制器，所述控制器设置为：
在第四时间点对待测反熔丝存储单元所在的反熔丝存储单元子阵列对应的第四开关元件输出第二控制信号以控制所述第四开关元件导通；
在第一时间点对所述待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至位线；
在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；
其中，所述第四时间点在所述第二时间点之前。
11.一种反熔丝存储单元状态检测方法，其特征在于，应用于如权利要求1～8任一项所述的反熔丝存储单元状态检测电路，包括：
在第一时间点对待测反熔丝存储单元的字线输出第一控制信号以控制所述待测反熔丝存储单元电连接至位线；
在第二时间点获取所述比较器的输出信号以确定所述待测反熔丝存储单元的存储状态；
其中，所述第二时间点在所述第一时间点之后。
12.如权利要求11所述的反熔丝存储单元状态检测方法，其特征在于，所述反熔丝存储单元阵列包括：多个反熔丝存储单元子阵列，每个所述反熔丝存储单元子阵列对应一条位线，每个所述反熔丝存储单元子阵列包括多个反熔丝存储单元；与所述反熔丝存储单元子阵列对应的多个第四开关元件，每个所述第四开关元件的第一端连接对应的反熔丝存储单元子阵列的位线，每个所述第四开关元件的第二端连接所述第一节点，每个所述第四开关元件的控制端连接控制器，所述第四开关元件的默认状态为关断状态；
所述方法还包括：
在第四时间点对待测反熔丝存储单元所在的反熔丝存储单元子阵列对应的第四开关元件输出第二控制信号以控制所述第四开关元件导通，所述第四时间点在所述第二时间点之前。
13.一种存储器，其特征在于，包括如权利要求1～10任一项所述的反熔丝存储单元状态检测电路。
CN202010687695.0A 2020-07-16 2020-07-16 反熔丝存储单元状态检测电路及存储器 Active CN113948143B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010687695.0A CN113948143B (zh) 2020-07-16 2020-07-16 反熔丝存储单元状态检测电路及存储器
PCT/CN2021/097868 WO2022012202A1 (zh) 2020-07-16 2021-06-02 反熔丝存储单元状态检测电路及存储器
US17/445,372 US11817159B2 (en) 2020-07-16 2021-08-18 Circuit for detecting anti-fuse memory cell state and memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010687695.0A CN113948143B (zh) 2020-07-16 2020-07-16 反熔丝存储单元状态检测电路及存储器

Publications (2)

Publication Number Publication Date
CN113948143A true CN113948143A (zh) 2022-01-18
CN113948143B CN113948143B (zh) 2024-06-25

Family

ID=79326413

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010687695.0A Active CN113948143B (zh) 2020-07-16 2020-07-16 反熔丝存储单元状态检测电路及存储器

Country Status (2)

Country Link
CN (1) CN113948143B (zh)
WO (1) WO2022012202A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101620889A (zh) * 2008-07-02 2010-01-06 中芯国际集成电路制造(北京)有限公司 熔丝感应电路
US20120182782A1 (en) * 2004-05-06 2012-07-19 Sidense Corp. Methods for testing unprogrammed otp memory
JP2013101731A (ja) * 2011-11-08 2013-05-23 Renesas Electronics Corp 不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法
JP2013101744A (ja) * 2012-12-27 2013-05-23 Fujitsu Semiconductor Ltd ヒューズ素子読み出し回路
CN103366790A (zh) * 2012-03-30 2013-10-23 硅存储技术公司 用于读出放大器的可调整参考发生器
CN103943144A (zh) * 2014-04-30 2014-07-23 中国科学院上海微系统与信息技术研究所 参考电阻优化的相变存储器读电路及参考电阻优选方法
CN104751895A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器、电熔丝存储阵列的检测电路及方法
CN106297891A (zh) * 2016-09-07 2017-01-04 英特格灵芯片(天津)有限公司 一种熔丝存储装置的检测方法及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082061B2 (en) * 2004-12-03 2006-07-25 Macronix International Co., Ltd. Memory array with low power bit line precharge
CN101916583B (zh) * 2010-07-30 2015-12-09 上海华虹宏力半导体制造有限公司 灵敏放大器以及存储器
KR101855295B1 (ko) * 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US9099191B2 (en) * 2013-06-04 2015-08-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US10658048B2 (en) * 2018-08-16 2020-05-19 Stmicroelectronics S.R.L. Floating boosted pre-charge scheme for sense amplifiers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120182782A1 (en) * 2004-05-06 2012-07-19 Sidense Corp. Methods for testing unprogrammed otp memory
CN101620889A (zh) * 2008-07-02 2010-01-06 中芯国际集成电路制造(北京)有限公司 熔丝感应电路
JP2013101731A (ja) * 2011-11-08 2013-05-23 Renesas Electronics Corp 不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法
CN103366790A (zh) * 2012-03-30 2013-10-23 硅存储技术公司 用于读出放大器的可调整参考发生器
JP2013101744A (ja) * 2012-12-27 2013-05-23 Fujitsu Semiconductor Ltd ヒューズ素子読み出し回路
CN104751895A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器、电熔丝存储阵列的检测电路及方法
CN103943144A (zh) * 2014-04-30 2014-07-23 中国科学院上海微系统与信息技术研究所 参考电阻优化的相变存储器读电路及参考电阻优选方法
CN106297891A (zh) * 2016-09-07 2017-01-04 英特格灵芯片(天津)有限公司 一种熔丝存储装置的检测方法及装置

Also Published As

Publication number Publication date
WO2022012202A1 (zh) 2022-01-20
CN113948143B (zh) 2024-06-25

Similar Documents

Publication Publication Date Title
US11817159B2 (en) Circuit for detecting anti-fuse memory cell state and memory
US8058921B2 (en) Fuse circuits
US6548884B2 (en) Semiconductor device
US6434068B1 (en) Nonvolatile semiconductor memory with testing circuit
US5959445A (en) Static, high-sensitivity, fuse-based storage cell
CN210925501U (zh) 一次可编程存储器的读写电路
US8248838B2 (en) Semiconductor device
CN105139891B (zh) 一种用于校准模拟集成电路的方法及装置
CN113948144B (zh) 反熔丝存储单元状态检测电路及存储器
CN113948142B (zh) 反熔丝存储单元状态检测电路及存储器
WO2022012269A1 (zh) 反熔丝存储单元状态检测电路及存储器
CN113948143B (zh) 反熔丝存储单元状态检测电路及存储器
US20220020443A1 (en) Anti-fuse memory cell state detection circuit and memory
US6785163B2 (en) Trim circuit and method for tuning a current level of a reference cell in a flash memory
US20240145018A1 (en) Anti-fuse circuit and anti-fuse unit programming state real-time verification method
CN114597856B (zh) 传感器麦克风及其内置校准电路的保护电路、方法
CN112863584A (zh) 一次可编程存储器的读写电路
US5355341A (en) Integrated memory having improved testing means
US11817163B2 (en) Circuit for detecting state of anti-fuse storage unit and memory device thereof
KR100689804B1 (ko) 반도체 메모리 장치의 고전압 발생회로
CN221884676U (zh) 一种集成的efuse数据读出电路和电子设备
EP3179478A1 (en) Resistive memory and memory cell thereof
US12046313B2 (en) OTP device with read module and biasing circuitry to detect and measure accurate breakdown states of anti-fuse memory cells
US8085056B2 (en) Circuit for testing internal voltage of semiconductor memory apparatus
KR100543192B1 (ko) 프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant