KR100252736B1

KR100252736B1 - 전력 소비가 저하된, 높은 속도의 비휘발성 반도체 메모리 소자

Info

Publication number: KR100252736B1
Application number: KR1019970036092A
Authority: KR
Inventors: 마사노리 히라노
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-07-30
Filing date: 1997-07-30
Publication date: 2000-05-01
Also published as: EP0822558A3; EP0822558A2; US5801992A; JPH1050080A; JP2908332B2; KR980011504A

Abstract

반도체 판독 전용 메모리 소자의 전류원(55)은 메모리 셀이 증가형 트랜지스터 또는 공핍형 트랜지스터에 의해 실현되는지를 알기 위해, 디지트 라인(DLO-DLk)을 통해서 메모리 셀에 전류를 공급하고, 전위 전달 회로(57)는 감지 증폭기(52)에 접속된 입력 라인(SIL)으로부터 선행충전 레벨을 방전하거나, 메모리 셀의 드레인 노드에서 전위 레벨에 따라 선행충전 레벨을 유지함으로써, 소량의 입력 라인의 기생 커패시턴스에 의해 감지 증폭기는 메모리 셀의 동작 모드를 빨리 결정할 수 있다.

Description

전력 소비가 저하된, 높은 속도의 비휘발성 반도체 메모리 소자

본 발명은 비휘발성 반도체 메모리 소자에, 더욱 상세하게는 속도가 빠르고 전력 소비량이 낮은 비휘발성 반도체 메모리 소자에 관한 것이다.

반도체 판독 전용 메모리 소자는 메모리 트랜지스터의 임계치의 형태로 데이터 비트를 저장하며, 그 데이터 비트는 디지트 라인으로부터 메모리 트랜지스터로 전류를 공급함으로써 판독된다. 메모리 트랜지스터가 낮은 임계치이면, 관련된 워드 라인상의 판독 전위는 메모리 트랜지스터가 켜지도록 하고, 전류는 그 메모리 트랜지스터를 통과한다. 그 결과, 디지트 라인상의 전위 레벨이 저하된다. 한편, 메모리 트랜지스터가 높은 임계치를 가지면, 워드 라인상의 판독 전위가 메모리 트랜지스터로 하여금 꺼져있도록 하고, 메모리 트랜지스터에 전류가 흐르지 않는다. 메모리 트랜지스터는 디지트 라인상의 전위 레벨을 유지한다. 따라서, 저장된 데이터 비트의 논리 레벨은 메모리 트랜지스터의 임계치에 의존하는 디지트 라인 변수에 대한 전위 레벨로 변환된다.

도1은 반도체 판독 전용 메모리 소자의 전형적인 예이다. 각각 작은 원으로 나타낸 8개의 메모리 트랜지스터는 직렬로 접속되어 메모리 블록을 형성한다. 높은 임계치와 낮은 임계치가 선택적으로 메모리 트랜지스터에 할당되고, 낮은 임계치를 갖는 메모리 트랜지스터와 높은 임계치를 갖는 메모리 트랜지스터는 편향 모드와 증강 모드에서 각각 작동한다. 낮은 임계치를 갖는 메모리 트랜지스터는 작은 원안의 수직선으로 표시된 것이며, 그 수직 막대는 높은 임계치를 갖는 메모리 트랜지스터를 나타내는 작은 원으로부터 제거된다.

각 메모리 셀 블록의 8개의 메모리 트랜지스터는 각각 워드 라인(WO, W1, W2, W3, W4, W5, W6 및 W7)에 의해 게이트되고, 워드 라인(W0 내지 W7)은 낮은 임계치와 높은 임계치 사이의 판독 레벨로 선택적으로 변경된다.

복수의 메모리 셀 블록(MCC11, MCC12, MCC1m, MCC1n,..., MCCm1, MCCm2, MCCmm 및 MCCmn)은 행과 열로 배열되어 있고, 디지트 라인(DL0/DL1/DL2/../DLj)은 메모리 셀 블록 또는 메모리 셀 섹션(10x, 11x, 12x,... 및 1ix)의 두 열 마다 연관되어 있다. 각 행에 있는 두 개의 인접한 메몰 셀 블록마다 메모리 셀 블록 쌍을 형성하고, 따라서, 디지트 라인(DLO 내지 DLj) 중의 하나는 연관된 메모리 셀 섹션(10x, 11x, 12x,... 및 1ix)의 메모리 셀 블록 쌍에 관련된다. 메모리 셀 블록(MCC11 내지 MCC12)은 예를들면 메모리 셀 블록 쌍 중의 하나를 형성한다.

복수의 블록 선택기(BSC01/BSCO2,... 및 BSCj1/BSCj2)는 각각 메모리 셀 블록 쌍(MCC11/MCC12, MCC1m/MCCm2,..., MCCm1/MCC1n, MCCmm/MCCmn)에 접속되어 있고, 디지트 라인(DLO 내지 DLj)는 연관된 메모리 셀 섹션(1Ox 내지 1ix)의 블록 선택기에 접속되어 있다. 예를들면, 디지트 라인(DLO)은 블록 선택기(BSCO1)에 있는 그의 한쪽 끝과, 블록 선택기(BSCO2)의 다른 한쪽에 접속되어 있고, 메모리 셀 블록(MCC11, MCC12, MCC1m 및 MCCm2)에 접속되어 있다. 메모리 셀 블록 쌍(MCC11/MCC12/MCC1m/MCCm2,..., MCC1m/MCC1n, MCCmm/MCCmn)은 접지선(GND)의 다른 한쪽에 접속되어 있다.

블록 선택기(BSCO1 내지 BSCj2)의 각각은 각각 작은 원으로 표시한 4개의 스위칭 트랜지스터에 의해 실현된다. 증가형 스위칭 트랜지스터는 작은 원 안에 수직 막대로 표시되어 있고, 편향타입 스위칭 트랜지스터는 수직 막대 없는 작은 원으로 표시되어 있다. 스위칭 트랜지스터는 블록 선택 라인(BS0, BS1, BS2 및 BS3)에 의해 게이트되며, 블록 선택 라인(BS0 내지 BS3)은 블록 선택기(BSCO1 내지 BSCj2)로 하여금 메모리 셀 블록(MCC11 내지 MCCmn)을 연관된 디지트 라인(DLO 내지 DLj)에 선택적으로 접속하도록 한다. 예를들면, 브록 선택 라인(BS0, BS1, BS2, BS3)은 메모리 셀 블록(MCC11, MCC12, MCCm1 및 MCCm2) 중의 하나가 디지트 라인(DL0)에 접속된 메모리 셀 블록(MCC11, MCC12, MCCm1 및 MCCm1)에 접속되도록 한다.

열 선택기(20)는 감지 증폭기(30)와 디지트 라인(DL0 내지 DLj) 사이에 접속되어 있고, 스위칭 트랜지스터(T20, T21, T22,..., T2j)의 병렬 조합에 의해 구현된다. 스위칭 트랜지스터(T20 내지 T2j)는 각각 열 선택 라인(Y0, Y1, Y2,... 및 Yj)에 의해 게이트되고, 열 선택 라인(Y0 내지 Yj) 중의 하나는 관련된 디지트 라인(DLO 내지 DLj)을 감지 증폭기(30)에 접속하도록 활성 레벨로 변경된다.

복수의 방전 트랜지스터(T40, T41, T42 및 T4j)는 디지트 라인(DL0, DL1, DL2, DLj)과 접지선(GND) 사이에 접속되어 있고, 방전 제어 라인(DC)에 의해 게이트되어 있다. 방전 트랜지스터(T40 내지 T4j)는 메모리 트랜지스터 중의 임의의 하나에 데이터 액세스의 완료시키고, 디지트 라인(DLO 내지 DLj)은 접지선(GND)으로 방전된다.

도2는 메모리 트랜지스터들 중 하나로의 액세스를 설명한다. 앞의 액세가 완료되면, 방전 제어 라인(DC)은 활성 고레벨로 변경되고, 디지트 라인(DLO 내지 DL3)은 방전 트랜지스터(T40 내지 T4j)로 방전된다.

외부 어드레스 신호는 시간(t1)에서 선행기술의 반도체 판독 전용 메모리 소자를 도착하는 것으로 가정된다. 외부 어드레스 신호는 디코드되고, 선택라인(Y0 내지 Yj) 중의 하나와 블록 선택 라인(BS0 내지 BS3) 중의 하나는 활성 고 레벨로 변경되고, 워드 라인(W0 내지 W7) 중의 하나는 활성 저레벨로 저하된다. 스위칭 트랜지스터(T20 내지 T2I) 중에서 선택된 것이 켜지고, 디지트 라인(DLO 내지 DLj) 중에서 연관된 것은 열 선택기(20)를 통해서 감지 증폭기(30)에 접속되어 있다.

디지트 라인(DLO)은 선택될 것으로 가정된다. 선택된 디지트 라인(DLO)에 관해서, 블록 선택 라인(BSO 내지 BS3) 중의 하나는 활성 고레벨로 변경되고, 디지트 라인(DLO)을 메모리 셀 블록(MC11/MMC12/MMCm1/MMCm2) 중의 하나에 디지트 라인(DLO)에 접속하도록 한다. 블록 선택 라인(BSO)은 활성 고레벨로 변경되도록 변경되고, 블록 선택 라인(BSO)은 브록 선택기(BSCO1)로 하여금 디지트 라인(DLO)을 메모리 셀 블록(MMC11)에 접속하도록 한다. 그러면, 감지 증폭기(30)는 메모리셀 블록(MMC11)에 전기적으로 접속되고, 스위칭 트랜지스터(T20)와 블록 선택기(BSC01)를 통해서 메모리 셀 블록(MMC11)에 전류를 공급한다. 워드라인(W0 내지 W7) 중의 하나는 활성 저레벨 또는 판독 전위 레벨로 변경되고, 다른 워드 라인은 비활성 고레벨로 유지된다. 워드 라인(W)은 판독 전위 레벨로 변경되면, 워드 라인(W1)은 메모리 셀 블록(MMC11)의 증가형 메모리 트랜지스터에 접속되어 있고, 전도성 채널은 증가형 메모리 트랜지스터에서 일어나지 않는다. 이러한 이유 때문에, 전류는 증가형 메모리 트랜지스터를 통과하지 않으며, 디지트 라인(DLO)은 플롯(PL1)에 의해 지적된 고레벨에서 유지된다. 다음에, 감지 증폭기(30)는 증가형이 될 액세스된 메모리 트랜지스터를 결정하고, 증가형을 나타내는 출력 데이터 신호를 생성한다.

워드 라인(W3)이 활성 저레벨로 변경된다면, 워드 라인(W3)은 공핍형 메모리 트랜지스터에 접속되고, 전도성 채널에 의해 전류는 공핍형 메모리 트랜지스터를 통과한다. 그 결과, 디지트 라인(DLO) 상의 전위 레벨은 플롯(PL2)로 나타낸 것처럼 붕괴되고, 감지 증폭기는 공핍형을 나타내는 출력 데이터 신호(Dout)를 생성한다.

감지 증폭기(30)가 액세스된 메모리 트랜지스터의 동작 모드를 결정한 후, 선택 라인, 블록 선택 라인 및 워드 라인은 시간(t3)에서 비활성 레벨로 변경되고, 방전 제어 신호(DC)는 시간 t4에서 활성 레벨로 변경된다. 방전 트랜지스터(T40 내지 T4j)가 켜지고, 모든 디지트 라인(DL0 내지 DLj)은 접지 레벨로 붕괴된다. 방전 제어 신호(DC)는 시간(t5)에서 비활성 레벨로 변경된다.

그러나, 선행기술의 반도체 판독 전용 메모리 소자는 액세스 타임에서 문제를 가지고 있다. 선택된 디지트 라인에 결합된 기생 커패시턴스를 전류가 먼저 충전하고, 선택된 디지트 라인 상의 전위 레벨을 증가시킨다. 이것은, 기생 커패시터가 시간(t1)과 시간(t2) 사이로 충전될 때까지, 감지 증폭기(30)가, 액세스된 메모리 트랜지스터의 동작 모드를 결정할 수 없음을 의미한다. 감지 증폭기(30)가 큰 전류 구동 능력을 갖더라도, 시간(tx)는 크게 감소된다. 그 이유는 선택된 디지트라인 상의 전위 레벨이 과총전되기 때문에 불안정하기 때문이다. 디지트 라인(DLO 내지 DLj)이 디지트 라인의 선택 전에 미리 충전된다면, 시간(tx)은 감소될 수 있다. 그러나, 모든 디지트 라인을 충전시켜야 하며, 미리 충전시키면, 반도체 판독 전용 메모리 소자의 전력 소비량을 증가시킨다.

따라서, 본 발명의 목적은 전력 소비가 저하된, 고속으로 데이터 비트가 판독되는 비휘발성 반도체 메모리 소자를 제공하는 것이다.

도1은 선행기술의 반도체 판독 전용 메모리 소자의 배열을 보여주는 회로도.

도2는 선행기술의 반도체 판독 전용 메모리 소자에서 중요한 제어신호 라인 상의 전위 레벨을 보여주는 도면.

도3은 본 발명에 따른 반도체 판독 전용 메모리 소자의 배열을 보여주는 회로도.

도4는 반도체 판독 전용 메모리 소자에서 중요한 제어 라인 상의 전위 레벨을 보여주는 도면.

도5는 본 발명에 따른 또다른 반도체 판독 전용 메모리 소자의 배열을 보여주는 회로도.

도6은 반도체 판독 전용 메모리 소자에서 중요한 제어 라인 상의 전위 레벨을 보여주는 도면.

도7은 반도체 판독 전용 메모리 소자에 내장된 전위 전달 회로의 레이아웃을

보여주는 평면도.

* 도면의 주요부분에 대한 부호의 설명

MCS; MCS/MCSL : 공통 노드 DLO-DLk : 디지트 라인

WO-W7 : 워드 라인 BSCO1/BSCO1/BSCk1/BSCk2 : 선택기

55 : 전류원 52 : 감지 증폭기

56/57/SIL; 80-8k/90/92/SIL : 전위 전달 회로

이와같은 목적을 달성키 위해, 본 발명은 전류원에 반대되는 공통 노드에서 전위 레벨에 기초한 액세스된 데이터 비트이 로직 레벨을 결정하는 것을 제안한다.

본 발명의 제1양태에 따라, 공통 노드에 접속할 수 있고 데이터 비트를 각각 저장할 수 있는 각 제1노드를 갖는 복수의 메모리 셀과; 복수의 메모리 셀의 제2노드에 선택적으로 접속할 수 있는 복수의 디지트 라인과; 복수의 메모리 셀에 선택적으로 접속되고 활성 레벨로 선택적으로 변경되어 복수의 메모리 셀 중의 하나를 선택하도록 하는 복수의 워드 라인과; 복수의 메모리 셀 중의 상기 하나의 제2노드에 전류를 공급하기 위한 전류원과; 복수의 메모리 셀 중의 상기 하나가 그 안에 저장된 데이터 비트 중의 하나의 로직 레벨을 결정하기 위해 공통 노드에 전류 경로를 제공하는지 여부를 알기 위해 공통 노드에서 전위 레벨을 점검하는 감지 증폭기와; 복수의 메모리 셀, 복수의 디지트 라인 및 전류원 사이에 접속되어, 복수의 메모리 셀 중의 하나에 전류원을 접속할 수 있도록 하는 선택기; 및 공통 노드와 감지 증폭기 사이에 접속되어, 공통 노드로부터 감지 증폭기로 전위 레벨을 전달하는 전위 전달 회로를 포함하는 비휘발성 반도체 메모리 소자가 제공된다.

반도체 판독 전용 메모리 소자의 특징과 이점은 첨부된 도면을 참고하여 기재된 다음 설명으로부터 더욱 명료하게 이해될 것이다.

[바람직한 실시예의 설명]

[제1실시예]

도면의 도3을 보면, 반도체 판독 전용 메모리 소자는 복수의 메모리 섹션(500, 501, 502, ... 및 50k)로 나뉘어진 메모리 셀 어레이(50)를 포함하고, 복수의 메모리 섹션(500 내지 50k)은 서로 병렬로 배열되어 있다.

이 예에서, 각 메모리 섹션(500 내지 50k)은 4개의 메모리 셀 블록(MB01/MB02/MB03/MBO4,... 또는 MBk1/MBk2/MBk3/MBk4)을 포함하며, 각 메모리 셀 블록(MB01 내지 MBk4)는 직렬로 접속된 8개의 메모리 트랜지스터에 의해 실현된다. 작은 원은 메모리 트랜지스터의 각각을 지원하며, 증강 모드 또는 편향 모드에서 작동한다. 증가형 메모리 트랜지스터는 수직 바 없이 작은 원(MC1)로 나타내져있고, 작은 원(MC2) 안의 수직 막대는 공핍형 메모리 트랜지스터를 나타낸다.

각 메모리 셀 블록의 8개의 메모리 트래니지스터는 각각 워드 라인(W0 내지 W7)에 의해 게이트되고, 워드 라인(W0 내지 W7)은 메모리 트랜지스터로 액세스하기전에 비활성 고 레벨에서 유지된다. 워드 라인(W0 내지 W7)이 비활성 고레벨인 동안, 여관된 증가형 메모리 트랜지스터는 켜지고, 공핍형 메모리 트랜지스터는 ON상태를 유지한다. 이러한 이유 때문에, 메모리 셀 블록(MB01 내지 MBk4)를 통해서 전류가 제공된다.

열 어드레스는 각각 워드 라인(W0 내지 W7)에 할당되고, 워드 라인(W0 내지 W7)은 어드레스 디코더(51)에 접속되어 있다. 메모리 트랜지스터의 액세스 전에 워드라인(W0 내지 W7)이 비활성 고레벨에 유지되더라도, 어드레스 디코더(51)는 워드라인(W0 내지 W7)을 행 어드레스 중의 하나를 나타내는 의부 어드레스에 기초해서 활성 저레벨로 변경시킨다. 선택된 워드 라인이 증가형 메모리 트랜지스터에 접속되면, 증가형 메모리 트랜지스터는 꺼지고, 전류 경로를 컷오프한다. 한편, 선택된 워드 라인이 공핍형 메모리 트랜지스터에 접속되면, 공핍형 메모리 트랜지스터는 ON 상태를 유지하고, 메모리 셀 블록(MBO1 내지 MBk4)에 의해 전류가 전류 경로를 따라 흐를 수 있다.

반판독 전용 메모리 소자는 각각 메모리 섹션(500 내지 50k)와 연관된 복수의 블록 선택기(BSCO1/BSC02,... 및 BSCk1/BSCk2)의 쌍과, 메모리 섹션(500 내지 50k)와 연관된 복수의 디지트 라인(DL0, DL1, DL2,... 및 DLk)를 더 포함한다. 메모리 섹션(500 내지 50k)의 4개의 메모리 셀 블록은 두쌍(MB01/MB02, MB03/MB04,...또는 MBk1/MBk2, MBk3/MBk4)을 형성하고, 각 쌍(BSCO1/BSCO2, ... 또는 BSCk1/BSCk2)는 두쌍의 메모리 셀 블록은 두쌍(MB01/MB02, MB03/MB04,... 또는 MBk1/MBk2, MBk3/MBk4)과 연관된 디지트 라인(DLO, DL1, DL2, 또는 DLk) 사이에 접속되어 있다. 블록 어드레스는 각 메모리 섹션의 4개의 메모리 셀 블록(MB01-MB04, 또는 MBk1-MBk4)에 각각 할당되어 있고, 블록 선택 라인(BS0 내지 BS3)은 블록 어드레스를 나타내는 외부 어드레스에 기초해서 4개의 셀 블록 중의 적어도 하나를 선택한다.

각 블록 선택기(BSC01/BSC02, ... BSCk1/BSCk2)는 작은 원으로 나타낸 증강/공핍형 스위칭 트랜지스터의 어레이에 의해 실현되며, 증강/공핍형 스위칭 트랜지스터는 블록 선택 라인(BS0, BS1, BS2 및 BS3)에 의해 게이트된다. 블록 선택 라인(BS0 내지 BS3)은 어드레스 디코더(51)에 접속되어 있고, 어드레스 디코더(51)는 메모리 트랜지스터에 액세스하기 전에 비활성 저레벨에서 블록 선택 라인(BS0 내지 BS3)을 모두 유지한다. 외부 어드레스 비트는 4개의 메모리 셀블록 중의 하나를 명시하면, 연관된 블록 선택 라인(BS1-BS3)을 활성 고레벨로 구동한다. 다음에, 선택된 메모리 셀 블록은 연관된 블록 선택기를 통해서 비트 라인에 접속된다.

반도체 판독 전용 메모리 소자는 또한 메모리 트랜지스터의 동작 모드를 결정하기 위한 감지 증폭기(52), 디지트 라인(DL0 내지 DLk)과 감지 증폭기(52) 사이에 접속된 섹션 선택기, 출력 데이터 신호(Dout)를 생성하기 위한 출력 회로(54), 전류 공급 회로(55), 감지 증폭기(52)에 접속된 입력 라인(SIL), 및 복수의 선택기 선택 라인(Y0, Y1, Y2, ...Yk)를 더 포함한다. 감지 증폭기(52)는 전위 검출 타입 또는 전류 검출 타입이다. 섹션 선택기(53)는 스위칭 트랜지스터(T20, T21, T22, 및 T2k)의 병렬 조합에 의해 실현되며, 스위칭 트랜지스터(T20 내지 T2k)는 각각 섹션 선택 라인(Y0 내지 Yk)에 의해 게이트된다. 스위칭 트랜지스터(T20 내지 T2k)는 디지트 라인(DL0 내지 DLk)와 감지 증폭기(52) 사이에 접속되어 있고, 디지트 라인(DLO 내지 DLk)에 각각 할당된다. 따라서, 메모리 섹션(500 내지 50k)에 할당된다. 섹션 선택 라인(Y0m 내지 Yk)은 어드레스 디코더에 접속되어 있고, 어드레스 디코더(51)는, 섹션 선택 라인(Y0 내지 Yk) 중의 하나를, 섹션 어드레스를 나타내는 외부 어드레스 비트에 기초해서 활성 고레벨로 변경시킨다. 다음에, 섹션 선택 라인 상의 활성 고레벨에 의해 연관된 스위칭 트랜지스터(T20-T2k)를 통해서 접속되어 있다. 전류 공급 회로(55)는 선택된 디지트 라인(DL0-DLk)에 전기로 접속되어 있고, 블록 선택기(BSCO1-BSCk1 또는 BSC02-BSCk2) 중의 하나를 통해서 선택된 메모리셀 블록에 접속되어 있다. 전류 공급 회로(55)는 충전 트랜지스터(T30)에 의해 실현되고, 충전 트랜지스터(T30)는 선택된 메모리 블록에 전류를 공급할 수 있도록 충전 제어 라인(PSC)에 의해 게이트된다.

반도체 판독 전용 메모리 소자는 메모리 트랜지스터로의 액세스가 완료되면 디지트 라인(DLO 내지 DLk)를 방전하기 위해 방전 회로(55)를 포함한다. 방전 회로(55)는 복수의 방전 트랜지스터(T40, T41, T42 및 T4k)를 포함하고, 방전 트랜지스터(T40 내지 T4k)는 방전 제어 라인(DC)에 의해 게이트된다. 감지 증폭기(52)가 액세스된 메모리 트랜지스터의 동작 모드를 결정한 후, 제어기(도시되지 않음)는 활성 고레벨로 방전 제어라인을 변경시키고, 모든 디지트 라인(DLO 내지 DLk)은 방전 트랜지스터(T40 내지 T4k)를 통해서 접지된다.

반도체 판독 전용 메모리 소자는 모든 메모리 셀 블록(MB01 내지 MBk4)에 접속된 상호접속 라인(MCM)과, 선행충전 라인(P)과 입력 라인(SIL) 사이에 접속된 선행충전 회로, 및 상호접속 라인(MCM)상의 전위 라인을 입력 라인(SIL)으로 전달하기 위한 전달 회로(57)를 더 포함한다. 선행충전 회로(56)는 충전 트랜지스터(T50)에 의해 실현된다. 충전 트랜지스터(T50)는 선행충전 제어 라인(PC)에 의해 게이트되고, 선행충전 라인(P)은 선행충전 제어 라인(PC)이 활성 고레벨로 변경될 때 충전 트랜지스터(T50)를 통해서 입력 라인(SIL)을 충전시킨다. 선행충전 라인(P)은 입력 라인(SIL)에 전위 레벨(Pch)을 공급하고, 선행충전 레벨(Pch)은 액세스된 메모리 트랜지스터의 동작 모드를 결정하기 위한 감지 증폭기(52)의 임계치에 가깝다.

트랜지스터 회로(57)는 상호접속 라인(MSC)과 접지 라인 사이에 접속된 방전 트랜지스터(T70), 및 입력 라인(SIL)과 접지 라인 사이에 접속된 전달 트랜지스터(T71)를 포함한다. 방전 트랜지스터(T70)가 방전 제어 라인(SIC)에 의해 게이트되고, 상호 접속 라인(MCS)을 접지 라인에 접속한다. 한편, 전달 트랜지스터(T71)는 상호 접속 라인(MCS)에 의해 게이트된다. 전달 트랜지스터(T71)는 상호접속 라인(MCS)상의 전위 라인에 따라 켜지거나 꺼지며, 입력 라인(SIL)은 접지 라인으로부터 분리되거, 접지라인에 접속된다. 도3에 도시되지는 않았지만, 제어기는 선행충전 제어 라인(PC), 선행충전 라인(P), 및 적당한 시기에 충전 제어 라인(PSC) 및 적당한 시기에 제어 라인(SIC)의 전위 레벨을 변경시킨다.

이 예에서, 전류 공급 회로(55)는 전류원으로서 역할을 하며, 섹션 섹터(53)와 블록 선택기(BSCO1/BSC02 ... 및 BSCK1/BSCk2)는 전체로서 선택기를 구성한다. 입력 라인(SIL), 선행충전 희로(56) 및 전달 회로(57)는 조합하여 전위 전달 회로를 구성한다.

반도체 판독 전용 메모리 소자는 다음과 같이 행동한다. 다음 설명에서, 외부 어드레스 비트는 메모리 섹션(500)에 할당된 섹션 어드레스, 메모리 셀 블록(MB01)에 할당된 블록 어드레스 및 워드 라인(W1 또는 W3)에 할당된 행 어드레스를 나타낸다. 도4는 필수 제어 라인 상의 전위 레벨을 설명한다. 방전 회로(55)는 디지트 라인(DLO 내지 DLK)를 방전하는 것으로 여겨진다.

선행충전 라인(P)을 변경시키는 제어기는 시간(t10)의 선행충전 레벨(Pch), 선행충전 제어 라인(PC)과 충전 제어 라인(PSC)를 시간(t11)의 활성레벨로 변경시킨다. 충전 트랜지스터(T50 및 T30)가 켜지고, 입력 라인(SIL)과 섹션 선택기(53)는 선행충전 레벨(Pch)과 포지티브 저압 레벨(Vcc)에 각각 충전된다. 제어기는 선행충전 제어 라인(PC)과 선행충전 라인(P)을 시간(t12)에서 비활성 저레벨로 회복되고, 입력 라인(SIL)은 선행충전 라인(P)으로부터 분리된다. 따라서, 입력 라인(SIL)은 시간(t11 및 t12) 사이의 선행충전 기간에 선행충전된다.

그 다음에, 제어기는 방전 제어 라인(SIC)을 활성 저레벨로 변경시키고, 어드레스 디코더(51)는 섹션/블록 선택 라인(YO 및 BSO)과 워드 라인(W1 또는 W3)을 시간(t13)에서 활성 고레벨과 활성 저레벨로 변경시킨다. 방전 트랜지스터(T70)가 꺼지고, 상호접속 라인(MSC)은 접지레벨로부터 전기적으로 분리된다. 스위칭 트랜지스터(T20)는 전류원(55)을 디지트 라인(DL0)에 접속하고, 블록 선택기(BSC01)는 디지트 라인(DLO)을 메모리 블록(MBO1)에 접속도록 켜진다. 다른 메모리 블록(MB02, MB03 및 MBO4)는 디지트 라인(DLO)으로부터 분리된다.

워드 라인(W1)이 활성 저레벨로 변경되면, 증가형 메모리 트랜지스터는 메모리 블록(MB01)의 전류 경로를 컷오프하고, 전류는 상호접속 라인(MCS)에 도달하지 않는다. 디지트 라인(DLO)이 플롯(PL3)에 나타낸 것처럼 빠르게 상승하더라도, 상호 접속 라인(MCS)은 접지 레벨에서 유지되고, 방전 트랜지스터(T71)는 꺼진다. 따라서, 전위 전달 회로(57)는 선행충전 레벨(Pch)에서 입력 라인(SIL)을 유지하고, 감지 증폭기(52)는 증가형이 될 접근된 메모리 트랜지스터를 결정한다.

한편, 워드 라인(W3)이 활성 저레벨로 변경되면, 전류는 그를 통해서 흐른다. 이러한 이유 때문에, 디지트 라인(DLO) 상의 전위 레벨은 플롯(PL4)에 나타낸 것처럼 상승하고, 전류는 시간(t14)에서 상호접속 라인(MCS) 상의 전위 레벨을 상승시키기 시작한다. 상호 접속 라인(MCS) 상의 전위 레벨은 시간(t15)에서 방전 트랜지스터(T71)이 임계치를 초과하며, 방전 트랜지스터(T71)는 입력 라인(SIL)을 방전시키도록 시간(t15)에서 켜진다. 이러한 이유 때문에, 입력 라인(SIL) 상의 전위 레벨은 시간(t15)에서 감소되기 시작하여, 시간(t16)에서 그라운드 레벨에 도달한다. 선행충전 레벨(Pch)은 감지 증폭기(52)의 임계치에 가깝고, 입력 라인(SIL)은 감지 증폭기(52)의 임계치 하에서 즉시 감소한다. 감지 증폭기(52)는 공핍형이 되도록 액세스된 메모리 트랜지스터를 결정한다.

입력 라인(SIL)은 디지트 라인(DL0 내지 DLk), 섹션 선택기(53), 블록 선택기(BSCO1 내지 BSCk2) 및 메모리 블록(MB01 내지 MBk4)로부터 전기적으로 분리되고, 입력 라인(SIL)에 결합된 기생 커패시턴스는 선행기술의 감지 증폭기(30)의 것 보다 훨씬 작다. 또한, 선택된 메모리 블록을 통해서 포지티브 전위 라인(Vcc)으로부터 상호접속 라인(MCS)으로 전류가 공급되고, 입력 라인(SIL)은 감지 증폭기(52)의 임계치에 가까운 선행충전 레벨(Pch)로 변경된다. 이러한 이유 때문에, 시간(t13)과 시간(t16) 사이의 시간 기간(ty)은 시간 기간(tx)보다 훨씬 더 짧고, 본 발명에 따른 반도체 판독 전용 메모리 소자는 액세스 시간이 단축된다는 이점을 달성한다.

제어기는 충전 제어 라인(PSC)과 방전 제어 라인(SIC)을, 시간(t17)에서 각각 비활성 저레벨과 활성 고레벨로 변경시키고, 어드레스 디코더(51)는 동시에 섹션/블록 선택 라인(YO 및 BSO)과 워드 라인(W1/W3)을 비활성 저벨과 비활성 고레벨로 복구한다. 충전 트랜지스터(T30)는 포지티브 전압 라인(Vcc)으로부터 섹션 선택기(53)를 분리하도록 꺼지고, 방전 트랜지스터(T70)는 상호접속 라인(MCS)을 방전하도록 켜진다. 따라서, 데이터 판독은 시간(t13)과 시간(t17) 사이의 판독 기간에 수행된다.

제어기는 방전 제어 라인(DC)을 시간(t18)에서 활성 고레벨로 변경시키고, 방전 트랜지스터(T40 내지 T4k)는 모든 디지트 라인(DL0 내지 DLk)을 방전시키도록 켜진다. 방전 제어 라인(DC)은 시간(t19)에서 비활성 저레벨로 복구되고, 반도체 판독 전용 메모리 소자는 액세스 준비상태로 들어간다.

반도체 판독 전용 메모리 소자의 또다른 특징은 전류원(55)이 감지 증폭기(52)로부터 분리된다는 것이다. 전류원(55)은 감지 증폭기(52)에 무관하게 설계되어 있다. 충전 트랜지스터(T30)는 감지 증폭기(52)에 바람직하지 않은 영향을 기치지 않고 가능한한 큰 전류 구동 능력을 갖도록 설계되어 있다. 또한, 큰 전류 구동능력을 갖는 전류원(55)은 복수의 메모리 트랜지스터를 통해서 상호접속 라인(MCS)으로 전류를 공급할 수 있으며, 설계자는 각 메모리 블록의 메모리 트랜지스터를 증가할 수 있다.

반도체 판독 전용 메모리 소자의 두번째 특징은 감지 증폭기(52)의 간단한 회로 구성이다. 감지 증폭기(52)는 입력 라인(SIL) 상의 전위 라인을 판별하도록 설계되고, 간단한 회로 구성이다. 감지 증폭기(52)는 입력 라인(SIL) 상의 전위 레벨을 결정하도록 구성되어 있고, 간단한 회로 구성을 갖는다. 감지 증폭기(52)는 작은 면적을 차지하며, 액세스된 메모리 트랜지스터의 동작 모드를 빨리 결정한다.

간단한 회로 구성에 의해 설계자는 쉽게 바람직하지 않은 노이즈를 피할 수 있다.

반도체 판독 전용 메모리 소자의 제3특징은 입력 라인(SIL)만이 감지 증폭기(52)의 입력 노드에 접속되어 있다는 것이다. 이것은 입력 라인(SIL)상의 전위 레벨이 판독 데이터 비트만에 의해 변경된다. 입력 라인(SIL)은 감지 증폭기(52)에 접속되어 있고, 감지 증폭(52)에 있는 전위 레벨은 쉽게 변동하지 않는다. 이것은 짧은 시간 기간(ty)의 결과를 낳는다. 또한, 다른 신호 라인으로부터 입력라인(SIL)에 공간을 주기가 용이하고, 입력 라인(SIL)은 노이즈에 의해서 영향을 덜 받는다.

[제2실시예]

도5는 본 발명을 구체화하는 또다른 반도체 판독 전용 메모리 소자를 설명한다. 제1실시예에서, 메모리 섹션(500 내지 50k)이 증가되면, 상호접속 라인(MCS)이 연장되고, 대량의 기생 커패시턴스는 거기에 접속된다. 이것은 전류원(55)이 상호접속 라인(MCS)을 충전하기 위한 긴 시간을 소비함을 의미한다. 도5에 도시된 반도체 판독 전용 메모리 소자는 메모리 섹션(500 내지 50k)에 각각 할당된 섹션 라인(MCSa 내지 MCSk)로 나뉘어지며, 각 섹션 라인(MCSa 내지 MCSk) 상의 전위 레벨은 공통 라인(MCSL)을 통해서 입력 라인(SIL)으로 전달된다. 제1실시예에 사용된 참조문헌은 제1실시예의 것에 상응하는 제2실시예의 부분을 나타낸다.

입력 라인(SIL)상의 전위 레벨을 전달하기 위해서, 반도체 판독 전용 메모리 소자는 섹션 라인(MCSa 내지 MCSk) 상의 전위를 공통 라인(MCSL)에 전달하기 위한 복수의 제1스테이지 전위 전달 회로(80 내지 80k), 공통 라인(MCSL) 상의 전위 레벨을 입력 라인(SIL)에 전달하기 위한 제1스테이지 전위 전달 회로(90), 및 선행충전 레벨(Pch)에 입력 라인(SIL)을 선행충전하기 위한 선행충전 회로(92)를 포함한다. 선행충전 회로(92)는 선행충전 회로(56)와 회로구성이 유사하므로, 들에 대한 설명은 생략하기로 한다. 두개의 스위칭 트랜지스터(T80 및 T81)는 연관된 디지트 라인(DLO/../DLk)과 공통 라인(MCSL) 사이에 접속되어 있고, 관련된 섹션 라인(MCSa/../MCSk)에 의해 게이트된다. 한편, 스위칭 트랜지스터(T81)는 연관된 디지트 라인과 연관된 섹션 라인 사이에 접속되어 있고, 공통 라인(MCSL)에 의해 게이트된다. 제1스테이지 전위 전달 회로는 전위 전달 회로(57)와 구성이 유사하고, 부품 트랜지스터는 전위 전달 회로(57)의 것과 동일한 참고번호로 매겨져 있으므로 더 설명하지 않는다.

도6은 반도체 판독 전용 메모리 소자의 판독 시퀀스를 설명한다. 판독 시퀀스는 제1스테이지 전위 전달 회로(80 내지 8k)와 제1스테이지 전위 전달 회로(90)의 회로 행동을 제외하고 제1실시예의 것과 유사하므로, 이러한 이유 때문에 이들의 설명에 초점을 맞췄다.

메모리 블록(MBO1)의 선택된 메모리 트랜지스터가 공핍형이라고 가정하면, 전류는 선택된 메모리 블록을 통해서 연관된 섹션 라인(MCSa)으로 흐르고, 디지트 라인(DLO)은 플롯(PL5)로 나타낸 바와 같이 시간(20)에서 전위 레벨을 상승시키기 시작한다. 따라서, 섹션 라인(MCSa)은 시간(t21)에서 전위 레벨을 상승시키기 시작하고, 스위칭 트랜지스터는 공통 라인(MCSL)에 디지트 라인(DLO)이 접속되도록 켜진다. 공통 라인(MCSL) 상의 전위 레벨은 섹션 레벨(MCSa)와 함께 증가된다. 공통 라인(MCSL)이 스위칭 트랜지스터(T71)의 임계치를 초과하면, 스위칭 트랜지스터(T71)는 켜지고, 시간(t22)에서 입력 라인(SIL)을 방전하기 시작한다. 감지 증폭기(52)는 입력 라인(SIL)상의 전위의 변화 또는 입력 라인(SIL)로부터 방전된 전류를 모니터하고, 공핍형이 될 액세스된 메모리 트랜지스터를 결정한다.

한편, 선택된 메모리가 증가형이면, 디지트 라인(DLO)은 플롯(PL6)으로 나타낸 것처럼 전위 레벨을 상승시키지만, 섹션 라인(MCSa) 및 공통 라인(MCSL)은 그라운드 레벨을 유지한다. 이러한 이유 때문에, 스위칭 트랜지스터(T71)는 꺼지고, 입력 라인(SIL)은 선행충전된 채로 남아있다. 감지 증폭기(52)는 증가형이 될 액세스되도록 메모리 트랜지스터를 결정한다.

방전 기간은 공핍형 메모리 트랜지스터가 액세스된다고 가정했을 때 설명된다. 동작 모드를 판별한 후에, 제어기는 방전 제어 신호(DC)를 시간(t23)에서 활성 고레벨로 변경시키고, 디지트 라인(DLO 내지 DLk)은 접지 라인으로 방전된다. 다음에, 공통 라인(MCSL)상의 전위 레벨에 의해서 스위칭 트랜지스터(T81)는 켜지고, 섹션 라인(MCSa)은 방전된다. 섹션 라인(MCSa)이 스위칭 트랜지스터(T80)의 임계치에 의해 디지트 라인(DLO)보다 전위 레벨이 높지만, 공통 라인(MCSL)은 스위칭 트랜지스터(T80)를 통해서 방전된다. 스위칭 트랜지스터(T80)의 전류 구동능력과 스위칭 트랜지스터(T81)의 능력을 구동하는 전류는 가능한한 많은 공통 라인(MCSL)을 방전하도록 적절하게 설계되어 있다. 제어기는 방전 제어 라인(SIC)을 시간(t24)에서 활성 고레벨로 방전하고, 나머지 전하는 공통 라인(MCSL)으로부터 접지 라인으로 방전된다.

따라서, 섹션 라인(MCSa 내지 MCSk)은 데이터 판독을 가속화하고, 제조자가 각 디지트 라인에 접속된 메모리 블록을 증가시킬 수 있도록 한다.

도7은 제1스테이지 전위 전달 회로(80/..8k)에 할당된 영역 주변의 레이아웃을 설명한다. 실선과 점선과, 점-대쉬-선은 불순물 영역, 워드라인을 위한 폴리실리콘 스트립, 및 디지트 라인을 위한 금속 스트립을 나타낸다. 스위칭 트랜지스터(T80 및 T81)와 메모리 트랜지스터(MC)는 폴리실리콘 스트립이 불순물 영역을 교차하는 영역에 형성되어 있다. 접촉 홀은 "C0"로 표시되어 있다. 이 레이아웃에서, 각 메모리 섹션의 4개의 메모리 블록은 병렬로 배열되어 있고, 제1스테이지 전위 전달 회로(80/..8k)를 위한 비교적 넓은 영역은 4개의 메모리 블록의 셋트와 4개의 메모리 블록의 또다른 셋트 사이에서 발생한다.

본 발명의 특정 실시예를 도시하고 기술하였지만, 본 발명은 본 발명의 정신과 범위로부터 벗어나지 않고 다양한 변경과 수정을 할 수 있다는 것은, 당 업계의 숙련자들에게 자명할 것이다.

예를들면, 전류원과 전위 전달 회로는 전기적으로 프로그램가능한 판독 전용 메모리 소자 또는 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리 소자에 내장시킬 수 있다. 비휘발성 반도체 메모리 소자는 다른 기능 블록과 함께 부품의 크기를 크게하여 형성할 수 있다.

하나 이상의 데이터 비트를 동시에 판독할 수 있도록 비휘발성 반도체 메모리 소자에 하나 이상의 감지 증폭기를 내장시킬 수도 있다.

상술한 바에서 알 수 있듯이, 전위 전달 회로(57) 또는 회로(80 내지 8k 및 90)는 입력 라인(SIL)상의 전위 레벨을 빠르게 변화시키고, 감지 증폭기(52)는 액세스된 메모리 트랜지스터의 동작 모드를 빠르게 결정한다. 선행충전 회로(92)는 입력라인(SIL)만을 충전시키고, 전류 소비량은 메모리 트랜지스터의 선택 전에, 선행충전된 디지트 라인을 갖는 선행기술의 반도체 메모리 소자의 것보다 작다.

Claims

공통 노드(MCS; MCS/MCSL)에 접속가능한 각 제1노드를 갖고, 데이터 비트를 각각 저장하는 복수의 메모리 셀과; 상기 복수의 메모리 셀의 제2노드에 선택적으로 접속가능한 복수의 디지트라인(DLO-DLk)과; 상기 복수의 메모리 셀에 선택적으로 접속되고, 활성 레벨로 선택적으로 변경되어 복수의 메모리 셀 중의 임의 셀을 선택하는 복수의 워드 라인(W0-W7)과; 상기 복수의 메모리 셀 중의 상기 선택된 셀의 제2노드에 전류를 공급하고, 상기 공통 모드에서 전위 레벨을 검사하도록 동작하여, 상기 복수의 메모리 셀중 상기 선택된 셀이 그 셀에 저장된 상기 데이터 비트 중의 임의의 비트의 로직 레벨을 결정하기 위해 전류 경로를 상기공통 노드에 제공하는지를 판정하는 검사 수단; 및 상기 복수의 메모리 셀 중의 상기 선택된 셀에 전류를 공급하도록, 상기 복수의 메모리 셀과, 상기 복수의 디지트 라인 및 상기 수단간에 접속된 선택기(53/BSCO1/BSCO1/BSCk1/BSCk2)를 포함하는 비휘발성 반도체 메모리 소자에 있어서, 상기 검사수단은 상기 복수의 메모리 셀 중의 상기 선택된 셀의 상기 제2노드에 전류를 공급하기 위한 전류원(55)과, 상기 데이터 비트 중의 임의의 비트의 상기 로직 레벨을 결정하기 위한 감지 증폭기(52)간에 구분되어 있고, 상기 비휘발성 반도체 메모리 소자는, 상기 공통 노드와 상기 감지 증폭기간에 접속되고, 상기 공통 노드로부터 상기 감지 증폭기로 전위 레벨을 전달하는 전위 전달 회로(56/57/SIL; 80-8k/90/92/SIL)를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제1항에 있어서, 상기 전위 전달 회로는, 상기 감지 증폭기의 입력 노드에 접속된 입력 라인(SIL)과, 상기 감지 증폭기가 상기 복수의 메모리 셀 중의 상기 선택된 셀에 저장된 상기 데이터 비트 중의 상기 임의 비트의 로직 레벨을 결정하기에 앞서, 상기 입력라인을 제1위상에서 선행 충전 레벨(Pch)로 충전하도록, 선행충전 라인(P)과 상기 입력 라인간에 접속되고, 제1제어신호(PC)에 응답하는 선행충전 회로(56), 및 상기 입력 라인과, 상기 공통 노드 및 일정 전위 소스(GND)간에 접속되고, 상기 입력 라인을 접속하거나, 또는 상기 제1위상과 상기 데이터 비트 중의 상기 임의 데이터의 상기 로직 레벨의 결정간에, 제2위상에서 상기 공통 모드의 상기 전위의 상기 제1레벨을 따라 상기 일정 전위 소스로부터 상기 입력 라인을 차단하고, 상기 논리 레벨의 상기 결정이후, 제3위상에서 상기 일정 전위 소스에 상기 공통 노드를 접속시키도록 동작하는 전달 회로(57)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제2항에 있어서, 상기 선행충전 회로(56)는 상기 선행충전 라인과 상기 입력 라인간에 전류 경로를 공급하기 위한 상기 제1위상에서 상기 제1제어신호에 응답하는 트랜지스터(T50)에 의해 구현되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제2항에 있어서, 상기 전달 회로(57)는, 상기 입력 라인과 상기 일정 전위 소스간에 접속되고, 상기 제2위상에서 상기 공통 노드의 상기 전위 레벨에 따라 오프 상태와 온 상태간에서 변하는 제1트랜지스터(T71), 및 상기 공통 노드(MCS)와 상기 일정 전위 소스(GND)간에 접속되고, 상기 제3위상에서 상기 공통 노드와 상기 일정 전위 소스간에 전류 경로를 제공하기 위한 제2제어 신호(SIC)에 반응하는 제2트랜지스터(T70)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제2항에 있어서, 상기 선행충전 레벨은 상기 로직 레벨을 판별하기 위한 상기 감지 증폭기(52)의 임계치에 가까운 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제1항에 있어서, 상기 복수의 메모리 셀은 복수의 메모리 섹션(500-50K)로 분할되고, 그 메모리 섹션(500-50K)은 서로 전기적으로 분리된 공통 서브-노드(MCSa-MCSk)와 관계하고, 복수의 메모리 섹션의 상기 제1노드에 각각 접속되며, 상기 전위 전달 회로는, 상기 감지 증폭기(52)의 입력 노드에 접속된 입력 라인(SIL)과, 선행충전 라인(P)과 상기 입력 라인간에 접속되어, 상기 입력 비트를, 상기 데이터 비트 중의 상기 임의 비트의 상기 로직 레벨을 결정하기에 앞서, 제1위상에서 선행충전 레벨(Pch)로 충전하기 위한 선행충전 회로(92)와, 상기 공통 서브-노드(MCSa-MCSk)중 1개와, 상기 복수의 디지트 라인(DLO-DLk)중 1개 및 공유 라인(MCSL)간에 각각 접속되고, 상기 공통 서브-노드 중의 상기 1개의 전위 레벨을 상기 제1위상과 상기 로직 레벨의 결정간에 제2위상에서 공유라인으로 전달하고, 상기 로직 레벨의 결정 후 제3 및 제4위상에서 상기 복수의 디지트 라인 중의 상기 1개에 상기 공유 라인을 부분적으로 방전하기 위한 상기 복수의 디지트 라인 중의 상기 1개에 상기 공통 서브-노드 중의 1개와 상기 공유 라인에서의 전류 경로를 제공하는 복수의 제1스테이지 전달 회로(80-8k), 및 상기 공유 라인과, 상기 입력 라인 및 상기 일정 전위 소스(GND)간에 접속되고, 상기 공유 라인의 전위 레벨을 상기 제2위상과 상기 로직 레벨의 상기 결정간에 제4위상에서 입력 라인으로 전달하고, 상기 제3위상에서 일정 전위 소스에 상기 공유라인을 접속하는 제2스테이지 전달 회로(90)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제6항에 있어서, 상기 선행충전 회로는, 상기 제1위상에서 상기 공유 라인 상의 전위 레벨에 따라 턴 온 또는 턴 오프되도록, 제어 신호(PC)에 응답하여, 상기 선행충전 라인과 상기 입력 라인간에 접속된 트랜지스터(T50)에 의해 구현되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제6항에 있어서, 상기 선행충전 레벨(Pch)은 상기 로직 레벨을 판별하기 위한 상기 감지 증폭기의 임계치에 근사한 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제6항에 있어서, 상기 복수의 제1스테이지 전달 회로의 각각은, 상기 제2위상과 제3위상의 첫번째 기간에, 상기 복수의 디지트 라인 중의 상기 1개를 접속하거나, 또는 상기 공유 라인으로부터 상기 복수의 디지트 라인중의 상기 1개를 차단하기 위한 상기 공통 서브-노드 중의 상기 1개의 상기 전위 레벨에 응답하여, 상기 복수의 디지트 라인 중의 상기 1개와 상기 공유 라인간에 접속된 제1트랜지스터(T81), 및 상기 제3위상의 상기 제1기간에 상기 복수의 디지트 라인 중의 상기 1개에 상기 공통 서브-노드 중의 상기 1개를 방전하도록, 상기 공유 라인상의 상기 전위 레벨에 반응하여, 상기 복수의 디지트 라인중 사익 1개와 상기 공통 서브-노드중의 상기 1개간에 접속된 제2트랜지스터(T80)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
제9항에 있어서, 상기 제2스테이지 전달 회로(90)는, 상기 제4위상에서 상기 일정 전위 소스에 상기 입력 라인을 접속하거나, 또는 그것으로부터 입력 라인을 차단하기 위한 상기 공유 라인 상의 전위 레벨에 응답하여 상기 일정 전위 소스와 상기 입력 라인간에 접속된 제3트랜지스터(T71), 및 상기 제1기간 후, 상기 제3위상의 제2기간에서 상기 공유 라인을 방전하기 위한 제어 신호(SIC)에 응답하여 상기 일정 전위 소스와 상기 공유 라인간에 접속된 제4트랜지스터(T70)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.