CN102290102A - 一种三值绝热存储器 - Google Patents
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Abstract
本发明公开了一种三值绝热存储器，主要由行地址译码器、列地址译码器、存储电路、写选择电路组和读选择电路组组成，写选择电路组和读选择电路组分别与存储电路连接，行地址译码器与存储电路连接，行地址译码器还通过一级DTCTGAL缓冲器与存储电路连接，列地址译码器分别与存储电路和写选择电路组连接，列地址译码器还通过一级DTCTGAL缓冲器与存储电路连接，列地址译码器还通过三级DTCTGAL缓冲器与读选择电路组连接，优点是将具有能量恢复特性的三值绝热技术引入到存储器设计中，有效降低了功耗，提高集成电路信息密度，增强集成电路的数据处理能力，本发明与三值常规静态随机存储器相比，节约功耗达68%。
Description
技术领域
本发明涉及一种存储器，尤其是涉及一种三值绝热存储器。
背景技术
随着半导体工艺技术的进步，集成电路的集成度越来越高，其发展趋势几乎打破Moore定律，但是集成电路的功耗却激剧增加，而功耗的增加直接影响了集成电路的性能和可靠性。传统CMOS集成电路采用直流电源供电，它的能量总是以电能到热能不可逆转的形式转化，虽然可采用降低电源电压，降低节点电容及减少开关冗余跳变来降低功耗，但其功耗节省的幅度有限。存储器作为集成电路的重要组成部分，由于其存取数据频繁，内部节点电容大，其功耗十分巨大，几乎占据集成电路总功耗的一半；目前研究人员分别提出了新型的8T 存储器单元、4T CMOS latch位单元和9T 存储器单元以减少写操作功耗、读写操作功耗和位线漏电流功耗，进而降低整个存储器的功耗的方案，但是目前对低功耗存储器的这些研究方案主要通过二值电路来实现，尚未发展到多值电路，电路结构复杂，功耗降低有限。
多值逻辑电路可以提高单线携带信息能力和集成电路信息密度，减少VLSI引线数和引脚数量，增强电路的数据处理能力。我们发明的一种双功率时钟三值钟控绝热逻辑（DTCTGAL）电路如图1a所示，它是一种采用双功率的具有极低功耗的三值绝热电路，它的操作分为两级，第一级在钟控时钟的控制下通过两个钟控NMOS管对输入信号进行采样，第二级在两个功率时钟的工作节奏下，通过自举操作的NMOS管以及组成CMOS-latch结构的NMOS管和PMOS管对负载充放电，使电路实现三值输入和输出，输出波形完整，在提高电路集成度和增强电路的数据处理能力的基础上极大地降低了电路的功耗，图1b为图1a所示电路图的符号；结合电路三要素理论及DTCTGAL电路，我们可以得到如图2a所示的三值二输入与门的电路（其符号如图2b所示）、如图3a所示的三值九选一读出数据选择器的电路（其符号如图3b所示）和如图4a所示的三值三输入与门的电路（其符号如图4b所示）。
发明内容
本发明所要解决的技术问题是提供一种可以降低集成电路功耗，又可以提高集成电路信息密度，增强集成电路的数据处理能力的三值绝热存储器。
本发明解决上述技术问题所采用的技术方案为：一种三值绝热存储器，主要由行地址译码器、列地址译码器、存储电路、用于写入待写数据的写选择电路组和用于读出数据的读选择电路组组成，所述的行地址译码器包括八十一个行译码电路单元，所述的列地址译码器包括九个列译码电路单元，所述的存储电路包括成八十一行九列分布的七百二十九个存储模块，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端分别与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。
所述的行译码电路单元包括第一三值二输入与门，第二三值二输入与门和第三三值二输入与门，所述的第一三值二输入与门的输出端与所述的第三三值二输入与门的一个输入端连接，所述的第二三值二输入与门的输出端与所述的第三三值二输入与门的另一个输入端连接，所述的第三三值二输入与门的输出端与所述的存储电路中对应的存储模块连接。
所述的列译码电路单元包括第四三值二输入与门，所述的列译码电路单元的输出端连接有三级DTCTGAL缓冲器，所述的列译码电路单元的的输出端直接与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。
所述的存储模块包括第一三值三输入与门、第二三值三输入与门和九个双端口存储组件，所述的第一三值三输入与门的输出端与九个所述的双端口存储组件的读端口连接，所述的第二三值三输入与门的输出端与九个所述的双端口存储组件的写端口连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的列译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的双端口存储组件主要由存储单元和敏感放大器组成，所述的存储单元主要由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管组成，所述的第一NMOS管、所述的第二NMOS管和所述的第四NMOS管的源极和漏极按顺序串接，所述的第二NMOS管的栅极分别与所述的第九NMOS管的栅极、所述的第七NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第九NMOS管、所述的第十NMOS管和所述的第十二NMOS管的源极和漏极按顺序串接，所述的第十NMOS管的栅极分别与所述的第一NMOS管的栅极、所述的第八NMOS管的栅极和所述的第十一NMOS管的漏极连接，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极和所述的第十三NMOS管的源极连接，所述的第一PMOS管的源极、所述的第七NMOS管的源极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的栅极和所述的第二PMOS管的栅极连接，所述的第二PMOS管的源极、所述的第八NMOS管的源极、所述的第十二NMOS管的漏极、所述的第六NMOS管的漏极、所述的第五NMOS管的栅极和所述的第一PMOS管的栅极连接，所述的第五NMOS管的源极和所述的第六NMOS管的源极连接，所述的第一NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十四NMOS管的源极连接，所述的第十三NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第十四NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第十五NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十五NMOS管的源极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号，所述的第十五NMOS管的漏极输出所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第十三NMOS管的栅极和所述的第十四NMOS管的栅极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第三NMOS管的源极和所述的第十一NMOS管的源极分别与所述的写选择电路组连接，所述的第三NMOS管的栅极和所述的第十一NMOS管的栅极为所述的双端口存储组件的写端口，所述的第四NMOS管的栅极和所述的第十二NMOS管的栅极为所述的双端口存储组件的读端口，所述的第四NMOS管的源极和所述的第十二NMOS管的源极分别与所述的敏感放大器的信号输入端连接，所述的敏感放大器主要由第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管组成，所述的第十六NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第二十二NMOS管的源极与所述的第二十三NMOS管的漏极连接，所述的第二十一NMOS管的栅极与所述的第二十三NMOS管的栅极连接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第十八NMOS管的漏极、所述的第二十一NMOS管的漏极和所述的第二十四NMOS管的源极连接，所述的第三PMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的漏极、所述的第十七NMOS管的源极、所述的第二十NMOS管的栅极和所述的第四PMOS管的栅极连接，所述的第四PMOS管的源极、所述的第二十一NMOS管的源极、所述的第二十NMOS管的漏极、所述的第十九NMOS管的栅极、所述的第三PMOS管的栅极和所述的第二十三NMOS管的源极连接，所述的第十九NMOS管的源极和所述的第二十NMOS管的源极连接，所述的第十六NMOS管的漏极、所述的第二十二NMOS管的漏极和所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第二十四NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第二十六NMOS管的源极接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号，所述的第二十六NMOS管的漏极输出所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十四NMOS管的栅极和所述的第二十五NMOS管的栅极分别接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十六NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十七NMOS管的栅极和所述的第二十三NMOS管的栅极为所述的敏感放大器的信号输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极分别接入所述的存储单元的读输出信号，所述的第十六NMOS管的栅极和所述的第二十三NMOS管的栅极分别接入所述的存储单元的互补的读输出信号，所述的第十七NMOS管的源极和所述的第二十三NMOS管的源极为所述的敏感放大器的信号输出端，其分别与所述的读选择电路组的相应的数据输入端连接。
所述的写选择电路组包括九个写选择电路单元，所述的写选择电路单元主要由第五PMOS管、第六PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的漏极连接，所述的第三十三NMOS管的源极与所述的第三十四NMOS管的漏极连接，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二十九NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十五NMOS管的源极连接，所述的第五PMOS管的源极、所述的第二十九NMOS管的源极、所述的第三十NMOS管的漏极、所述的第二十八NMOS管的源极、所述的第三十一NMOS管的栅极和所述的第六PMOS管的栅极连接，其公共连接端为所述的写电路单元的信号输出端，所述的第六PMOS管的源极、所述的第三十二NMOS管的源极、所述的第三十一NMOS管的漏极、所述的第五PMOS管的栅极、所述的第三十NMOS管的栅极和所述的第三十四NMOS管的源极连接，其公共连接端为信号输出端为所述的写电路单元的互补的信号输出端，所述的第三十NMOS管的源极和所述的第三十一NMOS管的源极连接，所述的第二十七NMOS管的漏极、所述的第三十三NMOS管的漏极和所述的第三十六NMOS管的源极连接，所述的第三十六NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第二十九NMOS管的漏极、所述的第三十二NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第三十五NMOS管的源极连接，所述的第三十五NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第三十七NMOS管的栅极、所述的第三十八NMOS管的栅极和所述的第三十九NMOS管的栅极分别接入幅值电平对应逻辑2的钟控时钟信号，所述的第三十七NMOS管的源极接入所述的列译码电路单元的存储模块选择信号，所述的第三十七NMOS管的漏极输出所述的列译码电路单元的存储模块选择信号的采样值，所述的第三十五NMOS管的栅极和所述的第三十六NMOS管的栅极分别接入所述的列译码电路单元的存储模块选择信号的采样值，所述的第三十八NMOS管的源极接入待写数据，所述的第三十八NMOS管的漏极输出所述的待写数据的采样值，所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极及所述的第三十三NMOS管的栅极分别接入所述的待写数据的采样值，所述的第三十九NMOS管的源极接入互补的待写数据，所述的第三十九NMOS管的漏极输出所述的互补的待写数据的采样值，所述的第二十七NMOS管的栅极、所述的第三十二NMOS管的栅极及所述的第三十四NMOS管的栅极分别接入所述的互补的待写数据的采样值。
所述的读选择电路组包括九个读选择电路单元，所述的读选择电路单元为三值九选一读出数据选择器。
所述的DTCTGAL缓冲器为DTCTGAL电路。
与现有技术相比，本发明的优点在于：根据电路三要素理论，将具有能量恢复特性的绝热技术引入到存储器设计中，其中行地址译码器、列地址译码器、写选择电路组、读选择电路组和存储电路都基于DTCTGAL电路进行设计，采用二相无交叠功率时钟和不同阈值的NMOS管，通过NMOS管的自举效应和CMOS-latch结构使得输出始终跟随功率时钟Φ 1、Φ变化，消除阈值损失引起的非绝热功耗，从而有效降低了功耗，提高集成电路信息密度，增强集成电路的数据处理能力，本发明与三值常规存储器相比，节约功耗达68%。
附图说明
图1a为一种双功率时钟三值钟控绝热逻辑（DTCTGAL）电路的电路图；
图1b为图1a所示电路的符号图；
图2a为本发明的三值二输入与门的电路图；
图2b为图2a所示电路的符号图；
图3a为本发明的三值九选一读出数据选择器的电路图；
图3b为图3a所示电路的符号图；
图4a为本发明的三值三输入与门的电路图；
图4b为图4a所示电路的符号图；
图5为本发明的电路原理框图；
图6为本发明的行地址译码器，列地址译码器和存储电路的连接电路图；
图7为本发明的存储单元的电路图；
图8为本发明的敏感放大器的电路图；
图9为本发明的写选择电路单元的电路图；
图10为本发明的存储电路与读选择电路组的连接电路图；
图11为本发明的操作时序图；
图12为本发明在待写数据WD为“2121……”时的模拟波形；
图13为本发明与常规三值存储器在相同的参数和输入信号情况下的瞬态能耗的比较图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1a~图10所示，一种三值绝热存储器，主要由行地址译码器3、列地址译码器2、存储电路1、用于写入待写数据的写选择电路组4和用于读出数据的读选择电路组5组成，行地址译码器3包括八十一个行译码电路单元31，列地址译码器2包括九个列译码电路单元21，存储电路1包括成八十一行九列分布的七百二十九个存储模块11，写选择电路组4和读选择电路组5分别与存储电路1中对应的存储模块11连接，行译码电路单元31的输出端直接与存储电路1中对应的存储模块11连接，行译码电路单元31的输出端还通过一级DTCTGAL缓冲器与存储电路1中对应的存储模块11连接，列译码电路单元2的输出端分别与存储电路1中对应的存储模块11和写选择电路组4的钟控时钟源输入端连接，列译码电路单元2的输出端还通过一级DTCTGAL缓冲器与存储电路1中对应的存储模块11连接，列译码电路单元21的输出端还通过三级DTCTGAL缓冲器与读选择电路组5的数据选择信号输入端连接。
如图6所示，上述具体实施例中，行译码电路单元31包括第一三值二输入与门312，第二三值二输入与门313和第三三值二输入与门311，第一三值二输入与门312的输出端与第三三值二输入与门311的一个输入端连接，第二三值二输入与门313的输出端与第三三值二输入与门311的另一个输入端连接，第三三值二输入与门311的输出端与存储电路1中对应的存储模块11连接。
如图6所示的，上述具体实施例中，列译码电路单元21包括第四三值二输入与门，列译码电路单元21的输出端连接有三级DTCTGAL缓冲器，列译码电路单元21的输出端输出存储模块选择信号c j (j=0～8)，且直接与存储电路1中对应的存储模块11和写选择电路组4的钟控时钟源输入端连接，列译码电路单元21的输出端还通过一级DTCTGAL缓冲器延迟后输出存储模块选择信号cc j (j=0～8)，且通过一级DTCTGAL缓冲器与存储电路1中对应的存储模块11连接，列译码电路单元21的输出端还通过三级DTCTGAL缓冲器延迟后输出存储模块选择信号ccc j (j=0～8)，且通过三级DTCTGAL缓冲器后与读选择电路组5的数据选择信号输入端连接。
如图7和图8所示，上述具体实施例中，存储模块11包括第一三值三输入与门111、第二三值三输入与门112和九个双端口存储组件113，第一三值三输入与门111的输出端与九个双端口存储组件113的读端口连接，第二三值三输入与门112的输出端与九个双端口存储组件113的写端口连接，行译码电路单元31的输出端直接与存储电路1中对应的存储模块11的第二三值三输入与门112的输入端连接，行译码电路单元31的输出端还通过一级DTCTGAL缓冲器与存储电路1中对应的存储模块11的第一三值三输入与门111的输入端连接，列译码电路单元21的输出端直接与存储电路1中对应的存储模块11的第二三值三输入与门112的输入端连接，列译码电路单元21的输出端还通过一级DTCTGAL缓冲器与存储电路1中对应的存储模块11的第一三值三输入与门111的输入端连接，双端口存储组件113主要由存储单元和敏感放大器组成，存储单元主要由第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15组成，第一NMOS管N1、第二NMOS管N2和第四NMOS管N4的源极和漏极按顺序串接，第二NMOS管N2的栅极分别与第七NMOS管N7的栅极、第九NMOS管N9的栅极和第三NMOS管N3的漏极连接，第九NMOS管N9、第十NMOS管N10和第十二NMOS管N12的源极和漏极按顺序串接，第十NMOS管N10的栅极分别与第一NMOS管N1的栅极、第八NMOS管N8的栅极和第十一NMOS管N11的漏极连接，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第七NMOS管N7的漏极、第八NMOS管N8的漏极和第十三NMOS管N13的源极连接，第一PMOS管P1的源极、第七NMOS管N7的源极、第四NMOS管N4的漏极、第五NMOS管N5的漏极、第六NMOS管N6的栅极和第二PMOS管P2的栅极连接，第二PMOS管P2的源极、第八NMOS管N8的源极、第十二NMOS管N12的漏极、第六NMOS管N6的漏极、第五NMOS管N5的栅极和第一PMOS管P1的栅极连接，第五NMOS管N5的源极和第六NMOS管N6的源极连接，第一NMOS管N1的漏极、第九NMOS管N9的漏极、第十四NMOS管N14的源极连接，第十三NMOS管N13的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第十四NMOS管N14的漏极接入幅值电平对应逻辑1的功率时钟信号Φ 1，第十五NMOS管N15的栅极接入幅值电平对应逻辑2的钟控时钟信号 
，第十五NMOS管N15的源极接入列译码电路单元21通过一级DTCTGAL缓冲器后的存储模块选择信号cc j (j=0～8)，第十五NMOS管N15的漏极输出列译码电路单元21通过一级DTCTGAL缓冲器延迟后的存储模块选择信号cc j (j=0～8)的采样值xcc j (j=0～8)，第十三NMOS管N13的栅极和第十四NMOS管N14的栅极接入列译码电路单元21通过一级DTCTGAL缓冲器延迟后的存储模块选择信号cc j (j=0～8)的采样值xcc j (j=0～8)，第三NMOS管N3的源极和第十一NMOS管N11的源极分别与写选择电路组4连接，第三NMOS管N3的栅极和第十一NMOS管N11的栅极彼此连接作为双端口存储组件113的写端口，第三NMOS管N3的栅极接入存储单元的写字线信号WWL i,j (i=0～80，j=0～8)，第三NMOS管N3的源极接入存储单元的读位线信号WBL j,k (j=0～8，k=0～8)，当写字线信号WWL i,j (i=0～80，j=0～8)作为钟控时钟源输入时，第三NMOS管N3的漏极输出读位线信号WBL j,k (j=0～8，k=0～8)对应的采样值x 1，第九NMOS管N9的栅极接入读位线信号WBL j,k (j=0～8，k=0～8)对应的采样值x 1，第十一NMOS管N11的栅极接入存储单元的写字线信号WWL i,j (i=0～80，j=0～8)，第十一NMOS管N11的源极接入存储单元的互补的读位线信号
(j=0～8，k=0～8)，当写字线信号WWL i,j (i=0～80， j=0～8)作为钟控时钟源输入时，第十一NMOS管N11的漏极输出互补的读位线信号
(j=0～8，k=0～8)对应的采样值y 1，第一NMOS管N1的栅极接入互补的读位线信号
(j=0～8，k=0～8)对应的采样值y 1，第四NMOS管N4的栅极和第十二NMOS管N12的栅极彼此连接作为双端口存储组件113的读端口，第四NMOS管N4的栅极和第十二NMOS管N12的栅极接入存储单元的读字线信号RWL i,j (i=0～80，j=0～8)，第四NMOS管N4的源极和第十二NMOS管N12的源极分别与敏感放大器的信号输入端连接，输入信号分别为RBL j,k (j=0～8，k=0～8)和
(j=0～8，k=0～8)；敏感放大器主要由第三PMOS管P3、第四PMOS管P4、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25和第二十六NMOS管N26组成，第十六NMOS管N16的源极和第十七NMOS管N17的漏极连接，第十七NMOS管N17的栅极和第十八NMOS管N18的栅极连接，第二十二NMOS管N22的源极与第二十三NMOS管N23的漏极连接，第二十一NMOS管N21的栅极与第二十三NMOS管N23的栅极连接，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第十八NMOS管N18的漏极、第二十一NMOS管N21的漏极和第二十四NMOS管N24的源极连接，第三PMOS管P3的源极、第十八NMOS管N18的源极、第十九NMOS管N19的漏极、第十七NMOS管N17的源极、第二十NMOS管N20的栅极和第四PMOS管P4的栅极连接，其公共连接端输出敏感放大信号SAL j,k (j=0～8，k=0～8)到读选择电路组5的信号输入端，第四PMOS管P4的源极、第二十一NMOS管N21的源极、第二十NMOS管N20的漏极、第十九NMOS管N19的栅极、第三PMOS管P3的栅极和第二十三NMOS管N23的源极连接，其公共连接端输出信号
(j=0～8，k=0～8)到读选择电路组5的信号输入端，第十九NMOS管N19的源极和第二十NMOS管N20的源极连接，第十六NMOS管N16的漏极、第二十二NMOS管N22的漏极和第二十五NMOS管N25的源极连接，第二十五NMOS管N25的漏极接入幅值电平对应逻辑1的功率时钟信号
，第二十四NMOS管N24的漏极接入幅值电平对应逻辑2的功率时钟信号，第二十六NMOS管N26的源极接入列译码电路单元21通过二级DTCTGAL缓冲器延迟后的存储模块选择信号ccc j (j=0～8)，第二十六NMOS管N26的漏极输出存储模块选择信号ccc j (j=0～8)的采样值xccc j (j=0～8)，第二十四NMOS管N24的栅极和第二十五NMOS管N25的栅极分别接入采样值xccc j (j=0～8)，第二十六NMOS管N26的栅极接入幅值电平对应逻辑2的钟控时钟信号Φ，第十七NMOS管N17的栅极和第二十二NMOS管N22的栅极分别接入对应的存储单元的读位线信号RBL j,k (j=0～8，k=0～8)，第十六NMOS管N16的栅极和第二十三NMOS管N23的栅极分别接入对应的存储单元的互补的读位线信号
(j=0～8， k=0～8)。
上述具体实施例中，写选择电路组4包括九个写选择电路单元41，写选择电路单元41主要由第五PMOS管P5、第六PMOS管P6、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30、第三十一NMOS管N31、第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38和第三十九NMOS管N39组成，第二十七NMOS管N27的源极和第二十八NMOS管N28的漏极连接，第三十三NMOS管N33的源极与第三十四NMOS管N34的漏极连接，第五PMOS管P5的漏极、第六PMOS管P6的漏极、第二十九NMOS管N29的漏极、第三十二NMOS管N32的漏极和第三十五NMOS管N35的源极连接，第五PMOS管P5的源极、第二十九NMOS管N29的源极、第三十NMOS管N30的漏极、第二十八NMOS管N28的源极、第三十一NMOS管N31的栅极和第六PMOS管P6的栅极连接，其公共连接端为写电路单元41的信号输出端，第六PMOS管P6的源极、第三十二NMOS管N32的源极、第三十一NMOS管N31的漏极、第五PMOS管P5的栅极、第三十NMOS管N30的栅极和第三十四NMOS管N34的源极连接，其公共连接端为写电路单元41的互补的信号输出端，第三十NMOS管N30的源极和第三十一NMOS管N31的源极连接，第二十七NMOS管N27的漏极、第三十三NMOS管N33的漏极和第三十六NMOS管N36的源极连接，第三十六NMOS管N36的漏极接入幅值电平对应逻辑1的功率时钟信号
，第二十九NMOS管N29的漏极、第三十二NMOS管N32的漏极、第五PMOS管P5的漏极、第六PMOS管P6的漏极和第三十五NMOS管N35的源极连接，第三十五NMOS管N35的漏极接入幅值电平对应逻辑2的功率时钟信号
，第三十七NMOS管N37的栅极、第三十八NMOS管N38的栅极和第三十九NMOS管N39的栅极分别接入幅值电平对应逻辑2的钟控时钟信号Φ，第三十七NMOS管N37的源极接入列译码电路单元21的存储模块选择信号c j (j=0～8)，第三十七NMOS管N37的漏极输出存储模块选择信号c j (j=0～8)的采样值xc j (j=0～8)，第三十五NMOS管N35的栅极和第三十六NMOS管N36的栅极分别接入存储模块选择信号c j (j=0～8)的采样值xc j (j=0～8)，第三十八NMOS管N38的源极接入待写数据WD (k) (k=0～8)，第三十八NMOS管N38的漏极输出待写数据WD (k) (k=0～8)的采样值x，第三十九NMOS管N39的源极接入互补的待写数据
(k=0～8)，第三十九NMOS管N39的漏极输出互补的待写数据
(k=0～8)的采样值y。
上述具体实施例中，读选择电路组5包括九个读选择电路单元51，读选择电路单元51为三值九选一读出数据选择器。
上述具体实施例中，DTCTGAL缓冲器为DTCTGAL电路。
本发明的基本工作原理如下：如图2a~图4b所示，三值二输入与门电路、三值九选一读出数据选择器电路和三值三输入与门电路、均采用二相无交叠功率时钟，具体操作分为两级：第一级操作用时钟
控制的NMOS管对各输入信号进行采样，使得输入信号与
的相位相同，如果在第一级操作中加入数据选择信号，则可进一步控制是否对输入信号进行采样；第二级操作在功率时钟Φ 1、Φ的工作节奏下，利用采样值和交叉存贮型结构对输出负载赋值和能量回收。其中Φ 1、Φ的相位相同，但幅值不同，分别为V DD/2、V DD，代表逻辑1、2，且与
相位差180o（输出的相位与Φ 1、Φ相同）。针对同类电路部分节点可能出现悬空状态的情况，以上电路利用互补的输出信号消除悬空，从而避免了电路输出的不确定性。
如图6所示，存储电路1包括成八十一行九列分布的七百二十九个存储模块11，各存储模块11为三值绝热存储器的子阵列，存储电路1每行有九个子阵列，每列有81个子阵列，同一列中的子阵列的位线连接在一起，每个子阵列包括有九个双端口存储组件113，而每个双端口存储组件113包括一个存储单元和一个敏感放大器，即每个子阵列包括九个存储单元和九个敏感放大器，其中，A 3 A 2 A 1 A 0为行地址，A 5 A 4为列地址，行地址译码器3通过二阶译码方式产生行选择信号来选择存储电路1中相应的行，激活一根全局字线GWL i (i=0～80)，列地址译码器2产生存储模块选择信号c j (j=0～8)来选择存储电路1中相应的子阵列，存储模块选择信号也可称之为子阵列选择信号。子阵列选择信号c j (j=0～8)经过一定的延迟后和读/写使能信号共同激活子阵列中一对相应的读字线RWL i,j (i=0～80，j=0～8)和写字线WWL i,j (i=0～80，j=0～8)，并且在一个周期内只有与这对被激活读写字线连接的子阵列才能进行读写操作。由于对存储单元的读写操作不能同时进行，因此，在时序安排中，采用先激活写字线，后激活读字线的方式，在一个周期内执行先写后读的操作。所以在产生读/写字线时，读使能信号RE要比写使能信号WE多一级缓冲器延迟时间。
如图7所示，子阵列选择信号c j (j=0～8)经过一级DTCTGAL缓冲器延迟后的信号cc j (j=0～8)的采样值xcc j (j=0～8)来控制功率时钟Φ 1、Φ的导通与断开，减少未激活子阵列不必要的能量消耗。当执行写操作时，写字线WWL i,j (i=0～80，j=0～8)作为钟控时钟，对写位线WBL j,k (j=0～8，k=0～8)上的数据进行采样，利用采样值和交叉存贮型结构将数据写入到被激活子阵列的存储单元中；当执行读操作时，读字线RWL i,j (i=0～80，j=0～8)激活晶体管N4，N12，从而将存储单元中的数据读出到读位线RBL j,k (j=0～8， k=0～8)上，三值绝热存储器的存储阵列由这些子阵列水平垂直排列而成，同一个子阵列中存储单元共用一对读/写字线，同一列的存储单元共用一对读/写位线。图8所示的敏感放大器与常规存储器中的敏感放大器有所不同，它将敏感放大器输出信号SAL j,k (j=0～8，k=0～8)和读位线RBL j,k (j=0～8，k=0～8)分离，采用子阵列选择信号c j (j=0～8)经过二级DTCTGAL缓冲器延迟后的信号ccc j (j=0～8)的采样值xccc j (j=0～8)来控制功率时钟
、
的导通与断开；用读字线RWL i,j (i=0～80，j=0～8)作为钟控时钟，将图7所示存储单元的晶体管N4，N12和图8所示敏感放大器的晶体管N16,N17,N18,N19,N20,N21,N22,N23,P1,P2共同组成DTCTGAL电路，以绝热方式把被激活子阵列中存储单元的数据敏感放大，其余未激活子阵列均保持零电平，减少不必要的的电平跳变，从而降低了功耗。
写选择电路组需要实现将待写数据WD (k) (k=0～8) 选择到对应的子阵列位线上，由于每个子阵列包括九个存储单元，所以一次写操作需要写入9位数据WD (k) (k=0～8)，需要9个写选择电路单元41；三值绝热存储器每行有9个子阵列，同一列中各子阵列的存储单元的读/写位线连在一起，写选择电路组4将待写数据WD (k) (k=0～8)选择写入到相应的子阵列的写位线上；由于每个子阵列包括九个存储单元，所以一次写操作需要写入9位数据WD (k) (k=0～8)，需要9个写选择电路单元41，且在一个周期内只有被激活子阵列的写位线才有数据写入，其余均箝位于零电平，可以有效地避免未激活的子阵列的写位线进行不必要的充放电；如图9所示写选择电路单元41，它采用绝热方式对写位线进行充放电，类似于DTCTGAL电路，不同之处在于它利用子阵列选择信号c j (j=0～8)的采样值xc j (j=0～8)来控制功率时钟
、
的导通与断开，避免了未激活子阵列对写位线进行不必要的充放电，从而降低了写电路的功耗。
如图10所示，读选择电路组5包括九个读选择电路单元51，读选择电路单元51采用三值九选一读出数据选择器，各子阵列中敏感放大器的输出信号SAL j,k (j=0～8，k=0～8)作为输入信号，列译码电路单元21的子阵列选择信号c j (j=0～8)经过三级DTCTGAL缓冲器延迟后的信号cccc j (j=0～8)作为数据选择信号，三值九选一读出数据选择器首先对被激活子阵列的SAL j,k (j=0～8，k=0～8)进行采样，然后把SAL j,k (j=0～8，k=0～8)上的数据读到输出端RD (k) (k=0～8)上，从而实现了对被激活子阵列的读出数据的选择。
本发明的操作时序如图11所示。T1期间，行地址译码器3进行一阶预译码。T2期间，行地址译码器3进行二阶译码，激活一根全局字线GWL i (i=0～80)来选择相应的行，列地址译码器2产生子阵列选择信号c j (j=0～8)来选择相应的子阵列，同时准备写使能信号WE和待写数据WD (k) (k=0～8)。T3期间，由全局字线GWL i (i=0～80)、子阵列选择信号c j (j=0～8)和写使能信号WE共同激活一根写字线WWL i,j (i=0～80, j=0～8)，将数据写入到写位线WBL j,k (j=0～8, k=0～8)上，从而将写位线WBL j,k (j=0～8, k=0～8)上的数据写入到被激活子阵列的存储单元中，同时准备读使能信号RE，得到全局字线GWL i (i=0～80)与子阵列选择信号c j (j=0～8)分别经过一级DTCTGAL缓冲器延迟后的信号GGWL i (i=0～80)、cc j (j=0～8)。T4期间，由GGWL i (i=0～80)、cc j (j=0～8)和读使能信号RE共同激活一根读字线RWL i,j (i=0～80，j=0～8)，将被激活子阵列中存储单元中的数据读出到读位线RBL j,k (j=0～8，k=0～8)上，同时得到子阵列选择信号c j (j=0～8)经过二级DTCTGAL缓冲器延迟后的信号ccc j (j=0～8)。T5期间，敏感放大器将读位线RBL j,k (j=0～8，k=0～8)上的数据敏感放大到输出线SAL j,k (j=0～8，k=0～8)上，同时得到子阵列选择信号c j (j=0～8)经过三级DTCTGAL缓冲器延迟后的信号cccc j (j=0～8)。T6期间，通过三值九选一读出数据选择器对子阵列的的SAL j,k (j=0～8，k=0～8)进行选择，得到被激活子阵列的读出的数据RD (k)(k=0～8)。
在采用TSMC0.25μmCMOS工艺器件参数情况下，时钟频率为41.7MHz，对上述三值绝热存储器的一列子阵列进行功能仿真，输出负载电容为10fF。其中时钟Φ 1、
与Φ、
的幅值电压分别为1.25V与2.5V，NMOS宽长比均取0.36μm/0.24μm，PMOS宽长比均取0.72μm/0.24μm。图12给出了三值绝热存储器在待写数据WD为“2121……”时的模拟波形，读出数据RD比待写数据WD延迟了2个时钟周期，符合三值绝热存储器的操作时序，且所设计电路具有正确的逻辑功能，输出波形理想。
图13给出了在相同条件下，所设计的三值绝热存储器与三值常规存储器的瞬态能耗比较。其中，三值绝热存储器的瞬态能耗曲线的上升部分表示反映向电路注入能量，下降部分反映由电源回收能量，曲线凹底的渐升现象反映电路消耗能量。在1.2us时间内，三值常规存储器的能耗为100.923pj，而三值绝热存储器的能耗为32.315pj，能耗节省约达68%，证明所设计的电路具有显著的低功耗特性。
本发明根据电路三要素理论，将具有能量恢复特性的绝热技术引入到三值存储器设计中，采用二相无交叠功率时钟和不同阈值的NMOS管，实现基于DTCTGAL电路的三值绝热存储器的设计。该电路通过NMOS管的自举效应和CMOS-latch结构使得输出始终跟随功率时钟Φ 1、Φ变化，消除阈值损失引起的非绝热功耗，从而有效降低了功耗；设计中所采用的方法可进一步应用到更高基的低功耗多值存储单元设计中，从而推动多值逻辑电路的发展。
Claims (7)
1.一种三值绝热存储器，主要由行地址译码器、列地址译码器、存储电路、用于写入待写数据的写选择电路组和用于读出数据的读选择电路组组成，其特征在于所述的行地址译码器包括八十一个行译码电路单元，所述的列地址译码器包括九个列译码电路单元，所述的存储电路包括成八十一行九列分布的七百二十九个存储模块，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端分别与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。
2.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的行译码电路单元包括第一三值二输入与门，第二三值二输入与门和第三三值二输入与门，所述的第一三值二输入与门的输出端与所述的第三三值二输入与门的一个输入端连接，所述的第二三值二输入与门的输出端与所述的第三三值二输入与门的另一个输入端连接，所述的第三三值二输入与门的输出端与所述的存储电路中对应的存储模块连接。
3.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的列译码电路单元包括第四三值二输入与门，所述的列译码电路单元的输出端连接有三级DTCTGAL缓冲器，所述的列译码电路单元的的输出端直接与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。
4.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的存储模块包括第一三值三输入与门、第二三值三输入与门和九个双端口存储组件，所述的第一三值三输入与门的输出端与九个所述的双端口存储组件的读端口连接，所述的第二三值三输入与门的输出端与九个所述的双端口存储组件的写端口连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的列译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的双端口存储组件主要由存储单元和敏感放大器组成，所述的存储单元主要由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管组成，所述的第一NMOS管、所述的第二NMOS管和所述的第四NMOS管的源极和漏极按顺序串接，所述的第二NMOS管的栅极分别与所述的第九NMOS管的栅极、所述的第七NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第九NMOS管、所述的第十NMOS管和所述的第十二NMOS管的源极和漏极按顺序串接，所述的第十NMOS管的栅极分别与所述的第一NMOS管的栅极、所述的第八NMOS管的栅极和所述的第十一NMOS管的漏极连接，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极和所述的第十三NMOS管的源极连接，所述的第一PMOS管的源极、所述的第七NMOS管的源极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的栅极和所述的第二PMOS管的栅极连接，所述的第二PMOS管的源极、所述的第八NMOS管的源极、所述的第十二NMOS管的漏极、所述的第六NMOS管的漏极、所述的第五NMOS管的栅极和所述的第一PMOS管的栅极连接，所述的第五NMOS管的源极和所述的第六NMOS管的源极连接，所述的第一NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十四NMOS管的源极连接，所述的第十三NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第十四NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第十五NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十五NMOS管的源极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号，所述的第十五NMOS管的漏极输出所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第十三NMOS管的栅极和所述的第十四NMOS管的栅极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第三NMOS管的源极和所述的第十一NMOS管的源极分别与所述的写选择电路组连接，所述的第三NMOS管的栅极和所述的第十一NMOS管的栅极为所述的双端口存储组件的写端口，所述的第四NMOS管的栅极和所述的第十二NMOS管的栅极为所述的双端口存储组件的读端口，所述的第四NMOS管的源极和所述的第十二NMOS管的源极分别与所述的敏感放大器的信号输入端连接，所述的敏感放大器主要由第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管组成，所述的第十六NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第二十二NMOS管的源极与所述的第二十三NMOS管的漏极连接，所述的第二十一NMOS管的栅极与所述的第二十三NMOS管的栅极连接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第十八NMOS管的漏极、所述的第二十一NMOS管的漏极和所述的第二十四NMOS管的源极连接，所述的第三PMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的漏极、所述的第十七NMOS管的源极、所述的第二十NMOS管的栅极和所述的第四PMOS管的栅极连接，所述的第四PMOS管的源极、所述的第二十一NMOS管的源极、所述的第二十NMOS管的漏极、所述的第十九NMOS管的栅极、所述的第三PMOS管的栅极和所述的第二十三NMOS管的源极连接，所述的第十九NMOS管的源极和所述的第二十NMOS管的源极连接，所述的第十六NMOS管的漏极、所述的第二十二NMOS管的漏极和所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第二十四NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第二十六NMOS管的源极接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号，所述的第二十六NMOS管的漏极输出所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十四NMOS管的栅极和所述的第二十五NMOS管的栅极分别接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十六NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十七NMOS管的栅极和所述的第二十三NMOS管的栅极为所述的敏感放大器的信号输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极分别接入所述的存储单元的读输出信号，所述的第十六NMOS管的栅极和所述的第二十三NMOS管的栅极分别接入所述的存储单元的互补的读输出信号，所述的第十七NMOS管的源极和所述的第二十三NMOS管的源极为所述的敏感放大器的信号输出端，其分别与所述的读选择电路组的相应的数据输入端连接。
5.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的写选择电路组包括九个写选择电路单元，所述的写选择电路单元主要由第五PMOS管、第六PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管组成，所述的第二十七NMOS管的源极和所述的第二十八NMOS管的漏极连接，所述的第三十三NMOS管的源极与所述的第三十四NMOS管的漏极连接，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第二十九NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十五NMOS管的源极连接，所述的第五PMOS管的源极、所述的第二十九NMOS管的源极、所述的第三十NMOS管的漏极、所述的第二十八NMOS管的源极、所述的第三十一NMOS管的栅极和所述的第六PMOS管的栅极连接，其公共连接端为所述的写电路单元的信号输出端，所述的第六PMOS管的源极、所述的第三十二NMOS管的源极、所述的第三十一NMOS管的漏极、所述的第五PMOS管的栅极、所述的第三十NMOS管的栅极和所述的第三十四NMOS管的源极连接，其公共连接端为信号输出端为所述的写电路单元的互补的信号输出端，所述的第三十NMOS管的源极和所述的第三十一NMOS管的源极连接，所述的第二十七NMOS管的漏极、所述的第三十三NMOS管的漏极和所述的第三十六NMOS管的源极连接，所述的第三十六NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第二十九NMOS管的漏极、所述的第三十二NMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第三十五NMOS管的源极连接，所述的第三十五NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第三十七NMOS管的栅极、所述的第三十八NMOS管的栅极和所述的第三十九NMOS管的栅极分别接入幅值电平对应逻辑2的钟控时钟信号，所述的第三十七NMOS管的源极接入所述的列译码电路单元的存储模块选择信号，所述的第三十七NMOS管的漏极输出所述的列译码电路单元的存储模块选择信号的采样值，所述的第三十五NMOS管的栅极和所述的第三十六NMOS管的栅极分别接入所述的列译码电路单元的存储模块选择信号的采样值，所述的第三十八NMOS管的源极接入待写数据，所述的第三十八NMOS管的漏极输出所述的待写数据的采样值，所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极及所述的第三十三NMOS管的栅极分别接入所述的待写数据的采样值，所述的第三十九NMOS管的源极接入互补的待写数据，所述的第三十九NMOS管的漏极输出所述的互补的待写数据的采样值，所述的第二十七NMOS管的栅极、所述的第三十二NMOS管的栅极及所述的第三十四NMOS管的栅极分别接入所述的互补的待写数据的采样值。
6.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的读选择电路组包括九个读选择电路单元，所述的读选择电路单元为三值九选一读出数据选择器。
7.根据权利要求1~6中任一项权利要求所述的一种三值绝热存储器，其特征在于所述的DTCTGAL缓冲器为DTCTGAL电路。
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Cited By (2)
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1534681A (zh) * | 2003-02-17 | 2004-10-06 | ��ʽ���綫֥ | 磁随机存取存储器及其读出方法 |
| CN101621295A (zh) * | 2009-08-05 | 2010-01-06 | 宁波大学 | 一种双功率时钟三值钟控绝热逻辑电路 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1534681A (zh) * | 2003-02-17 | 2004-10-06 | ��ʽ���綫֥ | 磁随机存取存储器及其读出方法 |
| CN101621295A (zh) * | 2009-08-05 | 2010-01-06 | 宁波大学 | 一种双功率时钟三值钟控绝热逻辑电路 |
Non-Patent Citations (1)
| Title |
|---|
| 李昆鹏: "《三值钟控传输门绝热逻辑电路设计》", 《信息科技辑》, 15 June 2011 (2011-06-15) * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106452427A (zh) * | 2016-09-21 | 2017-02-22 | 宁波大学 | 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器 |
| CN106452425A (zh) * | 2016-09-21 | 2017-02-22 | 宁波大学 | 一种p管采样型自举绝热电路及四级反相器/缓冲器 |
| CN106452427B (zh) * | 2016-09-21 | 2019-01-04 | 宁波大学 | 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器 |
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