CN106452427B - 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器 - Google Patents

一种采用钟控传输门自举绝热电路及四级反相器/缓冲器 Download PDF

Info

Publication number
CN106452427B
CN106452427B CN201610837489.7A CN201610837489A CN106452427B CN 106452427 B CN106452427 B CN 106452427B CN 201610837489 A CN201610837489 A CN 201610837489A CN 106452427 B CN106452427 B CN 106452427B
Authority
CN
China
Prior art keywords
clock
nmos tube
transmission gate
tube
adiabatic circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610837489.7A
Other languages
English (en)
Other versions
CN106452427A (zh
Inventor
胡建平
余峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo University
Original Assignee
Ningbo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo University filed Critical Ningbo University
Priority to CN201610837489.7A priority Critical patent/CN106452427B/zh
Publication of CN106452427A publication Critical patent/CN106452427A/zh
Application granted granted Critical
Publication of CN106452427B publication Critical patent/CN106452427B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种采用钟控传输门自举绝热电路及四级反相器/缓冲器，采用钟控传输门自举绝热电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，四级反相器/缓冲器包括四个采用钟控传输门自举绝热电路；优点是电路结构简单，延时和功耗都得到了降低，第一PMOS管和第二PMOS管构成钟控传输门自举绝热电路的输出端和第一时钟端之间的钟控传输门反馈通路，使得输出端的能量回收到功率时钟更加彻底，避免了因PMOS管阈值电压使得输出端不能完全回收到功率时钟去而引起能量损耗，功耗得到优化，本发明的四级反相器/缓冲器在不影响电路性能的基础上，延时、功耗和功耗延时积均较小。

Description

一种采用钟控传输门自举绝热电路及四级反相器/缓冲器
技术领域
本发明涉及一种绝热电路，尤其是涉及一种采用钟控传输门自举绝热电路及四级反相器/缓冲器。
背景技术
绝热电路是一种双轨输入，双轨输出结构电路，其打破传统的能量传输方式，由原来的电源-输出节点-地转化为从电源-输出节点-电源。绝热电路采用交变电源驱动电路，由交变电源对输出节点充电完成赋值，并通过回收节点电荷至电源，实现了能量恢复。现有的绝热ECRL结构绝热电路的电路图如图1(a)所示，其符号图如图1(b)所示，采用该绝热ECRL结构绝热电路设计的四级反相器/缓冲器的结构图如图2所示，该四相功率时钟图的波形图如图3所示。该绝热ECRL结构绝热电路中，MOS管由于阈值电压的存在，使得能量在预充阶段和能量恢复阶段不能都得以全部释放或回收，另外，由于其输出端悬空，造成电路的额外的功耗，增多了电路的不稳定性。并且对于ECRL结构绝热电路而言，负载越大，造成的非绝热功耗愈大，延时也相对比较大。
发明内容
本发明所要解决的技术问题之一是提供一种在不影响电路性能的基础上，延时、功耗和功耗延时积均较小的采用钟控传输门自举绝热电路。
本发明解决上述技术问题之一所采用的技术方案为：一种采用钟控传输门自举绝热电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第一时钟端，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的采用钟控传输门自举绝热电路的输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极、所述的第三PMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第二时钟端，所述的第三PMOS管的源极、所述的第五NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第四PMOS管的源极、所述的第六NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极为所述的采用钟控传输门自举绝热电路的输入端，所述的第二NMOS管的栅极为所述的采用钟控传输门自举绝热电路的反相输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；所述的采用钟控传输门自举绝热电路的第一时钟端接入的时钟信号和所述的采用钟控传输门自举绝热电路的第二时钟端接入的时钟信号幅值相同，但是相位相差180度。
所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管的宽长比均为所述的第三NMOS管和所述的第四NMOS管的宽长比均为所述的第一NMOS管、所述的第二NMOS管、所述的第五NMOS管和所述的第六NMOS管的宽长比均为该电路中，第三NMOS管和第四NMOS管的宽长比均为可以提高第五NMOS管的源极和第三PMOS管的源极的连接节点或者第四NMOS管的栅极、第六NMOS管的源极和第四PMOS管的源极的连接节点的电压，使得能量在回收阶段能够进一步充分回收，进一步降低功耗；第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管的宽长比均为第一NMOS管、第二NMOS管、第五NMOS管和第六NMOS管的宽长比均为可以保证电路的性能和最佳噪声容限。
与现有技术相比，本发明的采用钟控传输门自举绝热电路的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管这八个MOS管构成采用钟控传输门自举绝热电路，电路结构简单，延时和功耗都得到了降低，第一PMOS管和第二PMOS管构成钟控传输门自举绝热电路的输出端和第一时钟端之间的钟控传输门反馈通路，在能量回收阶段，第一时钟端接入的功率时钟，第三NMOS管的栅极、第五NMOS管的源极和第三PMOS管的源极的连接节点A或者第四NMOS管的栅极、第六NMOS管的源极和第四PMOS管的源极的连接节点B由于电容的耦合作用而自举，保持第三NMOS管或第四NMOS管的导通，导通的第三NMOS管或第四NMOS管与第一PMOS管或第二PMOS管构成传输门，使得输出端的能量回收到功率时钟更加彻底，避免了因PMOS管阈值电压使得输出端不能完全回收到功率时钟去而引起能量损耗，功耗得到很大优化，由此，本发明的采用钟控传输门自举绝热电路在不影响电路性能的基础上，延时、功耗和功耗延时积均较小。
本发明所要解决的技术问题之二是提供一种在不影响电路性能的基础上，延时、功耗和功耗延时积均较小的四级反相器/缓冲器。
本发明解决上述技术问题之二所采用的技术方案为：一种四级反相器/缓冲器，包括四个采用钟控传输门自举绝热电路，每一个所述的采用钟控传输门自举绝热电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第一时钟端，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的采用钟控传输门自举绝热电路的输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极、所述的第三PMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第二时钟端，所述的第三PMOS管的源极、所述的第五NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第四PMOS管的源极、所述的第六NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极为所述的采用钟控传输门自举绝热电路的输入端，所述的第二NMOS管的栅极为所述的采用钟控传输门自举绝热电路的反相输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；第一个所述的钟控传输门自举绝热电路的输入端为所述的四级反相器/缓冲器的输入端，第一个所述的钟控传输门自举绝热电路的反相输入端为所述的四级反相器/缓冲器的反相输入端，第一个所述的钟控传输门自举绝热电路的输出端和第二个所述的钟控传输门自举绝热电路的输入端连接，第一个所述的钟控传输门自举绝热电路的反相输出端和第二个所述的钟控传输门自举绝热电路的反相输入端连接，第二个所述的钟控传输门自举绝热电路的输出端和第三个所述的钟控传输门自举绝热电路的输入端连接，第二个所述的钟控传输门自举绝热电路的反相输出端和第三个所述的钟控传输门自举绝热电路的反相输入端连接，第三个所述的钟控传输门自举绝热电路的输出端和第四个所述的钟控传输门自举绝热电路的输入端连接，第三个所述的钟控传输门自举绝热电路的反相输出端和第四个所述的钟控传输门自举绝热电路的反相输入端连接，第四个所述的钟控传输门自举绝热电路的输出端为所述的四级反相器/缓冲器的输出端，第四个所述的钟控传输门自举绝热电路的反相输出端为所述的四级反相器/缓冲器的反相输出端，第四个所述的钟控传输门自举绝热电路的第一时钟端和第二个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第一时钟端，第一个所述的钟控传输门自举绝热电路的第一时钟端和第三个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第二时钟端，第二个所述的钟控传输门自举绝热电路的第一时钟端和第四个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第三时钟端，第一个所述的钟控传输门自举绝热电路的第二时钟端和第三个所述的钟控传输门自举绝热电路的第一时钟端连接且其连接端为所述的四级反相器/缓冲器的第四时钟端；所述的四级反相器/缓冲器的第一时钟端接入第一时钟信号，所述的四级反相器/缓冲器的第二时钟端接入第二时钟信号，所述的四级反相器/缓冲器的第三时钟端接入第三时钟信号，所述的四级反相器/缓冲器的第四时钟端接入第四时钟信号，所述的第一时钟信号、所述的第二时钟信号、所述的第三时钟信号和所述的第四时钟信号的幅值相同，所述的第一时钟信号和所述的第二时钟信号的相位相差90度，所述的第一时钟信号和所述的第三时钟信号的相位相差180度，所述的第一时钟信号和所述的第四时钟信号的相位相差270度。
所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管的宽长比均为所述的第三NMOS管和所述的第四NMOS管的宽长比均为所述的第一NMOS管、所述的第二NMOS管、所述的第五NMOS管和所述的第六NMOS管的宽长比均为该电路中，第三NMOS管和第四NMOS管的宽长比均为可以提高第五NMOS管的源极和第三PMOS管的源极的连接节点或者第四NMOS管的栅极、第六NMOS管的源极和第四PMOS管的源极的连接节点的电压，使得能量在回收阶段能够进一步充分回收，进一步降低功耗；第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管的宽长比均为第一NMOS管、第二NMOS管、第五NMOS管和第六NMOS管的宽长比均为可以保证电路的性能和最佳噪声容限。
与现有技术相比，本发明的四级反相器/缓冲器的优点在于通过四个采用钟控传输门自举绝热电路构成四级反相器/缓冲器，采用钟控传输门自举绝热电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管这八个MOS管，电路结构简单，延时和功耗都得到了降低，第一PMOS管和第二PMOS管构成钟控传输门自举绝热电路的输出端和第一时钟端之间的钟控传输门反馈通路，在能量回收阶段，第一时钟端接入的功率时钟，第三NMOS管的栅极、第五NMOS管的源极和第三PMOS管的源极的连接节点A或者第四NMOS管的栅极、第六NMOS管的源极和第四PMOS管的源极的连接节点B由于电容的耦合作用而自举，保持第三NMOS管或第四NMOS管的导通，导通的第三NMOS管或第四NMOS管与第一PMOS管或第二PMOS管构成传输门，使得输出端的能量回收到功率时钟更加彻底，避免了因PMOS管阈值电压使得输出端不能完全回收到功率时钟去而引起能量损耗，功耗得到很大优化，由此，本发明的四级反相器/缓冲器在不影响电路性能的基础上，延时、功耗和功耗延时积均较小。
附图说明
图1(a)为现有的绝热ECRL结构绝热电路的电路图；
图1(b)为现有的绝热ECRL结构绝热电路的符号图；
图2为现有的基于ECRL结构绝热电路的四级反相器/缓冲器的结构图；
图3为现有的基于ECRL结构绝热电路的四级反相器/缓冲器接入的四相功率时钟图的波形图；
图4(a)为本发明的采用钟控传输门自举绝热电路的电路图；
图4(b)为本发明的采用钟控传输门自举绝热电路的符号图；
图4(c)为本发明的采用钟控传输门自举绝热电路的时钟波形图；
图5为本发明的四级反相器/缓冲器的结构图；
图6为本发明的四级反相器/缓冲器的接入的四相功率时钟图的波形图；
图7为标准电压(1v)下，现有的绝热ECRL结构绝热电路在PTM32nm标准工艺下的仿真波形图
图8为标准电压(1v)下，本发明的采用钟控传输门自举绝热电路在PTM32nm标准工艺下的仿真波形图。
具体实施方式
本发明公开了一种采用钟控传输门自举绝热电路，以下结合附图实施例对本发明的采用钟控传输门自举绝热电路作进一步详细描述。
实施例一：如图4(a)、图4(b)和图4(c)所示，一种采用钟控传输门自举绝热电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第一PMOS管P1的源极、第二PMOS管P2的源极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第六NMOS管N6的栅极连接且其连接端为采用钟控传输门自举绝热电路的第一时钟端，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第四PMOS管P4的漏极、第二NMOS管N2的漏极、第四NMOS管N4的源极和第六NMOS管N6的漏极连接且其连接端为采用钟控传输门自举绝热电路的输出端，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极、第三NMOS管N3的源极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，第三PMOS管P3的栅极和第四PMOS管P4的栅极连接且其连接端为采用钟控传输门自举绝热电路的第二时钟端，第三PMOS管P3的源极、第五NMOS管N5的源极和第三NMOS管N3的栅极连接，第四PMOS管P4的源极、第六NMOS管N6的源极和第四NMOS管N4的栅极连接，第一NMOS管N1的栅极为采用钟控传输门自举绝热电路的输入端，第二NMOS管N2的栅极为采用钟控传输门自举绝热电路的反相输入端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地；采用钟控传输门自举绝热电路的第一时钟端接入的时钟信号和采用钟控传输门自举绝热电路的第二时钟端接入的时钟信号幅值相同，但是相位相差180度。
实施例二：如图4(a)、图4(b)和图4(c)所示，一种采用钟控传输门自举绝热电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第一PMOS管P1的源极、第二PMOS管P2的源极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第六NMOS管N6的栅极连接且其连接端为采用钟控传输门自举绝热电路的第一时钟端，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第四PMOS管P4的漏极、第二NMOS管N2的漏极、第四NMOS管N4的源极和第六NMOS管N6的漏极连接且其连接端为采用钟控传输门自举绝热电路的输出端，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极、第三NMOS管N3的源极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，第三PMOS管P3的栅极和第四PMOS管P4的栅极连接且其连接端为采用钟控传输门自举绝热电路的第二时钟端，第三PMOS管P3的源极、第五NMOS管N5的源极和第三NMOS管N3的栅极连接，第四PMOS管P4的源极、第六NMOS管N6的源极和第四NMOS管N4的栅极连接，第一NMOS管N1的栅极为采用钟控传输门自举绝热电路的输入端，第二NMOS管N2的栅极为采用钟控传输门自举绝热电路的反相输入端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地；采用钟控传输门自举绝热电路的第一时钟端接入的时钟信号和采用钟控传输门自举绝热电路的第二时钟端接入的时钟信号幅值相同，但是相位相差180度。
本实施例中，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4的宽长比均为第三NMOS管N3和第四NMOS管N4的宽长比均为第一NMOS管N1、第二NMOS管N2、第五NMOS管N5和第六NMOS管N6的宽长比均为
将本发明的采用钟控传输门自举绝热电路在PTM32nm和现有的绝热ECRL结构绝热电路，在PTM32nm标准工艺下分别进行仿真。标准电压(1v)下，现有的绝热ECRL结构绝热电路在PTM32nm标准工艺下的仿真波形图如图7所示；标准电压(1v)下，本发明的采用钟控传输门自举绝热电路在PTM32nm标准工艺下的仿真波形图如图8所示。分析图7和图8可知，本发明的采用钟控传输门自举绝热电路具有正确的逻辑和明显的低功耗特性。
本发明还公开了一种采用上述钟控传输门自举绝热电路的四级反相器/缓冲器，以下结合附图实施例对本发明的四级反相器/缓冲器作进一步详细描述。
实施例一：如图4(a)、图4(b)、图4(c)、图5和图6所示，一种四级反相器/缓冲器，包括四个采用钟控传输门自举绝热电路，每一个采用钟控传输门自举绝热电路分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第一PMOS管P1的源极、第二PMOS管P2的源极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第六NMOS管N6的栅极连接且其连接端为采用钟控传输门自举绝热电路的第一时钟端，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第四PMOS管P4的漏极、第二NMOS管N2的漏极、第四NMOS管N4的源极和第六NMOS管N6的漏极连接且其连接端为采用钟控传输门自举绝热电路的输出端，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极、第三NMOS管N3的源极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，第三PMOS管P3的栅极和第四PMOS管P4的栅极连接且其连接端为采用钟控传输门自举绝热电路的第二时钟端，第三PMOS管P3的源极、第五NMOS管N5的源极和第三NMOS管N3的栅极连接，第四PMOS管P4的源极、第六NMOS管N6的源极和第四NMOS管N4的栅极连接，第一NMOS管N1的栅极为采用钟控传输门自举绝热电路的输入端，第二NMOS管N2的栅极为采用钟控传输门自举绝热电路的反相输入端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地；第一个钟控传输门自举绝热电路的输入端为四级反相器/缓冲器的输入端，第一个钟控传输门自举绝热电路的反相输入端为四级反相器/缓冲器的反相输入端，第一个钟控传输门自举绝热电路的输出端和第二个钟控传输门自举绝热电路的输入端连接，第一个钟控传输门自举绝热电路的反相输出端和第二个钟控传输门自举绝热电路的反相输入端连接，第二个钟控传输门自举绝热电路的输出端和第三个钟控传输门自举绝热电路的输入端连接，第二个钟控传输门自举绝热电路的反相输出端和第三个钟控传输门自举绝热电路的反相输入端连接，第三个钟控传输门自举绝热电路的输出端和第四个钟控传输门自举绝热电路的输入端连接，第三个钟控传输门自举绝热电路的反相输出端和第四个钟控传输门自举绝热电路的反相输入端连接，第四个钟控传输门自举绝热电路的输出端为四级反相器/缓冲器的输出端，第四个钟控传输门自举绝热电路的反相输出端为四级反相器/缓冲器的反相输出端，第四个钟控传输门自举绝热电路的第一时钟端和第二个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第一时钟端，第一个钟控传输门自举绝热电路的第一时钟端和第三个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第二时钟端，第二个钟控传输门自举绝热电路的第一时钟端和第四个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第三时钟端，第一个钟控传输门自举绝热电路的第二时钟端和第三个钟控传输门自举绝热电路的第一时钟端连接且其连接端为四级反相器/缓冲器的第四时钟端；四级反相器/缓冲器的第一时钟端接入第一时钟信号CLK1，四级反相器/缓冲器的第二时钟端接入第二时钟信号CLK2，四级反相器/缓冲器的第三时钟端接入第三时钟信号CLK3，四级反相器/缓冲器的第四时钟端接入第四时钟信号CLK4，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的幅值相同，第一时钟信号CLK1和第二时钟信号CLK2的相位相差90度，第一时钟信号CLK1和第三时钟信号CLK3的相位相差180度，第一时钟信号CLK1和第四时钟信号CLK4的相位相差270度。
实施例二：如图4(a)、图4(b)、图4(c)、图5和图6所示，一种四级反相器/缓冲器，包括四个采用钟控传输门自举绝热电路，每一个采用钟控传输门自举绝热电路分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第一PMOS管P1的源极、第二PMOS管P2的源极、第三NMOS管N3的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第六NMOS管N6的栅极连接且其连接端为采用钟控传输门自举绝热电路的第一时钟端，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第四PMOS管P4的漏极、第二NMOS管N2的漏极、第四NMOS管N4的源极和第六NMOS管N6的漏极连接且其连接端为采用钟控传输门自举绝热电路的输出端，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极、第三NMOS管N3的源极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，第三PMOS管P3的栅极和第四PMOS管P4的栅极连接且其连接端为采用钟控传输门自举绝热电路的第二时钟端，第三PMOS管P3的源极、第五NMOS管N5的源极和第三NMOS管N3的栅极连接，第四PMOS管P4的源极、第六NMOS管N6的源极和第四NMOS管N4的栅极连接，第一NMOS管N1的栅极为采用钟控传输门自举绝热电路的输入端，第二NMOS管N2的栅极为采用钟控传输门自举绝热电路的反相输入端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地；第一个钟控传输门自举绝热电路的输入端为四级反相器/缓冲器的输入端，第一个钟控传输门自举绝热电路的反相输入端为四级反相器/缓冲器的反相输入端，第一个钟控传输门自举绝热电路的输出端和第二个钟控传输门自举绝热电路的输入端连接，第一个钟控传输门自举绝热电路的反相输出端和第二个钟控传输门自举绝热电路的反相输入端连接，第二个钟控传输门自举绝热电路的输出端和第三个钟控传输门自举绝热电路的输入端连接，第二个钟控传输门自举绝热电路的反相输出端和第三个钟控传输门自举绝热电路的反相输入端连接，第三个钟控传输门自举绝热电路的输出端和第四个钟控传输门自举绝热电路的输入端连接，第三个钟控传输门自举绝热电路的反相输出端和第四个钟控传输门自举绝热电路的反相输入端连接，第四个钟控传输门自举绝热电路的输出端为四级反相器/缓冲器的输出端，第四个钟控传输门自举绝热电路的反相输出端为四级反相器/缓冲器的反相输出端，第四个钟控传输门自举绝热电路的第一时钟端和第二个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第一时钟端，第一个钟控传输门自举绝热电路的第一时钟端和第三个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第二时钟端，第二个钟控传输门自举绝热电路的第一时钟端和第四个钟控传输门自举绝热电路的第二时钟端连接且其连接端为四级反相器/缓冲器的第三时钟端，第一个钟控传输门自举绝热电路的第二时钟端和第三个钟控传输门自举绝热电路的第一时钟端连接且其连接端为四级反相器/缓冲器的第四时钟端；四级反相器/缓冲器的第一时钟端接入第一时钟信号CLK1，四级反相器/缓冲器的第二时钟端接入第二时钟信号CLK2，四级反相器/缓冲器的第三时钟端接入第三时钟信号CLK3，四级反相器/缓冲器的第四时钟端接入第四时钟信号CLK4，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的幅值相同，第一时钟信号CLK1和第二时钟信号CLK2的相位相差90度，第一时钟信号CLK1和第三时钟信号CLK3的相位相差180度，第一时钟信号CLK1和第四时钟信号CLK4的相位相差270度。
本实施例中，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4的宽长比均为第三NMOS管N3和第四NMOS管N4的宽长比均为第一NMOS管N1、第二NMOS管N2、第五NMOS管N5和第六NMOS管N6的宽长比均为
为了验证本发明的四级反相器/缓冲器的优越性，将本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在PTM32nm标准工艺下的各种性能进行对比。使用电路仿真工具HSPICE在电路的输入频率为100MHz、200MHz，负载分别为10fF、20fF、30fF、40fF的条件下对两种电路结构进行了仿真比较分析，PTM工艺库对应的标准电源电压为1V。
表1为在PTM32nm标准工艺，输入频率为100MHz，负载为10fF下本发明的四级反相器/缓冲器与现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表1
从表1中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了28％，平均总功耗降低了44％，功耗延时积降低了60％。
表2为在PTM32nm标准工艺，输入频率为100MHz，负载为20fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表2
从表2中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了30％，平均总功耗降低了47％，功耗延时积降低了63％。
表3为在PTM32nm标准工艺，输入频率为100MHz，负载为30fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表3
从表3中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了32％，平均总功耗降低了51％，功耗延时积降低了66％。
表4为在PTM32nm标准工艺，输入频率为100MHz，负载为40fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表4
从表4中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了32％，平均总功耗降低了54％，功耗延时积降低了68％。
表5为在PTM32nm标准工艺，输入频率为200MHz，负载为10fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表5
从表5中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了28％，平均总功耗降低了47％，功耗延时积降低了62％。
表6为在PTM32nm标准工艺，输入频率为200MHz，负载为20fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表6
从表6中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了30％，平均总功耗降低了49％，功耗延时积降低了64％。
表7为在PTM32nm标准工艺，输入频率为200MHz，负载为30fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表7
从表7中可以得出：本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了32％，平均总功耗降低了54％，功耗延时积降低了68％。
表8为在PTM32nm标准工艺，输入频率为200MHz，负载为40fF下本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器在100ns-200ns内性能比较。
表8
从表8中可以得出：发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，延时降低了32％，平均总功耗降低了59％，功耗延时积降低了72％。
由上述的比较数据可见，在不影响电路性能的前提下，本发明的四级反相器/缓冲器和现有的四级反相器/缓冲器相比较，工作频率越大，负载越大，延时、功耗和功耗延时积优化程度也越大。

Claims (4)

1.一种采用钟控传输门自举绝热电路，其特征在于包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；
所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第一时钟端，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的采用钟控传输门自举绝热电路的输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极、所述的第三PMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第二时钟端，所述的第三PMOS管的源极、所述的第五NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第四PMOS管的源极、所述的第六NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极为所述的采用钟控传输门自举绝热电路的输入端，所述的第二NMOS管的栅极为所述的采用钟控传输门自举绝热电路的反相输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；
所述的采用钟控传输门自举绝热电路的第一时钟端接入的时钟信号和所述的采用钟控传输门自举绝热电路的第二时钟端接入的时钟信号幅值相同，但是相位相差180度。
2.根据权利要求1所述的一种采用钟控传输门自举绝热电路，其特征在于所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管的宽长比均为所述的第三NMOS管和所述的第四NMOS管的宽长比均为所述的第一NMOS管、所述的第二NMOS管、所述的第五NMOS管和所述的第六NMOS管的宽长比均为
3.一种四级反相器/缓冲器，其特征在于包括四个采用钟控传输门自举绝热电路，每一个所述的采用钟控传输门自举绝热电路分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第一时钟端，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的采用钟控传输门自举绝热电路的输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极、所述的第三PMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为采用钟控传输门自举绝热电路的反相输出端，所述的第三PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的采用钟控传输门自举绝热电路的第二时钟端，所述的第三PMOS管的源极、所述的第五NMOS管的源极和所述的第三NMOS管的栅极连接，所述的第四PMOS管的源极、所述的第六NMOS管的源极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极为所述的采用钟控传输门自举绝热电路的输入端，所述的第二NMOS管的栅极为所述的采用钟控传输门自举绝热电路的反相输入端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；
第一个所述的钟控传输门自举绝热电路的输入端为所述的四级反相器/缓冲器的输入端，第一个所述的钟控传输门自举绝热电路的反相输入端为所述的四级反相器/缓冲器的反相输入端，第一个所述的钟控传输门自举绝热电路的输出端和第二个所述的钟控传输门自举绝热电路的输入端连接，第一个所述的钟控传输门自举绝热电路的反相输出端和第二个所述的钟控传输门自举绝热电路的反相输入端连接，第二个所述的钟控传输门自举绝热电路的输出端和第三个所述的钟控传输门自举绝热电路的输入端连接，第二个所述的钟控传输门自举绝热电路的反相输出端和第三个所述的钟控传输门自举绝热电路的反相输入端连接，第三个所述的钟控传输门自举绝热电路的输出端和第四个所述的钟控传输门自举绝热电路的输入端连接，第三个所述的钟控传输门自举绝热电路的反相输出端和第四个所述的钟控传输门自举绝热电路的反相输入端连接，第四个所述的钟控传输门自举绝热电路的输出端为所述的四级反相器/缓冲器的输出端，第四个所述的钟控传输门自举绝热电路的反相输出端为所述的四级反相器/缓冲器的反相输出端，第四个所述的钟控传输门自举绝热电路的第一时钟端和第二个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第一时钟端，第一个所述的钟控传输门自举绝热电路的第一时钟端和第三个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第二时钟端，第二个所述的钟控传输门自举绝热电路的第一时钟端和第四个所述的钟控传输门自举绝热电路的第二时钟端连接且其连接端为所述的四级反相器/缓冲器的第三时钟端，第一个所述的钟控传输门自举绝热电路的第二时钟端和第三个所述的钟控传输门自举绝热电路的第一时钟端连接且其连接端为所述的四级反相器/缓冲器的第四时钟端；
所述的四级反相器/缓冲器的第一时钟端接入第一时钟信号，所述的四级反相器/缓冲器的第二时钟端接入第二时钟信号，所述的四级反相器/缓冲器的第三时钟端接入第三时钟信号，所述的四级反相器/缓冲器的第四时钟端接入第四时钟信号，所述的第一时钟信号、所述的第二时钟信号、所述的第三时钟信号和所述的第四时钟信号的幅值相同，所述的第一时钟信号和所述的第二时钟信号的相位相差90度，所述的第一时钟信号和所述的第三时钟信号的相位相差180度，所述的第一时钟信号和所述的第四时钟信号的相位相差270度。
4.根据权利要求3所述的一种四级反相器/缓冲器，其特征在于所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管的宽长比均为所述的第三NMOS管和所述的第四NMOS管的宽长比均为所述的第一NMOS管、所述的第二NMOS管、所述的第五NMOS管和所述的第六NMOS管的宽长比均为
CN201610837489.7A 2016-09-21 2016-09-21 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器 Active CN106452427B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610837489.7A CN106452427B (zh) 2016-09-21 2016-09-21 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610837489.7A CN106452427B (zh) 2016-09-21 2016-09-21 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器

Publications (2)

Publication Number Publication Date
CN106452427A CN106452427A (zh) 2017-02-22
CN106452427B true CN106452427B (zh) 2019-01-04

Family

ID=58167423

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610837489.7A Active CN106452427B (zh) 2016-09-21 2016-09-21 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器

Country Status (1)

Country Link
CN (1) CN106452427B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109150162A (zh) * 2018-09-30 2019-01-04 上海华力集成电路制造有限公司 N管可控传输型绝热结构及其构成的一位全加器
US11488660B2 (en) * 2020-04-20 2022-11-01 Indiana Integrated Circuits, LLC Adiabatic flip-flop and memory cell design

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834595A (zh) * 2010-05-04 2010-09-15 宁波大学 一种单功率时钟钟控传输门三值绝热电路及t运算电路
CN102290102A (zh) * 2011-07-15 2011-12-21 宁波大学 一种三值绝热存储器
CN102790602A (zh) * 2012-07-17 2012-11-21 宁波大学 一种三值低功耗多米诺jkl触发器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4929834B2 (ja) * 2006-05-18 2012-05-09 富士通セミコンダクター株式会社 ラッチ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834595A (zh) * 2010-05-04 2010-09-15 宁波大学 一种单功率时钟钟控传输门三值绝热电路及t运算电路
CN102290102A (zh) * 2011-07-15 2011-12-21 宁波大学 一种三值绝热存储器
CN102790602A (zh) * 2012-07-17 2012-11-21 宁波大学 一种三值低功耗多米诺jkl触发器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Design of Adiabatic SRAM Based on CTGAL Circuit;Jun-jun Yu,et.al;《2006 8th International Conference on Solid-State and Integrated Circuit Technology Proceedings》;20071231;第1-4节
模式可选的新型能量回收电路;潘浩等;《微电子学》;20080229;第148-152页

Also Published As

Publication number Publication date
CN106452427A (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
CN105786250B (zh) 移位暂存电路及其驱动方法
TW201835741A (zh) 觸控驅動單元及其驅動方法、觸控驅動電路、觸控裝置
CN106452426B (zh) 一种n管反馈型自举绝热电路及四级反相器/缓冲器
CN106452427B (zh) 一种采用钟控传输门自举绝热电路及四级反相器/缓冲器
CN102457179A (zh) 具有低噪声及高输出电压电流的电子泵
US20230268923A1 (en) Circuits & methods to harvest energy from transient data
CN105245089A (zh) 补充复位模块、栅极驱动电路和显示装置
CN106026637B (zh) 一种电荷泵电路及其单级电路
CN207801891U (zh) 一种多张显卡的分时启动电路
CN106487377B (zh) 一种可控二极管自举绝热电路及四级反相器/缓冲器
CN102624378B (zh) 一种低功耗多米诺三值文字运算电路
CN105720948B (zh) 一种基于FinFET器件的时钟控制触发器
CN104734691B (zh) 一种单轨输入双轨输出绝热逻辑电路及一位全加器
CN104393752A (zh) 电容式电荷泵装置
CN204334318U (zh) 电容式电荷泵装置
CN106452425A (zh) 一种p管采样型自举绝热电路及四级反相器/缓冲器
CN105978534B (zh) 一种基于FinFET器件绝热PAL-2N结构型JK触发器
CN101924546B (zh) 快速动态暂存器以及相关的集成电路与数据暂存方法
CN104811033A (zh) 适合低电压操作的电荷泵电路
CN205070772U (zh) 补充复位模块、栅极驱动电路和显示装置
CN105406839A (zh) 一种电路和电子装置
CN102684677B (zh) 基于延迟的双轨预充逻辑输入转换器
CN204633750U (zh) 自适应启动的环形振荡器
CN102832928A (zh) 一种三值绝热多米诺加法单元
CN102394638A (zh) 一种三值绝热jkl触发器及绝热九进制异步计数器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant