JPH1164449A - ２つの２進数の高速比較 - Google Patents

Abstract

(57)【要約】 【課題】 所与の数、並びに前記所与の数のエンド・カ
ウント数に対する連続内での関係が知られている状況に
おいて、所定の連続的または一連の２進数のエンド・カ
ウントを決定する、テスト方法及び構造を提供する。 【解決手段】 この構造は、バイナリ・デジット出力を
生成する回路１０と、前記所与の数、好適には順次数列
の最後から２番目の数の少なくとも一部を記憶する装置
１４とを含む。連続２進数列が、回路１０の出力として
生成される。出力される数が、記憶数の一部と比較１６
される。記憶数が出力数と並ぶとき、レディ信号が出力
される。続くサイクルにおいて、レディ信号に続いて生
成される数がエンド・カウント数に相当するとき、制御
信号が生成される。更に、プログラマブルなエンド・カ
ウント数を考慮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に、連続する数
の最後における目標数の迅速な決定に関し、特に一連の
数のカウントにおいてエンド・ポイントを決定するため
の、迅速な数の比較に関する。本発明は、より特定の態
様では、最終または目標アドレス、或いは類似のタイプ
の２進数の決定に関して、このアドレスまたは類似の数
が、増分または減分によりカウントされるか、或いは２
進形式で生成される、所定のまたは予め選択された数字
シーケンスの最後に存在する。

【０００２】

【従来の技術】２進アドレスまたは他の２進数の比較が
必要となる、多くの分野が存在する。例えば、こうした
比較が、一連の数またはアドレスの最後またはエンド・
ポイントを示し、エンド・ポイントに達するときに、ア
ドレスまたは数比較信号が生成されて、これが特定タイ
プのアクションまたはタスクを開始するために通常使用
される。

【０００３】本発明の特定の適応が使用される１つの環
境では、組み込み型自己テスト（ＢＩＳＴ）状態マシン
が、半導体チップ上のメモリをテストするために使用さ
れる。メモリのテストでは、ＢＩＳＴマシンが一連のメ
モリ・アドレスを通過し、それらのアドレスにおいて、
データが様々なタイプのメモリに入力されたり、そこか
ら読出され、最終アドレスに達するまで、特定パターン
のデータがアドレス・シーケンスを通じて、読み書きさ
れる。最終アドレスに達するとき、新たなタスクまたは
新たなパターンが、同一のメモリ、またはテストされる
異なるメモリに対して生成される。従って、特定のタス
ク若しくはテスト、またはテスト・シーケンスの最後を
示すアドレスに達するとき、以前のシーケンスの間に実
行されたアクションとは異なるタイプのアクションを開
始する信号が生成されなければならない。

【０００４】メモリをアドレス指定するために一般にカ
ウンタが使用され、通常、メモリのアドレス空間を通じ
て、順次増分または減分され、列（ビット）または行
（ワード）次元のいずれかが最速に変化する。アドレス
比較回路が通常提供され、アドレス・バスをモニタし、
ＢＩＳＴ回路に、メモリのアドレス空間が尽きたとき、
またはプログラム済みの目標アドレスに達したときを知
らせる。アドレス比較（ＡＣ）信号のアサーションは、
例えばメモリに適用される次のテスト・パターンをセッ
トアップするなど、ＢＩＳＴ回路内で、続く論理事象を
トリガする。ＡＣ信号がサイクルの早期に生成されるほ
ど、下流の論理が評価のために使用可能な時間が増え
る。メモリ・アドレス・フィールドは拡張し続けるの
で、比較動作は遅くなる。なぜなら、より多くの論理ス
テージが要求され、ＡＣ信号がサイクルの後の方でアサ
ートされるからである。また、システム・クロック・ス
ピードが増加し続けるので、より短いサイクルの終了ま
でに、前記下流の論理の評価を完了することが、より困
難となる。従って、アドレス幅またはシステム・クロッ
ク時間に関係しない、ＡＣ信号の早期生成が必要とな
る。

【０００５】１つの従来技術（Dreibelbisらによる米国
特許第５１７３９０６号"Built-InSelf Test for Integ
rated Circuits"）は、全てのアドレス・ビットを目標
アドレスと同時に比較し、同一サイクル内に、その比較
結果を下流論理に供給する。また、通常のメモリＢＩＳ
Ｔ動作の間に、アドレス・カウンタをアドレス０から開
始し、アドレス空間を通じて、メモリの最後のアドレス
に向けて増分するか、或いは最後のアドレスからアドレ
ス０に向けて減分する。しかしながら、特性付け（デバ
ッグ）のため、アドレス空間のサブセットを注視するこ
とが便利であり、このことが、プログラマブルな最大ア
ドレスが、従来のアドレス比較回路に組み込まれた理由
である。それ故、前記の従来のＢＩＳＴ実施例は、０か
らプログラム済み最大アドレスまで増分するか、プログ
ラム済み目標アドレスから、０まで減分することができ
る。

【０００６】

【発明が解決しようとする課題】従来技術は２つの問題
を有する。第１の問題は、あるアドレスと目標アドレス
とのリアルタイム比較が、比較を実行するために要求さ
れる時間量だけ、ＡＣ信号のアサーションを遅延し、こ
の遅延がアドレス・フィールドが広くなるほど、増加す
ることである。第２の問題は、ＢＩＳＴが第１パス・ハ
ードウェアをデバッグするために使用されるときに関わ
る。メモリのアドレス・デコード系に問題があることを
発見した後、可能であれば、アドレス指定可能なメモリ
部分をテストすることが望ましい。これにより、追加の
設計誤りまたはマスク欠陥が発見され得る。これは、第
１パス・ハードウェア内に存在したが、初期の欠陥機構
または設計誤りのために検出されなかった、第２のパス
・ハードウェア上の追加の問題を単に見い出すために、
遭遇する第１の問題を修正するより望ましい。例えば、
メモリの下位半分（００００００乃至０１１１１１）に
対応するワードラインが、設計誤りまたは何らかの他の
故障機構により機能しない場合、ワードライン１０００
００乃至１１１１１１上でメモリＢＩＳＴを実行し、問
題をチェックしようとする。これは従来技術では可能で
ない。なぜなら、最小アドレスがアドレス０（００００
００）にハードコード化されるからである。従来技術で
は、ＢＩＳＴは００００００から１１１１１１へとカウ
ント・アップする。その結果、ＢＩＳＴは、ワードライ
ン００００００乃至０１１１１１において、既知の故障
を検出することになる。これらの既知の故障を無視する
ためには、外部テスタ・コードが各ＢＩＳＴパターンに
対して変更されなければならない（外部テスタはＢＩＳ
Ｔ故障フラグをモニタする）。このコード変更は数日を
要し得る。また、別の製品の初期ハードウェアは、その
アドレス空間の第３の４分区間内でのみ、アドレス指定
可能である。このことは、この製品に固有の外部テスタ
・コードの変更を要求する。この問題に対する単純且つ
迅速な解決は、メモリＢＩＳＴ回路へのプログラマブル
な最小アドレスの組み込みである。プログラマブルな最
大及び最小アドレスの両方により、ＢＩＳＴがアドレス
空間の任意のサブセット上で実行可能になり、それによ
り、故障を認識済みのメモリの領域を回避し、コード変
更によるダウン時間を回避することができる。

【０００７】

【課題を解決するための手段】所定の連続的または一連
の２進数のエンド・カウントを決定する、テスト方法及
び構造が提供される。そこでは所与の数、並びにその所
与の数のエンド・カウント数に対する連続内での関係が
知られている。本構造は、バイナリ・デジット出力を生
成する回路、及び前記所与の数の少なくとも一部を記憶
する装置を含み、その一部は連続内の全ての先行する数
に対して、固有である。連続２進数が回路の出力として
生成され、その数が前記記憶された数の一部と比較され
る。前記記憶された数がカウンタ出力と並ぶとき、レデ
ィ信号が出力される。続くサイクルにおいて、前記レデ
ィ信号に続いて生成される数が、エンド・カウント数に
相当するとき、制御信号が生成される。本発明はまた、
プログラマブルなエンド・カウント数を考慮する。

【０００８】

【発明の実施の形態】図を詳細に参照する前に、本発明
が様々な状況にどのように適用され、また一連の数にお
いて、最終比較のために必要な時間をどのように低減す
るかに関する理解を容易にするために、本発明の概念面
の簡単な説明をすることにする。

【０００９】生成された２進数が、所与の所定の、及び
予め選択された目標数に並ぶか否かを決定する際、従来
の実施例では、生成される数の各バイナリ・デジット
が、予想される目標数の各バイナリ・デジットと比較さ
れ、比較の発生時に比較信号が生成される。従来は、比
較が実行される各サイクルにおいて、生成される２進数
の各桁が、目標２進数の各桁と比較される。周知のよう
に、比較されるバイナリ・デジットの数が多いほど、比
較に要する時間は長くなる。すなわち、６桁の２進数を
別の６桁の２進数と比較するために要する時間は、２つ
の１桁の２進数の１つの桁を比較するのに要する時間に
比較して、多大に長い。なぜなら、複数桁の数を比較す
る論理は、１つの比較信号を生成するために、一連の比
較の実行を要求するからである。すなわち、一連の２ビ
ット比較が実行され、全ての個々の桁の比較が存在する
ときのみ、これらの比較がカスケードされ、出力信号が
提供される。従って、比較されるバイナリ・デジットの
数の増加は、カスケードされる比較の数を増加させ、比
較のために要求される時間を増加する。上述のように、
多くの例では、この比較が非常に迅速に、またクロック
・サイクルの間に、早期に実行されることが望ましい。
それにより、比較信号が十分に早く生成され、比較信号
によりどのような機能が開始されようと、サイクルの残
りの間にそれを実行する十分な時間が確保される。また
アドレスがクロック・サイクル内でそれ程遅れないため
に、アドレス比較信号に応答して実行される論理が、ク
ロック境界を跨いで、余分なクロック・サイクルを要求
するようなことがない。

【００１０】メモリのテストを含む多くの例では、アド
レスまたは数の比較はランダムには実行されず、連続２
進数のシーケンス、または生成アドレスなどの他の既知
の数のシーケンスの最後に実行される。本発明は、前サ
イクルの間に、シーケンス若しくは連続内の既知の前の
数または前の数の一部に関して、比較を見い出すことに
より、目標数が続くサイクルにおいて生成されることを
予想する。カウンタが、連続的に増分または減分される
２進数を生成する例では、これらが次のように使用され
る。すなわち、最後の数またはアドレスの生成が、前サ
イクルまたは前カウントにおいて予想され、最後の数の
次の後続サイクルまたは最終カウントに達するとき、ア
クチュエーション信号をイネーブルするか、単一ビット
比較を実行することにより、信号が生成される。これは
複数ビット比較と比べて、非常に迅速に実行され、エン
ド・ポイント、若しくは最終または目標の数またはアド
レスに達したことが、信号で知らされる。エンド・ポイ
ントの判断が、最終クロック・サイクルの間に非常に早
期に完了され、アドレスまたは数の比較の指示に続き、
如何なるタスクが実行されなければなかろうと、クロッ
ク・サイクル時間の大部分がその処理に当てられる。例
えば、ＢＩＳＴテスタでは、これは所与のメモリ上で次
のテスト・シーケンスに移行したり、異なるメモリ上で
のテストや、適切なこうした他のタスクへの移行を含み
得る。従って、本発明は本質的に、最後の数に達する以
前のサイクルにおいて、複数ビット比較を実行し、この
情報をラッチするなどして記憶する。次に、最後の数
（１との実施例では次の続く２進数）に達するとき、比
較が迅速に行われ、アドレス比較信号が、クロック・サ
イクルの早期に生成される。別の実施例では、連続内の
最後から２番目の完全な数が、比較数としてロードさ
れ、比較の実行時に、こうした比較がラッチに記憶され
る。目標数を表す次の続くカウント時に、ラッチの出力
に基づき、ＡＣ信号が生成され、この最終クロック・サ
イクルにおいて、イネーブル信号が活動化される。従っ
て、この最終クロック・サイクルにおいて、非常に多く
の桁を有する数の比較が要求されない。

【００１１】上述の機能を実行する論理回路が、図１に
示される。その基本的で単純な形式では、ビット・カウ
ンタ１０が状態マシン１２の一部として提供され、これ
は２進数を出力でき、ビット単位で増分または減分でき
る。また、最後から２番目（目標より１つ前）の数がプ
ログラムされる連鎖走査（scan chain）ラッチ１４が提
供される。ビット・カウンタ１０及びラッチ１４からの
ビットが、ビット比較論理回路１６に入力され、そこで
各々のビットが比較される。比較論理回路１６は、プロ
グラム済みの最後から２番目の数の全てのビットが、カ
ウンタ１０の出力と並ぶと、ラッチ１８にアクティブ・
ロウのレディ出力信号を提供する。ラッチ１８からの出
力は、ＮＯＲゲート２２への１入力として提供される。
状態マシンからのカウント許可（ＥＣ）信号が、ＮＯＲ
ゲート２２への他の入力として提供される。ＥＣ信号は
また、状態マシン１２内で、カウンタ１０のクロックを
ゲートするためにも使用される。ＥＣがハイの時、カウ
ンタは禁止され、現アドレスをその出力上で保持する。
ＥＣがアクティブ・ロウに遷移するとき、カウンタ１０
が刻時され、その次のアドレスに増分または減分でき
る。親出願"BIST Tester for Multiple Memories"で
は、ＥＣ信号の周波数がテスト・パターンに依存した。
ＥＣが毎サイクル、２サイクル毎、４サイクル毎、また
は８サイクル毎に、アクティブ・ロウに遷移できた。従
って、カウンタの出力は、最大８サイクルの間、同一カ
ウントを保持することができる。状態マシン１２はま
た、ゲートされたカウンタ・クロックを、ラッチ１８の
データ捕獲クロックとして提供する。従って、ラッチ１
８は、プログラム済みの最後から２番目の数と、アドレ
ス・バス上に存在するカウントとの比較結果を、現カウ
ントにおける最終サイクルまで捕獲しない。その時点
で、ＥＣがアクティブ・ロウに遷移し、カウンタのクロ
ックがアサートされる。次のサイクルの開始時に、カウ
ンタ１０はその次のアドレスを出力し、ラッチ１８がち
ょうど捕獲した値を出力する。ＮＯＲゲート２２への両
入力がロウのとき、これはプログラム済みの最後から２
番目のアドレスと、以前のカウントとの比較が成功し、
目標カウントにおける最終サイクルであることを示す。
その結果、ＮＯＲゲート２２の出力が、アクティブ・ハ
イとなる。ここでビット比較回路１６において、最後か
ら２番目のアドレスにおける広いアドレス・ビットの比
較が、目標アドレスにおける最終サイクルでのＮＯＲゲ
ート２２の遅延に比較して、システム・サイクルの相当
な部分を占めることを認識すべきである。この動作が、
図３及び表１に関する議論において、より明らかとなろ
う。

【００１２】図２は、本発明がメモリをテストするため
にどのように使用されるかを示す図１に類似の回路図で
あり、そこでは列アドレス及び行アドレスの両者を、時
に独立に、また時にお互いの関数として、比較すること
が必要である。図２から分かるように、図１に示される
回路に類似の２つの回路が、列アドレス・ビット及び行
アドレス・ビットの比較を提供するように組み合わされ
る。列アドレス・ビット・カウンタ１０ａ及び行アドレ
ス・ビット・カウンタ１０ｂが、状態マシン１２内に提
供される。目標列アドレスに対して、最後から２番目の
数を構成する列アドレスが、プログラマブル連鎖走査ラ
ッチ１４ａに記憶され、目標行アドレスに対して、最後
から２番目の数を構成する行アドレスが、プログラマブ
ル連鎖走査ラッチ１４ｂに記憶される。ビット比較回路
１６ａにおいて、カウンタ１０ａからのビットが、連鎖
走査ラッチ１４ａに記憶されるビットと比較される。列
アドレス比較回路１６ａは、その比較結果をラッチ１８
ａに出力し、その出力すなわちビット比較（ＢＩＴＣＭ
ＰＮ）が、ＮＯＲゲート２２への１入力として出力され
る。類似の比較が、連鎖走査ラッチ１４ｂに記憶される
最後から２番目の行アドレス、並びに比較回路１６ｂ内
の行アドレス・カウンタ１０ｂの出力から構成され、そ
の出力がラッチ１８ｂにラッチされる。ラッチ１８ｂの
出力すなわちワード比較（ＷＤＣＭＰＮ）は、ＮＯＲゲ
ート２２への１入力として提供される。ＢＩＴＣＭＰＮ
及びＷＤＣＭＰＮは、それぞれ列アドレス・カウンタ１
０ａ及び行アドレス・カウンタ１０ｂ内の論理にも供給
される。これらの信号は、カウンタがそれぞれの目標ア
ドレスに達した後に、それらをそれぞれの開始アドレス
にリセットするために、ＥＣと一緒に使用される。ラッ
チ１８ａ及び１８ｂの両方が、アクティブ・ロウ比較を
出力するとき、これは行及び列アドレスの両者の最後か
ら２番目の数の比較が存在することを示し、アクティブ
・ロウのカウント許可信号が、ＮＯＲゲート２２に入力
され、ＮＯＲゲート２２がアクティブ・ハイのアドレス
比較信号を出力し、これが列アドレス及び行アドレスの
両者の目標アドレスにおける最終サイクルを示す。ＥＣ
信号はＮＯＲゲートＡＴへの第３の入力として、目標数
における最終サイクルまで、ＡＣ信号がアクティブ・ハ
イに遷移することを阻止する。例えば、ＥＣが４サイク
ル毎にアクティブ・ロウになる場合、カウンタは４サイ
クルの間、同一のアドレス上に留まる。ＮＯＲゲート２
２への他の２つの入力（ＢＩＴＣＭＰＮ及びＷＤＣＭＰ
Ｎ）が、目標アドレスにおける４サイクル全てにおい
て、アクティブ・ロウの間、ＥＣは目標アドレスにおけ
る第４サイクルの開始まで、アクティブ・ロウに遷移せ
ず、その結果、目標アドレスの最終サイクルの間に、Ａ
Ｃがアクティブ・ハイとなる。ＥＣ信号はまた、列カウ
ンタ１０ａクロック（ＢＩＴＣＬＫ）、及び列カウンタ
１０ｂクロック（ＷＯＲＤＣＬＫ）のアサーションをゲ
ートするために、状態マシン１２により内部的に使用さ
れる。状態マシンは、ＢＩＴＣＬＫをデータ捕獲クロッ
クとしてラッチ１８ａに提供し、ＷＯＲＤＣＬＫをデー
タ捕獲クロックとして、ラッチ１８ｂに提供する。

【００１３】この回路は、列アドレス・カウンタ１０ａ
または行アドレス・カウンタ１０ｂのいずれかのカウン
トが、最後の数に達し、そこで保持されるようにプログ
ラムされ得る。従って、比較を示す信号を出力し、他の
回路が比較に達するまで待機し、次にＮＯＲゲート２２
から出力比較信号を生成する。これは特定タイプのメモ
リ・テストで要求される比較モードである。或いは、同
一クロック・サイクルにおいて、列アドレス及び行アド
レスの両方の比較が存在するまで、カウンタがカウント
をリセット及び継続するようにプログラムされ得る。こ
れもまた、特定タイプのメモリ・テストで要求される。

【００１４】２つの２進アドレスの比較において注意す
べき最も重要な点は、最終カウントに達する以前のカウ
ント時に、全てのビットに対して、時間を費やす比較が
発生することであり、そのことが、最終カウントにおけ
る最終クロック・サイクルにおいて、非常に迅速なアド
レス比較信号の生成を可能にし、それにより、アドレス
比較信号の生成時に、たとえどのようなタスクの実行が
必要とされようと、クロック・サイクル時間の大部分が
その実行のために残されることである。

【００１５】アドレス比較器と一緒に使用される典型的
なアドレス・カウンタの動作については、Dreibelbisら
による米国特許第５１７３９０６号、"Built-In Self T
estfor Integrated Circuits"で詳述されている。アド
レス・カウンタ／アドレス比較器の動作の概要が、本発
明の理解を支援するために、表１に示される。しかしな
がら、比較器回路が、他のタイプのカウンタまたは数発
生器（すなわちマイクロプロセッサ）と共にも、使用さ
れ得る点に注意されたい。

【表１】

【００１６】表１は、例えば４列×１６行構成のメモリ
をアドレス指定するために使用される典型的なカウンタ
の動作を示す。使用されるアドレス・カウンタは、実際
には２つのカウンタであり、一方は列アドレス指定用で
あり、他方は行アドレス指定用である。信号ＢＩＴＣＬ
Ｋは、列カウンタを現列アドレスから、次の列アドレス
に増分または減分するために使用され、信号ＷＯＲＤＣ
ＬＫは、行カウンタに対して同一の機能を実行する。Ｂ
ＩＴＣＬＫ及びＷＯＲＤＣＬＫは、テスト・パターンに
依存する制御論理（この場合、メモリＢＩＳＴ状態マシ
ン）から導出され、ＥＣ信号によりゲートされる。メモ
リの開始アドレスは、列０及び行０である。表１は、列
次元がより速く変化（増分）されることを示している。
すなわち、列カウンタが０から３まで増分する間、行カ
ウンタは同一の行に保持される。（もちろん、アドレス
・カウンタにおいて、行次元がより速く変化するように
作用してもよい。）表１の上部では、ＢＩＴＣＬＫはア
スタリスクにより示されるように、２サイクル毎にのみ
アサートされる。なぜなら、ＥＣが２サイクル毎にアク
ティブ・ロウに遷移するからである。従って、アドレス
空間の現スイープの間、カウンタは２サイクル間、各ア
ドレスに留まる。この動作モードは、例えばアドレス位
置を第１サイクルで書込み、次のメモリ位置に進む以前
に、データを第２サイクルで読出すために使用され得
る。列アドレス３、行アドレス０における第１サイクル
では、アドレス比較器出力、すなわちビット比較（ＢＩ
ＴＣＭＰＮ）が、アクティブ・ロウに遷移する。ＢＩＴ
ＣＭＰＮのロウへの遷移は、制御論理及び列カウンタ
に、列目標アドレスに達したこと、並びに、列カウンタ
が次の刻時において、その開始アドレスにリセットされ
るべきことを知らせる。列アドレス３、行アドレス０に
おける第２サイクルでは、ＢＩＴＣＭＰＮが再度アクテ
ィブ・ロウであり、ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫの
両方がアサートされ、それにより列カウンタを０にリセ
ットし、行カウンタを１に進める。アドレス・カウンタ
は、列アドレス０、行アドレス１５における第１サイク
ルまで、このように増分し続け、その時点で、アドレス
比較器出力すなわちワード比較（ＷＤＣＭＰＮ）が、ア
クティブ・ロウに遷移する。ＷＤＣＭＰＮのロウへの遷
移は、制御論理及び行カウンタに、行目標アドレスに達
したこと、並びに、行カウンタが次の刻時において、そ
の開始アドレスにリセットされるべきことを知らせる。
アドレス・カウンタが目標アドレス（列３、行１５）に
向かって進むとき、アドレス比較器はＷＤＣＭＰＮをロ
ウに保持し続ける。目標アドレスでの両サイクルの間、
アドレス比較回路はＢＩＴＣＭＰＮ及びＷＤＣＭＰＮの
両方を、アクティブ・ロウに駆動する。目標アドレスに
おける第２サイクルにおいて、ＥＣがアクティブ・ロウ
に遷移し、それによりＡＣをアクティブ・ハイに遷移さ
せ、ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫの両方がアサート
され、アドレス・カウンタが次のサイクルの開始時に、
開始アドレス（列０、行０）にリセットされる。表１の
下部では、ＢＩＴＣＬＫが毎サイクルごとにアサートさ
れ、それによりカウンタがアドレス空間の次のスイープ
の間、１サイクルだけ、あるアドレスに留まる。

【００１７】表１は幾つかのポイントを強調する。これ
はカウンタが１サイクル以上、同一のアドレスに留まる
こと、ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫの機能、列（Ｂ
ＩＴＣＭＰＮ＝０）、行（ＷＤＣＭＰＮ＝０）、及びア
ドレス（ＡＣ＝１）の時、比較が発生すること、並びに
ＥＣ信号のゲート作用を示す。

【００１８】図３を参照すると、メモリをアドレス指定
する５ビット列アドレス及び６ビット行アドレスを比較
する、アドレス比較機能の特定の回路例が示され、これ
は本発明に従い、表１に示される機能を実行する。更
に、この回路は、増分及び減分時の両方においてエンド
・ポイントを検出するために、プログラマブルな数を有
する。この回路の機能は、実質的に図２に示されるそれ
と同一である。列アドレス回路がボックス３０内に示さ
れ、行アドレス回路がボックス３２内に示される。列ア
ドレス回路は、カウントの増分に対応して、最後から２
番目の数を記憶するプログラマブルな連鎖走査ラッチＬ
Ａ、ＬＢ、ＬＣ、ＬＤ及びＬＥ、並びにカウントの減分
に対応して、最後から２番目の数を記憶する連鎖走査ラ
ッチＧＡ、ＧＢ、ＧＣ、ＧＤ及びＧＥを含む。行アドレ
ス回路は、カウントの増分に対応して、最後から２番目
の数を記憶するプログラマブルな連鎖走査ラッチＬＧ、
ＬＨ、ＬＩ、ＬＪ、ＬＫ及びＬＬ、並びにカウントの減
分に対応して、最後から２番目の数を記憶する連鎖走査
ラッチＧＧ、ＧＨ、ＧＩ、ＧＪ、ＧＫ及びＧＬを含む。
連鎖走査ラッチＬＡ乃至ＬＬ及びＧＡ乃至ＧＬの出力
は、マルチプレクサＡＡ、ＡＢ、ＡＣ、ＡＤ、ＡＥ、Ａ
Ｆ、ＡＧ、ＡＨ、ＡＩ、ＡＪ、ＡＫ及びＡＬに、それぞ
れ配布される。マルチプレクサＡＡ乃至ＡＬからの出力
は、それぞれ２入力マルチプレクサＣＡ、ＣＢ、ＣＣ、
ＣＤ、ＣＥ、ＣＦ、ＣＧ、ＣＨ、ＣＩ、ＣＪ、ＣＫ及び
ＣＬの選択部分に配布される。マルチプレクサＣＡ、Ｃ
Ｂ、ＣＣ、ＣＤ及びＣＥの出力は、動的ＯＲゲートＡＰ
への入力として配布される。ＯＲゲートＡＰの出力は、
ラッチＬＮに配布され、その出力はＮＯＲゲートＡＴへ
の１入力として配布される。ＮＯＲゲートＡＴの出力
は、列アドレス及び行アドレスの両方の目標アドレスの
比較を示すアドレス比較信号である。マルチプレクサＣ
Ｇ、ＣＨ、ＣＩ、ＣＪ、ＣＫ及びＣＬからの出力は、動
的ＯＲゲートＡＱへの入力として提供され、その出力
は、ラッチＬＯへの１入力として提供される。ラッチＬ
Ｏの出力は、ＮＯＲゲートＡＴへの１入力として提供さ
れる。状態マシン１２からのカウント許可（ＥＣ）信号
は、ＮＯＲゲートＡＴへの第３の入力である。ビット・
クロック（ＢＩＴＣＬＫ）は、ラッチＬＮに捕獲クロッ
クを提供し、ワード・クロック（ＷＯＲＤＣＬＫ）は、
ラッチＬＯに捕獲クロックを提供する。カウント許可信
号はゲートＡＴに信号を提供し、その出力はアドレス比
較（ＡＣ）信号となる。

【００１９】図３の数比較器の動作について、最初にカ
ウンタなどからの順次２進数に関連して述べ、次に非順
次２進入力に関連する動作について述べることにする。

【００２０】図３に図式的に示される比較器では、プロ
グラマブル・ラッチＬＡ乃至ＬＬの真出力が、マルチプ
レクサＡＡ乃至ＡＬの上側の入力をそれぞれ駆動する。
プログラマブル・ラッチＧＡ乃至ＧＬのセットは、それ
らの真出力により、マルチプレクサＡＡ乃至ＡＬの下側
の入力を駆動する。上昇／下降（Ａ／Ｄ）信号が、マル
チプレクサＡＡ乃至ＡＬの選択ピンに接続され、マルチ
プレクサＡＡ乃至ＡＬの出力が、マルチプレクサＣＡ乃
至ＣＬのそれぞれの選択ピンを駆動する。ラッチＬＡ乃
至ＬＬは、Ａ／Ｄ＝０（すなわち上昇）の間に比較され
る、プログラム済みのカウントを保持する。走査可能ラ
ッチＬＡ乃至ＬＥは、５ビットの最後から２番目の列カ
ウントを保持し、走査可能ラッチＬＧ乃至ＬＬは、６ビ
ットの最後から２番目の行カウントを保持する。ラッチ
ＧＡ乃至ＧＬは、Ａ／Ｄ＝１（すなわち下降）の間に比
較される、第２のプログラム済みカウントを保持する。
走査可能ラッチＧＡ乃至ＧＥは、５ビットの最後から２
番目の列カウントを保持し、走査可能ラッチＧＧ乃至Ｇ
Ｌは、６ビットの最後から２番目の行カウントを保持す
る。

【００２１】動的論理アドレス・カウンタは、５ビット
の列アドレスＳＴＢＡＥ（０：４）及び６ビットの行ア
ドレスＳＴＷＡＥ（０：５）を、真（Ｔ）／補数（Ｃ）
対として生成し、これらは各サイクルの一部の間に、ロ
ウに予め充電される。５ビットの列アドレスは、５つの
マルチプレクサＣＡ乃至ＣＥに接続され、最下位列アド
レス（ＳＴＢＡＥ０）Ｔ／Ｃ対が、マルチプレクサＣＡ
に接続され、再上位列アドレス（ＳＴＢＡＥ４）Ｔ／Ｃ
対が、マルチプレクサＣＥに接続される。６ビットの行
アドレスは、６つのマルチプレクサＣＧ乃至ＣＬに接続
され、最下位行アドレス（ＳＴＷＡＥ０）Ｔ／Ｃ対が、
マルチプレクサＣＧに接続され、再上位行アドレス（Ｓ
ＴＷＡＥ５）Ｔ／Ｃ対が、マルチプレクサＣＬに接続さ
れる。

【００２２】マルチプレクサＣＡ乃至ＣＬは、それらの
選択ピンの値に依存して、Ｔ（真）またはＣ（補数）ア
ドレス信号のいずれかを通過させる。所与のマルチプレ
クサＡＡ乃至ＡＬの出力が、対応するマルチプレクサＣ
Ａ乃至ＣＬ上の選択ポートをロウに駆動するとき、図の
上側の入力に接続される真のアドレス信号が、マルチプ
レクサのＣＡ乃至ＣＬ出力に伝送される。例えば、ラッ
チＬＡが論理０を含み、Ａ／Ｄが０の場合、マルチプレ
クサＡＡのロウ出力により、マルチプレクサＣＡは、列
カウンタの最下位アドレス・ビット（ＳＴＢＡＥ０Ｔ）
のＴアドレス信号を、ＯＲゲートＡＰへ入力として渡
す。従って、マルチプレクサＣＡは、列カウンタの最下
位ビットと、プログラム済みカウントの最下位ビットと
の間で、受動ＸＯＲ機能を実行する。マルチプレクサＣ
Ａ乃至ＣＥの出力は、動的論理ＯＲゲートＡＰに入力を
提供する。ＯＲゲートＡＰへの全ての入力が０のとき、
ＢＩＴＣＬＫのハイへの遷移時に、そのアクティブ・ロ
ウ出力ＰＢＣＮ（Penultimate Bits Compare Not）が、
ラッチＬＮにロードされる。ラッチＬＮはこの捕獲信号
を、次のサイクルの開始時に、ノードＢＩＴＣＭＰＮを
介して、ＮＯＲゲートＡＴへ入力として提供する。マル
チプレクサＣＧ乃至ＣＬの出力は、動的論理ＯＲゲート
ＡＱへの入力を提供する。ＯＲゲートＡＱの出力、すな
わちＰＷＣＮ（Penultimate Word Compare Not）信号
が、ＷＯＲＤＣＬＫのハイへの遷移時に、ラッチＬＯに
ロードされる。ラッチＬＯはこの捕獲信号を、次のサイ
クルの開始時に、ノードＷＤＣＭＰＮを介して、ＮＯＲ
ゲートＡＴへ入力として提供する。ＷＤＣＭＰＮ、ＢＩ
ＴＣＭＰＮ、及びＥＣが０の時、ＮＯＲゲートＡＴの出
力において、アドレス比較（ＡＣ）信号が生成される。

【００２３】アドレス・カウンタ内で使用されるラッチ
（図示せず）は、動的Ｌ１Ｌ２Ｌ４タイプのラッチであ
る。ラッチのＬ２部分は、走査動作の間にだけ使用され
る。ラッチのＬ４部分は、真及び補数信号を生成する２
つの動的論理ドライバを含む。ＢＩＴＣＬＫまたはＷＯ
ＲＤＣＬＫがアサートされるとき、データがラッチのＬ
１部分に捕獲される。ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫ
は、サイクルの一部に対してだけ、ハイのパルスを生成
する。ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫがロウに遷移し
た後、リセット・クロックがロウのパルスを生じ、Ｌ４
の両方のＴ／Ｃ出力をリセットする（強制的にロウにす
る）。発信クロック（Ｐクロック）が次にハイのパルス
を生じ、Ｌ１内のデータがＬ４に渡され、その結果、ラ
ッチの出力の１つが、ハイに駆動される。Ｌ４に渡され
たデータが"１"の場合、真出力がハイにアサートされ、
補数出力はロウを維持する。Ｌ４に"０"がロードされる
場合には、反対の作用が発生する。ＢＩＴＣＬＫのアサ
ーションは、実際に、次のアドレスを列カウンタのラッ
チのＬ１部分にロードする。新たな列アドレスは、ＢＩ
ＴＣＬＫがロウに遷移した後、リセット・クロックがロ
ウのパルスを生じ、Ｐクロックがアサートされるまで、
アドレス・バス上で使用可能にならない。ＷＯＲＤＣＬ
Ｋは、データを行カウンタのラッチにロードするため
に、同様に使用される。

【００２４】図３のアドレス比較器内のラッチＬＯ及び
ＬＮは、静的なＬ１Ｌ２Ｌ４ラッチである。ＢＩＴＣＬ
ＫがデータをラッチＬＮにロードし、ＷＯＲＤＣＬＫが
データをラッチＬＯにロードする。Ｐクロックのアサー
ションは、ラッチＬＮ及びＬＯの内容を使用可能にす
る。これらの静的な論理ラッチは、リセットＣＬＫを受
信せず、それらの出力はリセットされない。

【００２５】図３の数比較器は、アドレス・カウンタか
ら現アドレスを入力として受信し、Ａ／Ｄ＝０のとき、
その入力を第１のプログラム済みの数と比較する。この
プログラム済みの数は、所望の目標数に先行する数に等
しい。例えば、Ａ／Ｄ＝０のとき、目標数が７（００１
１１）の場合、プログラム済みの数は６（００１１０）
である。カウンタが最後から２番目のアドレスに達する
とき、現カウントのビットと第１のプログラム済みの数
とが並び（合致）、この結果がラッチされる。カウンタ
が次に進むときに、目標カウントに達し、前のカウント
からのラッチ済みの比較を用いて、アドレス比較（Ａ
Ｃ）信号が即座に生成される。

【表２】

【００２６】表２は、開始数２（０００１０）から目標
数７（００１１１）に進む列カウンタを示す。この例で
は、行アドレスがその目標アドレスに保持され、ＷＤＣ
ＭＰＮがアクティブ・ロウに保持されているものと仮定
する。走査可能ラッチＬＥ乃至ＬＡには、最後から２番
目の数６（００１１０）がロードされる。その結果、ア
ドレス信号ＳＴＢＡＥ（４Ｔ、３Ｔ、２Ｃ、１Ｃ、０
Ｔ）が、マルチプレクサＣＥ乃至ＣＡを通じて渡され
る。この条件は、アドレス６においてだけ、比較の発生
を可能にする。列アドレス２乃至５では、ＯＲゲートＡ
Ｐの出力（ＰＢＣＮ）がハイである。なぜなら、これら
のカウントでは、５つのアドレス・ビットが、プログラ
ム済みのカウントの５ビットに合致しないからである。
列アドレス５の第２サイクルにおいて、ＢＩＴＣＬＫが
アサートされ、ラッチＬＮがＯＲゲートＡＰのハイ出力
を捕獲する。次のサイクルでは、列カウンタがアドレス
・バス上に６を出力する。同時に、ラッチＬＮがノード
ＢＩＴＣＭＰＮ上に論理１を出力し、これはアドレス・
バス上の列アドレスとの比較が発生しないことを意味す
る。しかしながら、列アドレス６では、現列アドレスと
プログラム済みカウントとの間の比較（合致）が発生
し、このことがＯＲゲートＡＰへの全ての入力をロウに
し、ＰＢＣＮをアクティブ・ロウに遷移させる。列アド
レス６での第２サイクルの間に、ＢＩＴＣＬＫがアサー
トされるとき、ラッチＬＮがロウのＰＢＣＮ信号を捕獲
する。次のサイクルでは、列アドレス・カウンタがアド
レス・バス上にアドレス７を駆動し、ラッチＬＮがその
真出力を介して、アクティブ・ロウのＢＩＴＣＭＰＮを
ＮＯＲゲートＡＴの１入力に提供する。ＢＩＴＣＭＰＮ
のロウへの遷移は、制御論理及び列カウンタに、列目標
アドレスに達したことを知らせる。この例では、行アド
レスもその目標アドレスにあると仮定しているので、Ｗ
ＤＣＭＰＮもロウであり、ＥＣがアクティブ・ロウに遷
移するとき、ＮＯＲゲートＡＴの出力のアドレス比較
（ＡＣ＝１）が、アドレス７における第２サイクルとな
る。アドレス７では、ノードＰＢＣＮが非アクティブ・
ハイとなり、アドレス７の第２サイクルにおいて、ＢＩ
ＴＣＬＫがハイのパルスを生成するとき、この出力がラ
ッチＬＮに捕獲される。その結果、比較に続くカウント
において、ＢＩＴＣＭＰＮが非アクティブ・ハイに遷移
する。

【００２７】目標数に達した後、カウンタは開始数にリ
セットされ、再度目標数に向けて進むか、カウンタの方
向が反転され、第２の目標数に向けてカウント・ダウン
する。カウント・ダウン（Ａ／Ｄ＝１）時には、現アド
レスが第２のプログラム済み数（すなわち、ラッチＧＡ
乃至ＧＬに記憶される数）と比較され、この値は、第２
の目標アドレスの前の数に等しい。

【００２８】表２の下半分は、アドレス・バス上のカウ
ントを、ラッチＧＡ乃至ＧＥに記憶される第２のプログ
ラム済みカウントに対してチェックする、比較器回路を
示す。数発生器がアドレス７から、第２の列目標数に向
けてカウント・ダウンする。アドレス２に達したことを
検出することが望まれる場合、ラッチＧＥ乃至ＧＡがア
ドレス３（０００１１）にプログラムされる。これによ
り、アドレスＳＴＢＡＥ（４Ｔ、３Ｔ、２Ｔ、１Ｃ、０
Ｃ）が、マルチプレクサＣＥ乃至ＣＡを通じて渡され、
アドレス３における比較が生じる（ＰＢＣＮがアクティ
ブ・ロウに遷移する）。アドレス３での第２サイクルに
おいて、ＢＩＴＣＬＫがアサートされるとき、ロウのＰ
ＢＣＮがラッチＬＮにロードされる。次のサイクルで、
ラッチＬＮがノードＢＩＴＣＭＰＮをロウに駆動し、続
くサイクルで、ＥＣがアクティブ・ロウに遷移し、ＡＣ
がアサートされる。

【００２９】カウンタが毎サイクルごとに増分または減
分されない場合には、ラッチＬＮ及びＬＯを、それぞれ
ＢＩＴＣＬＫ及びＷＯＲＤＣＬＫにより刻時することが
重要である。例えば、ラッチＬＮが毎サイクルごとに刻
時され、カウンタが２サイクルごとに増分される場合、
表２のアドレス６の第１サイクルにおいて、ラッチＬＮ
がアクティブ・ロウのＰＢＣＮを捕獲し、意図した目標
アドレス７の代わりに、次のサイクルすなわちアドレス
６の第２サイクルで、ＢＩＴＣＭＰＮをロウに遷移させ
る。

【００３０】比較器回路は２つの方法により、従来技術
に勝る性能的利点を達成する。第１に、これは目標カウ
ントに先行するカウントにおいて、全ビット比較を実行
し、その結果をラッチする。このことは、全システム・
サイクルが、長いビット比較の完了を可能にする。目標
アドレスにおいて、前のカウントからのラッチ済みの結
果が、迅速にアドレス比較信号を生成するために使用さ
れる。第２に、比較器回路が、ＸＯＲゲートにおいて発
生する能動比較とは対象的に、受動比較を実行する。Ｘ
ＯＲゲートでは、ゲートの出力がその入力の変化に応答
して、多少の遅延の後に、論理レベルをスイッチする。
本発明は単に、ラッチされたプログラム済みカウントを
用いて、動的ＯＲゲート入力への現アドレスにより、２
つの経路のいずれが、パス・ゲート・マルチプレクサＣ
Ａ乃至ＣＬを通じて選択されるかを決定する。この経路
は、"静的"または"ＤＣ"である。なぜなら、これは一般
に、ＡＤ信号がスイッチされるまで変化しないからであ
る。ＯＲゲートへの任意の入力がハイの場合、ＯＲゲー
ト出力がハイに遷移し、比較誤りを知らせる。

【００３１】最後に、アドレス・フィールドが拡張する
場合、増加したアドレス・バスの幅を収容するように、
比較器回路の基本構造が繰り返される（すなわち、第１
ステージのＯＲゲートの出力が、第２ステージのＯＲゲ
ートに供給されるなど）。例えば、図４には、３２ビッ
ト幅のアドレス比較器の一部が示され、その入力Ｂ０乃
至Ｂ３１が、マルチプレクサＣ０乃至Ｃ３１に提供され
る。第１ステージは、８つの４入力ＯＲゲートＯＲ１乃
至ＯＲ８を含む。第２ステージは、２つの４入力ＯＲゲ
ートＯＲ９及びＯＲ１０を含み、各ＯＲゲートは、第１
ステージ内の４つのＯＲゲートから入力を受信する。最
終ステージに相当する第３ステージは、１つの２入力Ｏ
ＲゲートＯＲ１１を含み、これはその入力をＯＲゲート
ＯＲ９及びＯＲ１０の出力から受け取る。そして、ＯＲ
ゲート１１の出力は、ラッチＬＮへの入力を提供する。

【００３２】本発明が、順次数における目標数を検出す
るのに有用であることに加えて、以下の条件が満足され
る場合、比較器が一連の非順次の２進数において、所望
の目標数を検出することができる（ＡＣ＝１）。 １．目標数の直前の数が知れており、最後から２番目の
数が、アドレス比較回路内の適切な記憶ラッチにプログ
ラムされる。 ２．最後から２番目の数が、数のシーケンス内の別の場
所に存在しない。 ３．数のシーケンスが単調に増加または減少する必要が
ない。

【００３３】チップ面積が問題の場合、最後から２番目
の数の記憶用に使用されるラッチの数は、半分に低減さ
れ得る。比較回路は、アドレス空間を上昇している間
は、目標アドレスで停止し、アドレス空間を下降してい
る間には、反転目標アドレスで停止するように、変更さ
れ得る。この実施例では、Ａ／Ｄ信号の状態が切り替わ
るときに、アドレス入力と比較されるプログラム済み数
を反転する特定の回路が存在する。これは単に、図３の
ラッチ・ゲートＧＡ乃至ＧＬを除去することにより、達
成され得る。ラッチＬＡ乃至ＬＬは、マルチプレクサＡ
Ａ乃至ＡＬへの上側の入力を真出力により駆動し、下側
のマルチプレクサ入力を、それらの補数出力により駆動
する。この実施例の部分図が、図５に示される。この比
較器の実施例の動作を説明するために、後述の議論は、
５ビット列カウンタと共に使用される比較器回路の５ビ
ット列の側に注目する。列カウンタが０００００から、
目標アドレスの１１１１１に進んだことを検出するため
に、ラッチＬＡ乃至ＬＥに最後から２番目の数（１１１
１０）をロードする。カウンタが増分するとき、Ａ／Ｄ
はロウであるので、ラッチＬＡ乃至ＬＥの非反転出力
が、マルチプレクサＡＡ乃至ＡＥを通じて渡され、マル
チプレクサＣＡ乃至ＣＥ上の選択ピンを駆動する。この
状態は、ＳＴＢＡＥ０ＴがマルチプレクサＣＡを通じて
渡され、ＳＴＢＡＥ（１：４）Ｃが、マルチプレクサＣ
Ｂ乃至ＣＥを通じて渡されることを可能にする。従っ
て、アドレス１１１１０において、ＯＲゲートＡＰへの
入力が全てロウとなり、ノードＰＢＣＮがロウに遷移す
ることを可能にする（表３）。

【表３】

【００３４】カウント１１１１１において、ラッチＬＮ
の出力がロウに遷移し、列カウント比較ＢＩＴＣＭＰＮ
＝０を生じる。表３の例を続けると、Ａ／Ｄ信号が列カ
ウント比較に続くサイクルの始めに、状態を切り替え
る。０から１へのＡ／Ｄ切り替えにより、ラッチＬＡ乃
至ＬＥの反転出力がマルチプレクサＡＡ乃至ＡＥを通過
し、その結果、マルチプレクサＣＢ乃至ＣＥ上の選択ピ
ンがハイに駆動され、マルチプレクサＣＡ上の選択ピン
がロウに駆動される。これにより、ＳＴＢＡＥ０Ｃがマ
ルチプレクサＣＡを通過し、アドレスＳＴＢＡＥ（１：
４）ＴがマルチプレクサＣＢ乃至ＣＥを通過する。アド
レス００００１では、ＯＲゲートＡＰへの入力が全てロ
ウとなり、ノードＰＢＣＮがロウへ遷移する（表３の下
部）。ラッチＬＮの出力がロウに遷移し、列カウント比
較ＢＩＴＣＭＰＮ＝０を生じる。

【００３５】１セットのラッチを用いる図５の実施例
は、次の制限を有する。 １．カウンタが、開始数とその反転との間の範囲内で動
作するように制限される。５ビット・カウンタの例を用
いると、有効範囲は０（０００００）乃至３１（１１１
１１）、１（００００１）乃至３０（１１１１０）、２
（０００１０）乃至２９（１１１０１）などを含む。例
えば０（０００００）乃至４（００１００）の範囲で
は、動作できない。なぜなら、ラッチＬＥ乃至ＬＡが３
（０００１１）にプログラムされ、これはＡ／Ｄ＝０の
時に、アドレス４における比較を可能にするからであ
る。しかしながら、Ａ／Ｄ＝１の時には、反転プログラ
ム済み数（１１１００）が、マルチプレクサＣＥ乃至Ｃ
Ａの選択ピンに供給される。この条件の下では、比較が
アドレス２６において生成され、これは明らかに、意図
する動作範囲外となる。 ２．この方法を非順次数と共に用いるために、Ａ／Ｄ＝
０の間の最後から２番目の数と、Ａ／Ｄ＝１の間の最後
から２番目の数とが、正に反対である必要がある。

【００３６】図３の実施例では、図５の場合の２倍の数
の記憶ラッチが使用されるが、これは小チップ面積に反
して、互いに独立の２つのプログラマブルなエンド・ポ
イントを可能にする。

【００３７】本発明の技法は、シーケンス内の最後の２
つの数が知られている場合に、マイクロプロセッサ、並
びにエンド・ポイントまたは分岐ポイントを検出する他
の回路に使用され得る。マイクロプロセッサが、マルチ
プレクサＣＡ乃至ＣＬ上の選択ポートを直接制御するこ
とにより、図３のラッチＬＡ乃至ＬＬ及びＧＡ乃至Ｇ
Ｌ、更にマルチプレクサＡＡ乃至ＡＬを排除する。図４
に示されるような３２ビット幅の数の比較に関わるこう
した実施例は、次のようである。マイクロプロセッサ
が、マルチプレクサＣ０乃至Ｃ３１上の選択ポート（Ｂ
０乃至Ｂ３１）を、最後から２番目の数に等しい値によ
り駆動する。数発生器がアドレス・バスを介して、Ｔ／
Ｃ入力（ＳＴＢＡＥ（０：３１））をマルチプレクサＣ
０乃至Ｃ３１に供給する。数のシーケンスが最後から２
番目の数に達するとき、ＰＢＣＮがロウに遷移し、生成
された数が次にＮＧＣＬＫにより刻時されるとき、ラッ
チＬＮにロードされる。その結果、次のサイクルにおい
て、Ｐ ＣＬＫがアサートされるとき、目標数において
アドレス比較が発生する。この実施例では、数発生器が
毎サイクルごとに刻時され（ＮＧＣＬＫが毎サイクルご
とにアサートされる）、従って、アドレス比較信号がラ
ッチＬＮ出力から直接生成される。これ以外の場合に
は、ラッチＬＮにより駆動される１入力、及びカウント
許可信号により駆動される他の入力を有するＮＯＲゲー
トが、ＡＣ信号を生成するために使用される。この実施
例を用いる場合、新たなエンド・ポイントまたは分岐ポ
イントが発生するとき、マイクロプロセッサがＢ０乃至
Ｂ３１入力をオンザフライ式に、動的に変更することが
できる。この場合の重要な点は、マイクロプロセッサか
らの入力（Ｂ０乃至Ｂ３１）が、アドレス・バス入力Ｓ
ＴＢＡＥ（０：３１）の到来以前に、安定しているべき
ことである。このことは、マルチプレクサＣ０乃至Ｃ３
１を通じる適切な経路のセットアップを保証し、それに
より比較が発生するスピードを向上させ、動的ＯＲゲー
ト出力の不発を阻止する。

【００３８】本発明は、一連の数が知れており、最後か
ら２番目の数が目標数の直前に発生する事実、並びに数
発生器が増分／減分されるまで、ラッチＬＮ及びＬＯが
刻時されない事実に頼るものである。また、ビットの比
較がラッチされるので、次のカウントが目標数であるか
否かに関わらず、比較が次のカウントにおいて発生す
る。目標においては、リアルタイム・チェックは存在し
ない。従って、連続内の数が知られていることが保証さ
れなければならない。

【００３９】別の実施例では、一連の連続数の場合に、
クロック・パルスを用いてアドレス比較信号をトリガす
る代わりに、最下位ビットがラッチに記憶され、これが
カウンタ出力の最下位ビットと比較され、次に以前の最
後から２番目の数の比較結果と否定論理積（ＮＡＮＤ）
される。これは、２進数の連続数列では、最後から２番
目の数の最下位ビットが、常に最後の数または目標数と
異なり、その目標数が常に最後から２番目の数の後に続
くことによる。

【００４０】以上、本発明の好適な実施例について述べ
てきた。しかしながら、上述の説明を鑑み、本発明はこ
こで述べられた特定の実施例に限られるものではなく、
本発明の趣旨から逸脱すること無しに、様々な再編成、
変更及び代替例が可能であることが理解されよう。

【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４２】（１）連続クロック・サイクルにおいて生
成される、所定の連続２進数列のエンド・カウントを決
定する方法であって、所与の数、並びに前記所与の数の
前記数列内での前記エンド・カウント数との関係が知ら
れているものにおいて、バイナリ・デジット出力を有す
る回路を提供するステップと、前記数列内の所与の数の
少なくとも一部を、記憶装置に記憶するステップであっ
て、前記所与の数が前記数列内の先行する全ての数に対
して固有であり、前記エンド・カウント数に対して既知
の順次関係を有する、前記記憶ステップと、連続サイク
ルにおいて、前記連続２進数列を前記回路の出力として
生成するステップと、前記回路出力から生成される各２
進数を、前記記憶されている数の一部と比較し、前記記
憶数が前記回路により出力される前記数と並ぶとき、レ
ディ信号を出力するステップと、前記レディ信号に続い
て生成される数が前記数列内のエンド・カウント数に相
当するサイクルにおいて、制御信号を生成するステップ
と、を含む、方法。 （２）前記所与の数の前記部分が最後から２番目の数の
少なくとも一部である、前記（１）記載の方法。 （３）前記記憶数が前記最後から２番目の数である、前
記（２）記載の方法。 （４）前記所与の数の前記部分が前記エンド・カウント
数のビットを構成する、前記（１）記載の方法。 （５）前記数が既知のシーケンスで増分される、前記
（１）記載の方法。 （６）前記数が既知のシーケンスで減分される、前記
（１）記載の方法。 （７）前記数が所与の第１のエンド・カウント数に増分
され、第２のエンド・カウント数に減分される、前記
（１）記載の方法。 （８）前記カウントの減分のための前記エンド・カウン
ト数がハードコード化され、前記カウントの増分の前記
エンド・カウント数が、選択的にプログラマブルであ
る、前記（７）記載の方法。 （９）前記第１及び第２のエンド・カウント数が各々選
択的にプログラマブルである、前記（７）記載の方法。 （１０）各々がエンド・カウントを有する２つの連続２
進数列が存在し、前記両方の数列がそれぞれの前記エン
ド・カウントに達することに応答して、前記制御信号が
生成される、前記（１）記載の方法。 （１１）前記両方の数列が同一クロック・サイクルの間
に、それぞれの前記エンド・カウントに達するときに、
前記制御信号が生成される、前記（８）記載の方法。 （１２）連続クロック・サイクルにおいて生成される、
所定の連続２進数列のエンド・カウントを決定する方法
であって、バイナリ・デジット出力を有するカウンタを
提供するステップと、前記エンド・カウント数を記憶装
置に記憶するステップと、前記カウンタ出力の最上位ビ
ットを、前記記憶されているエンド・カウント２進数の
最上位ビットと比較し、前記最終バイナリ・デジットの
最上位ビットの全てが、前記カウンタ出力の最上位ビッ
トの全てと並ぶとき、レディ信号を出力するステップ
と、前記レディ信号に続く数の最下位ビットがカウント
されるとき、制御信号を生成するステップと、を含む、
方法。 （１３）前記記憶数の最下位ビットと前記カウンタ出力
とを比較し、前記レディ信号が生成された後に、前記最
下位ビットの比較により、前記制御信号を生成する、前
記（１２）記載の方法。 （１４）連続クロック・サイクルにおいて生成される、
所定の連続２進数列のエンド・カウントを決定するテス
ト回路であって、所与の数、並びに前記所与の数の前記
数列内での前記エンド・カウント数との関係が知られて
いるものにおいて、前記所定の連続２進数列のバイナリ
・デジット出力を有する２進数生成回路と、前記数列内
の所与の数の少なくとも一部を記憶する記憶装置であっ
て、前記所与の数が前記数列内の先行する全ての数に対
して固有であり、前記エンド・カウント数に対して既知
の順次関係を有する、前記記憶装置と、前記回路出力か
ら生成される各２進数の少なくとも一部を、前記記憶数
の前記一部と比較する比較器と、前記記憶数が前記回路
により出力される前記数と並ぶとき、レディ信号を出力
し、前記レディ信号に続いて生成される数が、前記数列
内の前記エンド・カウント数に相当するサイクルにおい
て、制御信号を生成する論理回路と、を含む、テスト回
路。 （１５）前記２進数生成回路がカウンタを含む、前記
（１４）記載のテスト回路。 （１６）前記論理回路が、前記２進数生成回路により生
成される前記数の最上位ビットを比較する論理と、前記
記憶数の最下位ビットを生成し、該ビットを前記２進数
生成回路により生成される前記数と比較し、前記制御信
号を生成する論理とを含む、前記（１４）記載のテスト
回路。 （１７）前記記憶装置が前記数列の最後から２番目の数
の少なくとも一部を記憶する、前記（１４）記載のテス
ト回路。 （１８）前記最後から２番目の数全体が前記記憶装置に
記憶される、前記（１７）記載のテスト回路。 （１９）前記２進数を既知のシーケンスにおいて増分す
る回路を含む、前記（１４）記載のテスト回路。 （２０）前記２進数を既知のシーケンスにおいて減分す
る回路を含む、前記（１４）記載のテスト回路。 （２１）増分数のセット及び減分数のセットを生成する
回路を含み、前記所与の数の前記少なくとも一部の各々
を、前記増分数及び前記減分数に関して記憶する第１及
び第２の記憶装置が存在する、前記（１４）記載のテス
ト回路。 （２２）前記所与の数を増分カウントに関して、選択的
にプログラムする回路と、前記所与の数の前記一部を、
減分カウントに関して、ハードコード化する回路とを含
む、前記（２１）記載のテスト回路。 （２３）増分カウント及び減分カウントの各々に対し
て、前記所与の数の前記少なくとも一部を選択的にプロ
グラムする回路を含む、前記（２１）記載のテスト回
路。 （２４）各々が独立のエンド・カウントを有する２つの
独立の連続２進数列を生成し、前記両方の数列がそれら
のエンド・カウント数に達するとき、前記制御信号を生
成する回路を含む、前記（１４）記載のテスト回路。 （２５）前記回路が同一クロック・サイクルにおいて、
前記制御信号を生成する、前記（２４）記載のテスト回
路。

【図面の簡単な説明】

【図１】本発明の実施例を示す幾分図式的な回路図であ
る。

【図２】コンピュータ・メモリ内の行アドレス及び列ア
ドレスの両方の目標アドレスを検出するための、本発明
の実施例を示す、図１に類似の回路図である。

【図３】コンピュータ・メモリのテストにおいて、目標
行及び列アドレスを検出するための、図２の実施例の詳
細回路を示す図である。

【図４】３２ビット幅アドレスの比較を示すカスケード
回路を示す図である。

【図５】構成要素の数が低減された本発明の実施例を示
す図である。

【符号の説明】

１０ ビット・カウンタ １０ａ 列アドレス・ビット・カウンタ １０ｂ 行アドレス・ビット・カウンタ １２ 状態マシン １４、１４ａ、１４ｂ 連鎖走査ラッチ １６ ビット比較論理回路 １８ ラッチ ２２ ＮＯＲゲート ３０ 列アドレス回路 ３２ 行アドレス回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・コナー アメリカ合衆国05451、バーモント州バー リントン、ローリー・レーン 64 (72)発明者 ガレット・ステファン・コック アメリカ合衆国05464、バーモント州ジェ ファーソンビル、アール・アール１ ボッ クス52 (72)発明者 ルイジ・ターンウロ、ジュニア アメリカ合衆国05446、バーモント州コル チェスター、グレイ・バーチ・ドライブ 19ビィ

Claims (12)

【特許請求の範囲】
1. 【請求項１】連続クロック・サイクルにおいて生成され
   る、所定の連続２進数列のエンド・カウントを決定する
   方法であって、所与の数、並びに前記所与の数の前記数
   列内での前記エンド・カウント数との関係が知られてい
   るものにおいて、 バイナリ・デジット出力を有する回路を提供するステッ
   プと、 前記数列内の所与の数の少なくとも一部を、記憶装置に
   記憶するステップであって、前記所与の数が前記数列内
   の先行する全ての数に対して固有であり、前記エンド・
   カウント数に対して既知の順次関係を有する、前記記憶
   ステップと、 連続サイクルにおいて、前記連続２進数列を前記回路の
   出力として生成するステップと、 前記回路出力から生成される各２進数を、前記記憶され
   ている数の一部と比較し、前記記憶数が前記回路により
   出力される前記数と並ぶとき、レディ信号を出力するス
   テップと、 前記レディ信号に続いて生成される数が前記数列内のエ
   ンド・カウント数に相当するサイクルにおいて、制御信
   号を生成するステップと、 を含む、方法。
2. 【請求項２】前記所与の数の前記部分が最後から２番目
   の数の少なくとも一部である、請求項１記載の方法。
3. 【請求項３】前記記憶数が前記最後から２番目の数であ
   る、請求項２記載の方法。
4. 【請求項４】前記所与の数の前記部分が前記エンド・カ
   ウント数のビットを構成する、請求項１記載の方法。
5. 【請求項５】前記数が所与の第１のエンド・カウント数
   に増分され、第２のエンド・カウント数に減分される、
   請求項１記載の方法。
6. 【請求項６】前記第１及び第２のエンド・カウント数が
   各々選択的にプログラマブルである、請求項５記載の方
   法。
7. 【請求項７】連続クロック・サイクルにおいて生成され
   る、所定の連続２進数列のエンド・カウントを決定する
   方法であって、 バイナリ・デジット出力を有するカウンタを提供するス
   テップと、 前記エンド・カウント数を記憶装置に記憶するステップ
   と、 前記カウンタ出力の最上位ビットを、前記記憶されてい
   るエンド・カウント２進数の最上位ビットと比較し、前
   記最終バイナリ・デジットの最上位ビットの全てが、前
   記カウンタ出力の最上位ビットの全てと並ぶとき、レデ
   ィ信号を出力するステップと、 前記レディ信号に続く数の最下位ビットがカウントされ
   るとき、制御信号を生成するステップと、 を含む、方法。
8. 【請求項８】前記記憶数の最下位ビットと前記カウンタ
   出力とを比較し、前記レディ信号が生成された後に、前
   記最下位ビットの比較により、前記制御信号を生成す
   る、請求項７記載の方法。
9. 【請求項９】連続クロック・サイクルにおいて生成され
   る、所定の連続２進数列のエンド・カウントを決定する
   テスト回路であって、所与の数、並びに前記所与の数の
   前記数列内での前記エンド・カウント数との関係が知ら
   れているものにおいて、 前記所定の連続２進数列のバイナリ・デジット出力を有
   する２進数生成回路と、 前記数列内の所与の数の少なくとも一部を記憶する記憶
   装置であって、前記所与の数が前記数列内の先行する全
   ての数に対して固有であり、前記エンド・カウント数に
   対して既知の順次関係を有する、前記記憶装置と、 前記回路出力から生成される各２進数の少なくとも一部
   を、前記記憶数の前記一部と比較する比較器と、 前記記憶数が前記回路により出力される前記数と並ぶと
   き、レディ信号を出力し、前記レディ信号に続いて生成
   される数が、前記数列内の前記エンド・カウント数に相
   当するサイクルにおいて、制御信号を生成する論理回路
   と、 を含む、テスト回路。
10. 【請求項１０】前記２進数生成回路がカウンタを含む、
    請求項９記載のテスト回路。
11. 【請求項１１】前記論理回路が、前記２進数生成回路に
    より生成される前記数の最上位ビットを比較する論理
    と、前記記憶数の最下位ビットを生成し、該ビットを前
    記２進数生成回路により生成される前記数と比較し、前
    記制御信号を生成する論理とを含む、請求項９記載のテ
    スト回路。
12. 【請求項１２】前記記憶装置が前記数列の最後から２番
    目の数の少なくとも一部を記憶する、請求項９記載のテ
    スト回路。