WO2010089799A1 - キャッシュメモリシステム、コンピュータシステム、及びキャッシュメモリアクセス方法 - Google Patents

キャッシュメモリシステム、コンピュータシステム、及びキャッシュメモリアクセス方法 Download PDF

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WO2010089799A1
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index
tag
cache memory
continuous bit
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朋健 中村
幹雄 本藤
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富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible

Definitions

  • the present invention relates to a cache memory system, a computer system, and a cache memory access method.
  • a technique has been proposed in which the address of the main storage device is divided into an upper address and a lower address, the lower address is used as an index, the upper address is used as a tag, and data on the cache memory is accessed using the index and the tag.
  • the CPU When the CPU refers to the stored data by instructing the address, the CPU instructed one of the blocks as a plurality of divided storage areas of the cache memory together with the address, and the control unit was instructed.
  • a cache memory system that generates a cache address from a block and an address has been proposed.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-83348
  • Another object of the present invention is to provide a cache memory access method for accessing predetermined data by repeatedly using a predetermined storage area in the cache memory.
  • the disclosed cache memory system stores the data stored corresponding to the main storage address of the main storage device corresponding to the cache address.
  • the cache memory system includes an index / tag generation unit, a cache memory, and an access unit.
  • the index tag generation unit based on the main memory address, includes a tag that includes a high-order continuous bit string and a low-order continuous bit string in the main memory address, and a high-order continuation that is at least a tag in the continuous bit string in the main memory address An index that is a continuous bit string sandwiched between the bit string and the lower continuous bit string is generated.
  • the cache memory stores tags and data using an index as a cache address.
  • the access unit accesses the data stored in the cache memory using the index.
  • the disclosed computer system includes a main storage device, an index / tag generation unit, a cache memory, a control unit, and an access unit.
  • the main storage device stores data corresponding to the main storage address.
  • the index tag generation unit based on the main storage address, a tag including an upper consecutive bit string and a lower consecutive bit string in the main storage address, and an upper order which is at least the tag in the continuous bit string in the main storage address An index that is a continuous bit string sandwiched between the continuous bit string and the lower continuous bit string is generated.
  • the cache memory stores tags and data using an index as a cache address.
  • the control unit instructs the main memory address and refers to the data stored in the cache memory.
  • the access unit accesses the data stored in the cache memory using an index that is a part of the main storage address based on the main storage address instructed by the control unit.
  • the disclosed cache memory access method is a cache memory system access method for storing data stored in correspondence with the main storage address of the main storage device in correspondence with the cache address.
  • the cache memory system includes, based on the main storage address, a tag including an upper continuous bit string and a lower continuous bit string in the main storage address, and at least one of the continuous bit strings in the main storage address.
  • An index that is a continuous bit string sandwiched between an upper continuous bit string that is a tag and a lower continuous bit string is generated, the index is used as a cache address, the tag and data are stored in the cache memory, and the index is To access data stored in the cache memory.
  • predetermined data can be repeatedly stored and accessed in a predetermined storage area in the cache memory. Thereby, it is possible to repeatedly store a plurality of pieces of data having an attribute to be expelled from the cache memory with priority over other data in a specific storage area of the cache memory.
  • FIG. 9 is a diagram for explaining the cache memory access technology examined by the present inventors.
  • a processor included in the information processing apparatus designates an address of the main storage device (hereinafter referred to as a main storage address) and accesses data in the main storage device.
  • the access processing unit that executes access to the cache memory copies and stores a part of the data in the main storage device.
  • the lower bit string excluding the offset is used as the index 500 in the main storage device address.
  • the lower bit string of the main storage device address that is, the index 500 is “01000101”.
  • the upper bit string of the main storage device address is used as the tag 501.
  • the access processing unit accesses the index 500 of the main memory address designated by the processor in the cache memory 10 and stores it in the storage area of the cache memory 10 accessed with the designated tag 501. It is determined whether or not the tag is matched. When the tag 501 matches the tag stored in the accessed storage area, the access processing unit determines that the access target data is stored in the cache memory 10, and the access target data is stored in the cache memory 10. Read and send to processor 2.
  • the lower bit string of the main memory device address is used as the index 500 and the upper bit string of the main memory device address is used as the tag 501 except for the offset. Therefore, as indicated by an arrow in FIG. 10, the data storage area in the main storage device is associated with the storage area in the cache memory regardless of the data attribute. As a result, depending on the cache memory access technique of FIG. 9, data having the same attribute cannot be repeatedly stored and accessed in the same storage area corresponding to the attribute in the cache memory.
  • a plurality of data having a large capacity and having an attribute that should be expelled from the cache memory preferentially over other data after being read once, such as streaming data, are stored in a specific memory of the cache memory. Storing and expelling in the area cannot be repeated.
  • FIG. 1 is a diagram illustrating an example of a configuration of a computer system including a cache memory system according to the present embodiment.
  • FIG. 2 is a diagram illustrating an example of index and tag generation in the cache memory system of FIG.
  • the cache memory system 1 includes a cache memory system 1, a processor 2, and a main storage device 3.
  • the cache memory system 1 is provided between the processor 2 and the main storage device 3.
  • the cache memory system 1 includes an index / tag generator 11 and a cache 12.
  • the cache 12 includes a cache memory 121 and an access unit 122.
  • the processor 2 instructs the main storage address of the main storage device 3 and stores the data in the main storage device 3. Further, the processor 2 instructs the main storage address of the main storage device 3 and refers to the data stored in the main storage device 3. Prior to referring to the main storage device 3, the processor 2 refers to data stored in the cache memory 121. Accordingly, the processor 2 is a control unit that instructs the cache memory system 1 of the main storage address of the main storage device 3 in which data to be accessed is stored.
  • the processor 2 is, for example, a CPU (Central Processing Unit).
  • the cache memory system 1 stores the data stored corresponding to the main storage address of the main storage device 3 corresponding to the address of the cache memory 121 (hereinafter referred to as the cache address). As will be described later, the cache memory system 1 generates an index and a tag based on the main memory address designated by the processor 2. An index generated by the cache memory system 1 is used as a cache address. The cache memory system 1 stores the generated tag and data in the storage area of the cache memory 121 corresponding to the generated index. The cache memory system 1 accesses the cache memory 121 using an index obtained from the main storage address instructed by the processor 2.
  • the cache memory 121 is a memory or a data storage unit that can be accessed at a higher speed than the main storage device 3.
  • the cache memory 121 has a tag storage area (tag array) for storing tags and a data storage area (data array) for storing data. That is, the cache memory 121 stores tags and data in correspondence with the index that is the cache address, using the index as the cache address.
  • the access unit 122 accesses the cache memory 121 using the index generated by the index / tag generation unit 11. That is, the access unit 122 accesses data stored in the cache memory 121 using an index that is a cache address. Specifically, the access unit 122 searches the storage area of the cache memory 121 corresponding to the index, and confirms whether the generated tag matches the tag stored in the tag array. Thereby, the access unit 122 determines whether or not the access target data exists in the searched storage area.
  • the access unit 122 When the access target data exists in the searched storage area, the access unit 122 reads the access target data from the searched storage area and transmits it to the processor 2. When there is no data to be accessed in the searched storage area, the access unit 122 reads the data to be accessed from the main storage device 3 and writes it in the cache memory 121. Thereafter, the access unit 122 reads the data written in the cache memory 121 and transmits it to the processor 2.
  • the index / tag generator 11 generates an index and a tag based on the main memory address instructed by the processor 2.
  • the index is an address of a storage area or block (cache line) on the cache memory 121.
  • the index is used for the access unit 122 to search the storage area.
  • the tag is used to determine whether or not access target data exists in the storage area searched by the access unit 122.
  • the remaining part excluding the offset is used as a tag and an index.
  • a bit string used as a tag and a bit string used as an index are determined in advance.
  • the index is a bit string excluding a bit string that is a tag and a bit string that is an offset in the main memory address.
  • the bit string is a plurality of consecutive bits in a main memory address including a plurality of bits such as 16 bits or 32 bits.
  • the index tag generation unit 11 generates a tag including the upper continuous bit string and the lower continuous bit string in the main memory address.
  • the index / tag generation unit 11 generates an index that is a continuous bit string sandwiched between at least a high-order continuous bit string that is a tag and a low-order continuous bit string in the main memory address.
  • the index / tag generating unit 11 uses a continuous bit string including the most significant bit in the main memory address as a higher-order continuous bit string that is a tag.
  • the index tag generation unit 11 uses a continuous bit string including the least significant bit excluding the offset in the main memory address as the low-order continuous bit string that is a tag. Thereby, the index / tag generator 11 generates a tag.
  • the index tag generation unit 11 generates, as a tag 100, a combination of an upper continuous bit string and a lower continuous bit string in the main storage address A instructed by the processor 2, for example. To do. Further, as shown in FIG. 2, the index tag generation unit 11 generates, as an index 101, a continuous bit string “0100” sandwiched between an upper continuous bit string and a lower continuous bit string constituting the tag 100. .
  • the example of FIG. 2 is an example in which the main memory address instructed by the processor 2 is divided into three continuous bit strings except for the offset, and a tag and an index are generated.
  • the example of FIG. 2 is an example in which one continuous bit string in the middle is used as an index among three consecutive bit strings, and two consecutive bit strings at both ends are used as tags.
  • the part excluding the offset and the tag is used as an index.
  • the main memory address may be divided into three equal parts or not.
  • the processor 2 uses the value of the continuous bit string sandwiched between the upper continuous bit string and the lower continuous bit string, which is a tag, to be used as an index, as the attribute of the data stored in the main storage device 3. In accordance with this, it is predetermined. Data having the same attribute includes a continuous bit string to be indexed with the same value.
  • the index / tag generation unit 11 can generate an index according to the attribute of the data stored in the main storage device 3. Further, the main storage device 3 can store data having a certain attribute in a storage area corresponding to an index corresponding to the attribute. Thus, the data storage area in the main storage device 3 is associated with the storage area in the cache memory 121 according to the attribute of the data.
  • the streaming data has a large capacity, and once read from the cache memory, it is not read again. Therefore, the streaming data is data having an attribute that should be expelled from the cache memory with priority over other data. Therefore, if the next streaming data can be stored in the storage area after the streaming data is expelled from the cache memory preferentially, the use efficiency of the cache memory 121 is good.
  • the processor 2 predetermines the value of the continuous bit string of the main storage address as an index for each piece of streaming data that is the same content. Thereby, each of the streaming data which is the same content can be provided with the same index, that is, a cache address. As a result, it is possible to repeatedly store a plurality of data to be expelled from the cache memory with priority over other data in a specific storage area.
  • streaming data that is the same content can be repeatedly stored and expelled in a specific storage area, and other data can be stored in another area of the cache memory 121.
  • the cache memory 121 having a small data capacity can be used effectively.
  • a program for processing streaming data operating on the processor 2 predetermines a value of a continuous bit string as an index, for example, for the same content. Furthermore, the programmer who creates the program predetermines the value of the continuous bit string as an index, for example, for the same content.
  • FIG. 3 is a diagram illustrating an example of another generation of an index and a tag in the cache memory system of the present embodiment.
  • the tag array is displayed as “tag” and the data array is displayed as “data”.
  • the index tag generation unit 11 includes a continuous bit string sandwiched between an upper continuous bit string that is a tag and a lower continuous bit string, and a continuous bit string that is lower than a lower continuous bit string that is a tag. An index is generated by using.
  • the index tag generation unit 11 generates the tag 102 by combining the bit string 1 and the bit string 2 in FIG. 3 in the main storage address A instructed by the processor 2. In addition to this, the index tag generator 11 combines a continuous bit string “0100” sandwiched between the bit string 1 and the bit string 2 and a continuous bit string “0101” lower than the bit string 2. “01000101” is generated as an index.
  • the lower consecutive bit string does not include the offset of the main memory address.
  • the continuous bit string “0100” surrounded by a thick ellipse corresponds to the data attribute indicated by the main memory address A.
  • the access unit 122 included in the cache 12 accesses the cache memory 121 using the generated index and tag. Therefore, the data corresponding to the index whose upper consecutive bit string is “0100” is written to the continuous storage area B in the cache memory 121 shown in FIG. That is, data having the same attribute as the data indicated by the main memory address A is written to the same continuous storage area B in the cache memory 121. Further, data corresponding to an address whose lower consecutive bit string is “0101” is written to the same storage area in the continuous storage area B.
  • the example of FIG. 3 is an example in which the main memory address instructed from the processor 2 is divided into four continuous bit strings excluding the offset, and a tag and an index are generated.
  • four consecutive bit strings are alternately used as tags or indexes, and a continuous bit string including the most significant bit of the main memory address is used as a tag, and the least significant bit except for the offset of the main memory address.
  • a continuous bit string including bits is used as an index.
  • the main memory address the part excluding the offset and the tag is used as an index. Note that the main memory address may be divided into four equal parts or not.
  • FIG. 4 shows the correspondence between the storage area of the data having the attribute on the main storage device and the storage area of the cache memory in which the data is stored when the tag and the index are generated as shown in FIG.
  • the first array data a [0] ... a [127] and the second array data a [128] ... a [255] are data having the same attribute.
  • An attribute common to the first array data and the second array data is, for example, attribute A.
  • the third array data b [0]... B [127] and the fourth array data b [128]... B [255] are data having the same attribute.
  • An attribute common to the third array data and the fourth array data is, for example, attribute B.
  • the main storage address of the first array data and the main storage address of the second array data in the main storage device 3 include consecutive bit strings that are equal to each other. These mutually equal consecutive bit strings are bit strings corresponding to the attribute A.
  • the continuous bit string “0100” is equal to the main memory address of the first array data and the main memory address of the second array data. Therefore, as shown in FIG. 4, the first array data and the second array data are written in the same continuous storage area C in the cache memory 121.
  • the attributes of the third array data and the fourth array data are different from those of the first array data and the second array data. Therefore, as shown in FIG. 4, the third array data and the fourth array data are written in the continuous storage area D that is a storage area different from the continuous storage area C in the cache memory 121.
  • the access unit 122 writes the first array data to the cache memory 121, and then the processor 2 uses the first array data.
  • the access unit 122 evicts the first array data from the continuous storage area C of the cache memory 121, for example, and the second array data is transferred to the continuous storage area C. Write to and use. Therefore, according to the cache memory system 1 of the present embodiment, data having the same attribute can be accessed by repeatedly using the same storage area corresponding to the attribute in the cache memory 121.
  • FIG. 5 is a diagram for explaining an example of another correspondence between the storage area of the data having the attribute on the main storage device and the storage area of the cache memory in which the data is stored in the present embodiment.
  • the tag generated by the index / tag generation unit 11 includes at least a part of the index.
  • the index tag generation unit 11 generates an index 200 by combining the bit string 3 and the bit string 4 in the bit string represented by the main storage address of the main storage device.
  • the index / tag generating unit 11 generates a tag 201 by combining the bit string 3 and a plurality of bit strings 5 and 6 sandwiching the bit string 3. Therefore, the tag in the case of FIG. 5 includes at least a part of the index. This eliminates the need to combine discontinuous bit strings such as the bit string 5 and the bit string 6 shown in FIG.
  • FIG. 6 is a diagram for explaining an example of still another correspondence between the storage area of data having attributes on the main storage device and the storage area of the cache memory in which the data is stored in the present embodiment.
  • the index tag generation unit 11 generates a tag by using a continuous bit string including the most significant bit in the main memory address as an upper consecutive bit string that is a tag, and removes an offset in the main memory address.
  • An index is generated by using a continuous bit string including the least significant bit. Further, the index / tag generation unit 11 divides the main memory address into five or more (odd number) continuous bit strings excluding the offset, and generates a tag and an index.
  • the index tag generation unit 11 hierarchizes the attributes of the data stored in the main storage device 3, and generates an index according to the attributes of the data having a hierarchical structure.
  • the attributes of the lower hierarchy of the attribute C are the attributes C1 and C2
  • the attributes of the lower hierarchy of the attribute C2 are the attributes C21 and C22.
  • the index tag generation unit 11 has a higher-order continuous bit string (“1101”) and a middle-order continuous bit string (“0100”) separated from each other by predetermined bits. And a lower continuous bit string (“0101”) are generated as an index. Further, the index / tag generating unit 11 generates a tag by combining the continuous bit strings 7, 8, 9, and 10.
  • the upper consecutive bit string “1101” shown in FIG. 6 (A) corresponds to attribute C. Therefore, the data of attribute C is written to the continuous storage area P in the cache memory 121 shown in FIG.
  • the position of the middle consecutive bit string “0100” and the position of the lower consecutive bit string “0101” shown in FIG. 6A are separated across the bit string 9.
  • the data of the attribute C21 is written to the storage area P21 in the cache memory 121, and the data of the attribute C22 is continuous. It is written in the storage area P22.
  • the index / tag generation unit 11 generates an index so that data having the attributes as described above is written in the cache memory 121 as follows. That is, the attribute C data is written in the continuous storage area P, the attributes C1 and C2 that are lower layers of the attribute C are written in the continuous storage areas P1 and P2, respectively, and the attributes C21 and C2 that are lower layers of the attribute C2 are stored. The data of C22 is written in the continuous storage areas P21 and P22, respectively. In other words, the index / tag generation unit 11 generates an index according to the attribute of data having a hierarchical structure. Thereby, the data on the main storage device 3 can be associated with the storage area of the cache memory 121 according to the hierarchical attribute of the data.
  • the example of FIG. 6 is an example in which the main memory address instructed from the processor 2 is divided into a plurality (odd number) of continuous bit strings excluding the offset, and a tag and an index are generated. is there.
  • both an odd number of consecutive bit strings are alternately used as tags or indexes, and both a continuous bit string including the most significant bit of the main memory address and a consecutive bit string including the least significant bit excluding the offset are used.
  • the part excluding the offset and the tag is used as an index.
  • the main memory address may or may not be equally divided.
  • the main memory address may be divided into an even number of continuous bit strings excluding the offset, and the tag and the index may be generated.
  • an even number of consecutive bit strings are alternately used as a tag or index, and a continuous bit string including the most significant bit of the main memory address is used as a tag, and a sequence including the least significant bit excluding the offset of the main memory address.
  • a bit string is used as an index.
  • FIG. 7 is a diagram showing an example of the cache access processing flow of the present embodiment.
  • the index tag generation unit 11 included in the cache memory system 1 receives from the processor 2 an instruction of a main storage address of data (access target data) requested by the processor 2 (step S1).
  • the index / tag generator 11 generates an index and a tag based on the main memory address received from the processor 2 (step S2).
  • the index / tag generating unit 11 is a continuous bit string corresponding to the attribute of the data indicated by the designated main storage address, and is at least between the upper continuous bit string and the lower continuous bit string, which are tags. A continuous bit string sandwiched between is generated as an index.
  • the access unit 122 included in the cache 12 determines whether the data to be accessed is on the cache memory 121 using the index and the tag generated in step S2 (step S3).
  • step S3 the access unit 122 searches the storage area of the cache memory 121 corresponding to the index generated in step S2, and whether or not the tag generated in step S2 matches the tag stored in the tag array. Check out. As a result, the access unit 122 determines whether there is data to be accessed in the searched storage area, that is, whether the data to be accessed is on the cache memory 121. If the tag generated in step S2 matches the tag stored in the tag array, the access unit 122 determines that the data to be accessed is on the cache memory 121. If the tag generated in step S2 and the tag stored in the tag array do not match, the access unit 122 determines that the data to be accessed is not on the cache memory 121.
  • the access unit 122 When the access target data is on the cache memory 121 (S3 YES), the access unit 122 reads the access target data from the searched storage area of the cache memory 121 and transmits it to the processor 2 (step S4).
  • the access unit 122 When there is no data to be accessed in the cache memory 121 (S3 NO), the access unit 122 reads the data to be accessed from the main storage device 3 and writes it in the cache memory 121 (step S5).
  • FIG. 8 is a diagram for explaining improvement in usage efficiency in the cache memory system of the present embodiment.
  • the array data c [0], c [1], c [2], ..., c [9] is the array data A. Assume that the array data A has an attribute that the cycle of use by the processor 2 is slow, for example.
  • the array data d [0], d [1], d [2],..., D [9] are array data B.
  • the array data B has, for example, an attribute that the cycle of use by the processor 2 is fast.
  • the array data d [10], d [11], d [12], ..., d [19] is the array data C. For example, the array data C has the same attribute as the array data B. Further, it is assumed that the processor 2 currently uses the array data A and the array data B.
  • the cache memory system 1 writes array data A and array data B having different attributes into different continuous storage areas on the cache memory 121, respectively. Further, the cache memory system 1 writes array data B and array data C having the same attribute in the same continuous storage area on the cache memory 121.
  • the cache memory system 1 can expel the array data B from the continuous storage area of the cache memory 1 preferentially over other data.
  • the cache memory system 1 can write the array data C in place of the array data B in the continuous storage area after the array data B is evicted.
  • the cache memory system 1 can prevent the array data A which is not used by the processor 2 from being ejected from the cache memory 121 by ejecting the array data B from the continuous storage area of the cache memory 121.

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Abstract

　インデックス・タグ生成部１１は、主記憶アドレスに基づいて、主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、主記憶アドレスにおける連続ビット列の中の、少なくともタグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成する。キャッシュメモリ１２１は、インデックスをキャッシュアドレスとして用いて、タグ及びデータを格納する。アクセス部１２２は、インデックスを用いて、キャッシュメモリ１２１に格納されたデータにアクセスする。

Description

キャッシュメモリシステム、コンピュータシステム、及びキャッシュメモリアクセス方法
　本発明は、キャッシュメモリシステム、コンピュータシステム、及びキャッシュメモリアクセス方法に関する。
　主記憶装置のアドレスを上位アドレスと下位アドレスとに分け、下位アドレスをインデックスとし、上位アドレスをタグとし、インデックス及びタグを用いてキャッシュメモリ上のデータにアクセスする技術が提案されている。
　なお、ＣＰＵがアドレスを指示することにより記憶されたデータを参照するときに、ＣＰＵがキャッシュメモリの分割された複数の記憶領域であるブロックの一つをアドレスと共に指示し、制御部が指示されたブロックとアドレスとからキャッシュアドレスを生成するキャッシュメモリシステムが提案されている。
　キャッシュメモリシステムに関連する技術は、例えば特許文献１に開示されている。
特開平１０－８３３４８号公報
　キャッシュメモリシステムにおいては、ある特定のデータを、キャッシュメモリにおけるある特定の記憶領域に繰り返し格納し、アクセスすることができない。換言すれば、キャッシュメモリから他のデータよりも優先的に追い出すべき複数のデータを、ある特定の記憶領域に格納して追い出すことを、繰り返すことができない。
　本発明は、所定のデータをキャッシュメモリにおける所定の記憶領域に格納するキャッシュメモリシステムの提供を目的とする。
また、本発明は、所定のデータをキャッシュメモリにおける所定の記憶領域を繰り返し用いてそのデータにアクセスするコンピュータシステムの提供を目的とする。
　また、本発明は、所定のデータをキャッシュメモリにおける所定の記憶領域を繰り返し用いてそのデータにアクセスするキャッシュメモリアクセス方法の提供を目的とする。
　開示されるキャッシュメモリシステムは、主記憶装置の主記憶アドレスに対応して格納されたデータを、キャッシュアドレスに対応して格納する。キャッシュメモリシステムは、インデックス・タグ生成部と、キャッシュメモリと、アクセス部とを備える。インデックス・タグ生成部は、主記憶アドレスに基づいて、主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、主記憶アドレスにおける連続ビット列の中の、少なくともタグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成する。キャッシュメモリは、インデックスをキャッシュアドレスとして用いて、タグ及びデータを格納する。アクセス部は、インデックスを用いて、キャッシュメモリに格納されたデータにアクセスする。
　開示されるコンピュータシステムは、主記憶装置と、インデックス・タグ生成部と、キャッシュメモリと、制御部と、アクセス部とを備える。主記憶装置は、主記憶アドレスに対応してデータを格納する。インデックス・タグ生成部は、主記憶アドレスに基づいて、主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、主記憶アドレスにおける連続ビット列の中の、少なくとも前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成する。キャッシュメモリは、インデックスをキャッシュアドレスとして用いて、タグ及びデータを格納する。制御部は、主記憶アドレスを指示して、キャッシュメモリに格納されたデータを参照する。アクセス部は、制御部から指示された主記憶アドレスに基づいて、前記主記憶アドレスの一部であるインデックスを用いて、キャッシュメモリに格納されたデータにアクセスする。
　開示されるキャッシュメモリアクセス方法は、主記憶装置の主記憶アドレスに対応して格納されたデータを、キャッシュアドレスに対応して格納するキャッシュメモリシステムのアクセス方法である。キャッシュメモリシステムのアクセス方法において、キャッシュメモリシステムは、主記憶アドレスに基づいて、主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、主記憶アドレスにおける連続ビット列の中の、少なくともタグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成し、インデックスをキャッシュアドレスとして用いて、タグ及びデータをキャッシュメモリに格納し、インデックスを用いて、キャッシュメモリに格納されたデータにアクセスする。
　開示したキャッシュメモリシステム、コンピュータシステム、及びキャッシュメモリアクセス方法によれば、所定のデータを、キャッシュメモリにおける所定の記憶領域に繰り返し格納し、アクセスすることができる。これにより、キャッシュメモリから他のデータよりも優先的に追い出すべき属性を有する複数のデータを、キャッシュメモリのある特定の記憶領域に格納して追い出すことを、繰り返すことができる。
本実施形態のシステム構成例を示す図である。 インデックスの生成の一例を説明する図である。 インデックスの生成の一例を説明する図である。 主記憶装置上の属性を有するデータの記憶領域とそのデータが記憶されるキャッシュメモリの記憶領域との対応を説明する図である。 インデックスの生成の一例を説明する図である。 インデックスの生成の一例を説明する図である。 本実施形態のキャッシュアクセス処理フローの例を示す図である。 本実施形態のキャッシュメモリシステムによる効果を説明する図である。 本発明者が検討したキャッシュメモリのアクセス技術を説明する図である。 主記憶装置におけるデータの記憶領域とキャッシュメモリにおける記憶領域との対応付けを示す図である。
符号の説明
１　　キャッシュメモリシステム
２　　プロセッサ
３　　主記憶装置
１１　　インデックス・タグ生成部
１２　　キャッシュ
１２１　　キャッシュメモリ
１２２　　アクセス部
　図９は、本発明者が検討したキャッシュメモリのアクセス技術を説明する図である。情報処理装置が備えるプロセッサは、主記憶装置のアドレス（以下、主記憶アドレスと言う）を指定して、主記憶装置のデータへアクセスする。一方、キャッシュメモリのアクセスを実行するアクセス処理部は、主記憶装置のデータの一部をコピーして格納する。この時、主記憶装置アドレスにおいて、オフセットを除く下位ビット列が、インデックス５００として用いられる。図９において、主記憶装置アドレスの下位ビット列即ちインデックス５００は「０１０００１０１」である。また、主記憶装置アドレスの上位ビット列が、タグ５０１として用いられる。
　アクセス処理部は、図９に矢印で示すように、キャッシュメモリ１０において、プロセッサから指示された主記憶アドレスのインデックス５００にアクセスし、指示されたタグ５０１とアクセスしたキャッシュメモリ１０の記憶領域に格納されたタグとが一致するか否かを判断する。アクセス処理部は、タグ５０１とアクセスした記憶領域に格納されたタグとが一致する場合、アクセス対象のデータがキャッシュメモリ１０上に記憶されていると判断し、アクセス対象のデータをキャッシュメモリ１０から読み出して、プロセッサ２に送信する。
　図９において、オフセットを除いて、主記憶装置アドレスの下位ビット列がインデックス５００、主記憶装置アドレスの上位ビット列がタグ５０１として用いられる。従って、図１０に矢印で示すように、主記憶装置におけるデータの記憶領域は、そのデータの属性とは無関係に又は独立に、キャッシュメモリにおける記憶領域と対応付けられる。この結果、図９のキャッシュメモリのアクセス技術によっては、同一の属性を有するデータを、キャッシュメモリにおける属性に対応する同一の記憶領域に繰り返し格納し、アクセスすることができない。
　従って、例えば、ストリーミングデータのように、大容量であって、かつ、一旦読み出した後キャッシュメモリから他のデータよりも優先的に追い出すべき属性を有する複数のデータを、キャッシュメモリのある特定の記憶領域に格納して追い出すことを、繰り返すことができない。
　図１は、本実施形態のキャッシュメモリシステムを備えるコンピュータシステムの構成の一例を示す図である。図２は、図１のキャッシュメモリシステムにおけるインデックス及びタグの生成の一例を説明する図である。
　図１に示すコンピュータシステムは、キャッシュメモリシステム１と、プロセッサ２と、主記憶装置３とを備える。キャッシュメモリシステム１は、プロセッサ２と主記憶装置３との間に設けられる。キャッシュメモリシステム１は、インデックス・タグ生成部１１と、キャッシュ１２とを備える。キャッシュ１２は、キャッシュメモリ１２１と、アクセス部１２２とを備える。
　プロセッサ２は、主記憶装置３の主記憶アドレスを指示して、主記憶装置３にデータを格納する。また、プロセッサ２は、主記憶装置３の主記憶アドレスを指示して、主記憶装置３に格納されたデータを参照する。この主記憶装置３の参照に先立って、プロセッサ２は、キャッシュメモリ１２１に格納されたデータを参照する。従って、プロセッサ２は、キャッシュメモリシステム１に対して、アクセス対象のデータが記憶されている主記憶装置３の主記憶アドレスを指示する制御部である。プロセッサ２は、例えばＣＰＵ（Central Processing Unit:中央演算処理装置）等である。
　キャッシュメモリシステム１は、主記憶装置３の主記憶アドレスに対応して格納されたデータを、キャッシュメモリ１２１のアドレス（以下、キャッシュアドレスと言う）に対応して格納する。キャッシュメモリシステム１は、プロセッサ２が指示した主記憶アドレスに基づいて、後述するように、インデックスとタグとを生成する。キャッシュメモリシステム１により生成されたインデックスがキャッシュアドレスとして用いられる。キャッシュメモリシステム１は、生成したインデックスに対応するキャッシュメモリ１２１の格納領域に、生成したタグと、データとを格納する。キャッシュメモリシステム１は、プロセッサ２が指示した主記憶アドレスから得られるインデックスを用いて、キャッシュメモリ１２１にアクセスする。
　キャッシュメモリ１２１は、主記憶装置３よりも高速でアクセスが可能なメモリ又はデータ記憶部である。キャッシュメモリ１２１は、タグを格納するタグ格納領域（タグアレイ）と、データを格納するデータ格納領域（データアレイ）とを有する。即ち、キャッシュメモリ１２１は、インデックスをキャッシュアドレスとして用いて、キャッシュアドレスであるインデックスに対応して、タグ及びデータを格納する。
　アクセス部１２２は、インデックス・タグ生成部１１によって生成されたインデックスを用いてキャッシュメモリ１２１にアクセスする。即ち、アクセス部１２２は、キャッシュアドレスであるインデックスを用いて、キャッシュメモリ１２１に格納されたデータにアクセスする。具体的には、アクセス部１２２は、インデックスに対応するキャッシュメモリ１２１の記憶領域を探索し、生成されたタグとタグアレイに格納されたタグとが一致するかを確認する。これにより、アクセス部１２２は、探索された記憶領域にアクセス対象のデータが存在するか否かを判断する。
　アクセス部１２２は、探索された記憶領域にアクセス対象のデータが存在する場合、アクセス対象のデータを探索された記憶領域から読み出して、プロセッサ２に送信する。アクセス部１２２は、探索された記憶領域にアクセス対象のデータがない場合、アクセス対象のデータを主記憶装置３から読み出して、キャッシュメモリ１２１に書き込む。この後、アクセス部１２２は、キャッシュメモリ１２１に書き込んだデータを読み出して、プロセッサ２に送信する。
　インデックス・タグ生成部１１は、プロセッサ２が指示した主記憶アドレスに基づいて、インデックスとタグとを生成する。インデックスは、キャッシュメモリ１２１上の記憶領域又はブロック（キャッシュライン）のアドレスである。インデックスは、アクセス部１２２が記憶領域を探索するために用いられる。タグは、アクセス部１２２が探索した記憶領域にアクセス対象のデータが存在するか否かを判断するために用いられる。
　主記憶アドレスにおいて、オフセットを除いた残りの部分が、タグ及びインデックスとして用いられる。オフセットを除いた主記憶アドレスにおいて、タグとして用いられるビット列、及び、インデックスとして用いられるビット列は、予め定められる。インデックスは、主記憶アドレスにおいて、タグであるビット列及びオフセットであるビット列を除いたビット列である。ビット列は、１６ビット又は３２ビット等の複数のビットを含む主記憶アドレスにおいて、連続した複数のビットである。
　インデックス・タグ生成部１１は、主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグを、生成する。また、インデックス・タグ生成部１１は、主記憶アドレスにおける、少なくともタグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスを、生成する。
　具体的には、インデックス・タグ生成部１１は、タグである上位の連続ビット列として、主記憶アドレスにおける最上位ビットを含む連続するビット列を用いる。また、インデックス・タグ生成部１１は、タグである下位の連続ビット列として、主記憶アドレスにおけるオフセットを除く最下位ビットを含む連続するビット列を用いる。これにより、インデックス・タグ生成部１１は、タグを生成する。
　例えば、インデックス・タグ生成部１１は、図２に示すように、例えば、プロセッサ２が指示した主記憶アドレスＡの中で、上位の連続ビット列と下位の連続ビット列との組み合わせを、タグ１００として生成する。また、インデックス・タグ生成部１１は、図２に示すように、タグ１００を構成する上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列「０１００」を、インデックス１０１として生成する。
　以上に説明したように、図２の例は、プロセッサ２から指示された主記憶アドレスを、オフセットを除いて、３個の連続ビット列に分割し、タグ及びインデックスを生成する例である。また、図２の例は、３個の連続ビット列の中で、真ん中の１個の連続ビット列がインデックスとして用いられ、両端の２個の連続ビット列がタグとして用いられる例である。主記憶アドレスにおいて、オフセット及びタグを除いた部分が、インデックスとして用いられる。なお、主記憶アドレスは、３等分しても、３等分しなくても良い。
　ここで、プロセッサ２は、インデックスとされるべき、タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列の値を、主記憶装置３に格納されたデータの属性に応じて、予め定める。同一の属性を有するデータは、同一の値のインデックスとされるべき連続ビット列を含む。
　従って、インデックス・タグ生成部１１は、主記憶装置３に格納されたデータの属性に応じて、インデックスを生成することができる。また、主記憶装置３は、ある属性を有するデータを、当該属性に応じたインデックスに対応する記憶領域に記憶することができる。これにより、主記憶装置３におけるデータの記憶領域は、そのデータの属性に応じて、キャッシュメモリ１２１における記憶領域と対応付けられる。
　例えば、ストリーミングデータは、大容量であって、かつ、キャッシュメモリから一旦読み出したら、その後、再度読み出されることは無いと考えて良い。従って、ストリーミングデータは、キャッシュメモリから他のデータよりも優先的に追い出すべき属性を有するデータである。従って、ストリーミングデータをキャッシュメモリから優先的に追い出した後の格納領域に、次のストリーミングデータを格納することができれば、キャッシュメモリ１２１の使用効率が良い。
　そこで、プロセッサ２は、同一のコンテンツであるストリーミングデータの各々について、インデックスとされる主記憶アドレスの連続ビット列の値を、予め定める。これにより、同一のコンテンツであるストリーミングデータの各々は、同一のインデックス即ちキャッシュアドレスを備えることができる。この結果、キャッシュメモリから他のデータよりも優先的に追い出すべき複数のデータを、ある特定の記憶領域に格納して追い出すことを、繰り返すことができる。
　これにより、例えば同一のコンテンツであるストリーミングデータは、ある特定の記憶領域に格納して追い出すことを繰り返し、他のデータをキャッシュメモリ１２１の他の領域に格納することができる。この結果、データ容量の少ないキャッシュメモリ１２１を有効に活用することができる。
　なお、実際には、プロセッサ２上で動作するストリーミングデータを処理するプログラムが、インデックスとされる連続ビット列の値を、例えば同一のコンテンツについて、予め定める。更に言えば、当該プログラムを作成するプログラマが、インデックスとされる連続ビット列の値を、例えば同一のコンテンツについて、予め定める。
　図３は、本実施形態のキャッシュメモリシステムにおけるインデックスとタグとの他の生成の一例を説明する図である。なお、図３のキャッシュメモリ１２１において、タグアレイを「タグ」と表示し、データアレイを「データ」と表示している。
　図３において、インデックス・タグ生成部１１は、タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列と、タグである下位の連続ビット列よりも下位の連続するビット列とを用いることにより、インデックスを生成する。
　例えば、インデックス・タグ生成部１１は、プロセッサ２が指示した主記憶アドレスＡの中で、図３のビット列１とビット列２とを組み合わせて、タグ１０２を生成する。これに加えて、インデックス・タグ生成部１１は、ビット列１とビット列２との間に挟まれた上位の連続ビット列「０１００」と、ビット列２より下位の連続ビット列「０１０１」とを組み合せた連続ビット列「０１０００１０１」を、インデックスとして生成する。
　なお、前述したように、下位の連続ビット列は、主記憶アドレスのオフセットを含まない。太い楕円で囲まれた連続ビット列「０１００」は、主記憶アドレスＡが指示するデータの属性に対応する。
　キャッシュ１２が備えるアクセス部１２２は、生成されたインデックスとタグとを用いてキャッシュメモリ１２１にアクセスする。従って、上位の連続ビット列が「０１００」であるインデックスに対応するデータは、図３に示すキャッシュメモリ１２１内の連続する記憶領域Ｂに書き込まれる。即ち、主記憶アドレスＡが示すデータの属性と同一の属性を有するデータは、キャッシュメモリ１２１内の同じ連続記憶領域Ｂに書き込まれる。また、下位の連続ビット列が「０１０１」であるアドレスに対応するデータは、連続記憶領域Ｂ内の同一の記憶領域に書き込まれる。
　以上に説明したように、図３の例は、プロセッサ２から指示された主記憶アドレスを、オフセットを除いて、４個の連続ビット列に分割し、タグ及びインデックスを生成する例である。また、図３の例は、４個の連続ビット列を交互にタグ又はインデックスとして用い、かつ、主記憶アドレスの最上位ビットを含む連続ビット列がタグとして用いられ、主記憶アドレスのオフセットを除く最下位ビットを含む連続ビット列がインデックスとして用いられる例である。主記憶アドレスにおいて、オフセット及びタグを除いた部分が、インデックスとして用いられる。なお、主記憶アドレスは、４等分しても、４等分しなくても良い。
　図４は、タグ及びインデックスが図３に示すように生成される場合における、主記憶装置上の属性を有するデータの記憶領域とそのデータが記憶されるキャッシュメモリの記憶領域との対応を示す。
　例えば、第１の配列データａ［０］・・・ａ［１２７］と、第２の配列データａ［１２８］・・・ａ［２５５］とが、同一の属性を有するデータである。第１の配列データと第２の配列データとに共通の属性を、例えば属性Ａとする。また、例えば、第３の配列データｂ［０］・・・ｂ［１２７］と、第４の配列データｂ［１２８］・・・ｂ［２５５］とが、同一の属性を有するデータである。第３の配列データと第４の配列データとに共通の属性を、例えば属性Ｂとする。
　主記憶装置３における第１の配列データの主記憶アドレスと第２の配列データの主記憶アドレスとは、相互に等しい連続ビット列を含む。この相互に等しい連続ビット列は、属性Ａに対応するビット列である。
　例えば、図３において太い楕円で囲んで示すように、連続ビット列「０１００」は、第１の配列データの主記憶アドレスと第２の配列データの主記憶アドレスとにおいて、相互に等しい。従って、図４に示すように、第１の配列データと第２の配列データとは、キャッシュメモリ１２１内の同一の連続記憶領域Ｃに書き込まれる。
　また、第３の配列データと第４の配列データとは、それらの属性が第１の配列データ、第２の配列データの属性と異なる。従って、図４に示すように、第３の配列データと第４の配列データとは、キャッシュメモリ１２１内の、連続記憶領域Ｃとは異なる記憶領域である連続記憶領域Ｄに書き込まれる。
　例えば、アクセス部１２２が第１の配列データをキャッシュメモリ１２１に書き込み、この後、プロセッサ２が第１の配列データを使用しているものとする。プロセッサ２による第１の配列データの使用が終了すると、アクセス部１２２は、例えば、キャッシュメモリ１２１の連続記憶領域Ｃから第１の配列データを追い出して、第２の配列データをこの連続記憶領域Ｃに書き込んで使用する。従って、本実施形態のキャッシュメモリシステム１によれば、同一の属性を有するデータについてはキャッシュメモリ１２１におけるその属性に対応する同一の記憶領域を繰り返し用いて、そのデータにアクセスすることができる。
　図５は、本実施形態における、主記憶装置上の属性を有するデータの記憶領域とそのデータが記憶されるキャッシュメモリの記憶領域との他の対応の一例を説明する図である。
　図５において、インデックス・タグ生成部１１が生成するタグは、インデックスの少なくとも一部を含む。
　図５に示すように、インデックス・タグ生成部１１は、主記憶装置の主記憶アドレスが表すビット列の中で、ビット列３とビット列４とを組み合わせてインデックス２００を生成する。これと共に、インデックス・タグ生成部１１は、ビット列３と、このビット列３を挟む複数のビット列５、６とを組み合わせて、タグ２０１を生成する。従って、図５の場合のタグは、インデックスの少なくとも一部を含む。これにより、タグの生成の際に、例えば図５に示すビット列５とビット列６のように、不連続なビット列を組み合わせる必要がなくなる。
　図６は、本実施形態における、主記憶装置上の属性を有するデータの記憶領域とそのデータが記憶されるキャッシュメモリの記憶領域との更に他の対応の一例を説明する図である。
　図６において、インデックス・タグ生成部１１は、タグである上位の連続ビット列として、主記憶アドレスにおける最上位ビットを含む連続するビット列を用いることにより、タグを生成し、主記憶アドレスにおけるオフセットを除く最下位ビットを含む連続するビット列を用いることにより、インデックスを生成する。また、インデックス・タグ生成部１１は、主記憶アドレスを、オフセットを除いて、５個以上の複数個（奇数個）の連続ビット列に分割し、タグ及びインデックスを生成する。
　これにより、インデックス・タグ生成部１１は、主記憶装置３に記憶されるデータの属性を階層化して、階層構造を有するデータの属性に応じてインデックスを生成する。なお、以下の説明において、例えば、属性Ｃの下位階層の属性が属性Ｃ１及びＣ２であり、属性Ｃ２の下位階層の属性が属性Ｃ２１とＣ２２であるものとする。
　例えば、図６（Ａ）に示すように、インデックス・タグ生成部１１は、互いに予め決められたビット分離れた、上位の連続ビット列（「１１０１」）と中位の連続ビット列（「０１００」）と下位の連続ビット列（「０１０１」）とを組み合わせた連続ビット列を、インデックスとして生成する。また、インデックス・タグ生成部１１は、連続ビット列７、８、９、１０を組み合わせてタグを生成する。
　例えば、図６（Ａ）に示す上位の連続ビット列「１１０１」は、属性Ｃに対応する。従って、属性Ｃのデータは、図６（Ｂ）に示すキャッシュメモリ１２１内の連続記憶領域Ｐに書き込まれる。
　また、図６（Ａ）に示す上位の連続ビット列「１１０１」の位置と中位の連続ビット列「０１００」の位置とがビット列８を挟んで離れている。これにより、図６（Ｂ）に示すように、属性Ｃの下位階層の属性を有するデータの中で、属性Ｃ１のデータがキャッシュメモリ１２１内の連続記憶領域Ｐ１に書き込まれ、属性Ｃ２のデータが連続記憶領域Ｐ２に書き込まれる。
　更に、図６（Ａ）に示す中位の連続ビット列「０１００」の位置と下位の連続ビット列「０１０１」の位置とがビット列９を跨いで離れている。これにより、図６（Ｂ）に示すように、属性Ｃ２の下位階層の属性を有するデータの中で、属性Ｃ２１のデータがキャッシュメモリ１２１内の記憶領域Ｐ２１に書き込まれ、属性Ｃ２２のデータが連続記憶領域Ｐ２２に書き込まれる。
　インデックス・タグ生成部１１は、以上のような属性を有するデータが、以下のようにキャッシュメモリ１２１に書き込まれるように、インデックスを生成する。即ち、属性Ｃのデータが連続記憶領域Ｐに書き込まれ、属性Ｃの下位階層である属性Ｃ１、Ｃ２のデータがそれぞれ連続記憶領域Ｐ１、Ｐ２に書き込まれ、属性Ｃ２の下位階層である属性Ｃ２１、Ｃ２２のデータがそれぞれ連続記憶領域Ｐ２１、Ｐ２２に書き込まれる。換言すれば、インデックス・タグ生成部１１は、階層構造を有するデータの属性に応じてインデックスを生成する。これにより、主記憶装置３上のデータを、そのデータの階層分けされた属性に応じたキャッシュメモリ１２１の記憶領域と対応付けることができる。
　以上に説明したように、図６の例は、プロセッサ２から指示された主記憶アドレスを、オフセットを除いて、複数個（奇数個）の連続ビット列に分割し、タグ及びインデックスを生成する例である。また、図６の例は、奇数個の連続ビット列を交互にタグ又はインデックスとして用い、かつ、主記憶アドレスの最上位ビットを含む連続ビット列と、オフセットを除く最下位ビットを含む連続ビット列との双方がタグとして用いられる例である。主記憶アドレスにおいて、オフセット及びタグを除いた部分が、インデックスとして用いられる。主記憶アドレスは、等分しても、等分しなくても良い。
　なお、主記憶アドレスを、オフセットを除いて、偶数個の連続ビット列に分割し、タグ及びインデックスを生成するようにしても良い。この場合、偶数個の連続ビット列が交互にタグ又はインデックスとして用いられ、かつ、主記憶アドレスの最上位ビットを含む連続ビット列がタグとして用いられ、主記憶アドレスのオフセットを除く最下位ビットを含む連続ビット列がインデックスとして用いられる。
　図７は、本実施形態のキャッシュアクセス処理フローの例を示す図である。
　キャッシュメモリシステム１が備えるインデックス・タグ生成部１１は、プロセッサ２から、プロセッサ２がアクセスを要求するデータ（アクセス対象のデータ）の主記憶アドレスの指示を受信する（ステップＳ１）。
　インデックス・タグ生成部１１は、プロセッサ２から受信した主記憶アドレスに基づいて、インデックスとタグとを生成する（ステップＳ２）。ステップＳ２において、インデックス・タグ生成部１１は、例えば、指示された主記憶アドレスが示すデータの属性に対応する連続ビット列であって、少なくともタグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列を、インデックスとして生成する。
　次に、キャッシュ１２が備えるアクセス部１２２は、ステップＳ２において生成されたインデックスとタグとを用いて、アクセス対象のデータがキャッシュメモリ１２１上にあるか否かを判断する（ステップＳ３）。
　ステップＳ３において、アクセス部１２２は、ステップＳ２において生成されたインデックスに対応するキャッシュメモリ１２１の記憶領域を探索し、ステップＳ２において生成されたタグとタグアレイに格納されたタグとが一致するか否かを調べる。これにより、アクセス部１２２は、探索された記憶領域にアクセス対象のデータが存在するか、即ち、アクセス対象のデータがキャッシュメモリ１２１上にあるか否かを判断する。アクセス部１２２は、ステップＳ２において生成されたタグとタグアレイに格納されたタグとが一致する場合、アクセス対象のデータがキャッシュメモリ１２１上にあると判断する。アクセス部１２２は、ステップＳ２において生成されたタグとタグアレイに格納されたタグとが一致しない場合、アクセス対象のデータがキャッシュメモリ１２１上にないと判断する。
　アクセス部１２２は、アクセス対象のデータがキャッシュメモリ１２１上にある場合（Ｓ３　ＹＥＳ）、そのアクセス対象のデータをキャッシュメモリ１２１の探索された記憶領域から読み出してプロセッサ２に送信する（ステップＳ４）。
　アクセス部１２２は、アクセス対象のデータがキャッシュメモリ１２１上にない場合（Ｓ３　ＮＯ）、そのアクセス対象のデータを主記憶装置３から読み出して、キャッシュメモリ１２１に書き込む（ステップＳ５）。
　図８は、本実施形態のキャッシュメモリシステムにおける使用効率の向上について説明する図である。
　配列データｃ［０］、ｃ［１］、ｃ［２］、・・・、ｃ［９］は、配列データＡである。配列データＡは、例えば、プロセッサ２による使用のサイクルが遅いという属性を有するものとする。配列データｄ［０］、ｄ［１］、ｄ［２］、・・・、ｄ［９］は、配列データＢである。配列データＢは、例えば、プロセッサ２による使用のサイクルが早いという属性を有するものとする。配列データｄ［１０］、ｄ［１１］、ｄ［１２］、・・・、ｄ［１９］は、配列データＣである。配列データＣは、例えば、配列データＢと同一の属性を有するものとする。また、プロセッサ２は、現在、配列データＡと配列データＢとを使用しているものとする。
　キャッシュメモリシステム１は、異なる属性を有する配列データＡと配列データＢとを、各々、キャッシュメモリ１２１上の異なる連続記憶領域に書き込む。また、キャッシュメモリシステム１は、同一の属性を有する配列データＢと配列データＣとを、キャッシュメモリ１２１上の同じ連続記憶領域に書き込む。
　従って、キャッシュメモリシステム１は、例えばプロセッサ２が配列データＢを使用し終わった後に、他のデータよりも優先的に配列データＢをキャッシュメモリ１の連続記憶領域から追い出すことができる。その上で、キャッシュメモリシステム１は、配列データＢに代えて、配列データＣを、配列データＢを追い出した後の連続記憶領域に書き込むことができる。更に、キャッシュメモリシステム１は、配列データＢをキャッシュメモリ１２１の連続記憶領域から追い出すことにより、プロセッサ２が未使用である配列データＡがキャッシュメモリ１２１から追い出されないようにすることができる。

Claims (10)

  1. 　主記憶装置の主記憶アドレスに対応して格納されたデータを、キャッシュアドレスに対応して格納するキャッシュメモリシステムであって、
    　前記主記憶アドレスに基づいて、前記主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、前記主記憶アドレスにおける連続ビット列の中の、少なくとも前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成するインデックス・タグ生成部と、
    　前記インデックスを前記キャッシュアドレスとして用いて、前記タグ及び前記データを格納するキャッシュメモリと、
    　前記インデックスを用いて、前記キャッシュメモリに格納されたデータにアクセスするアクセス部とを備える
    　ことを特徴とするキャッシュメモリシステム。
  2. 　前記インデックス・タグ生成部は、前記主記憶装置に格納された前記データの属性に応じて、前記インデックスを生成する
    　ことを特徴とする請求項１記載のキャッシュメモリシステム。
  3. 　前記インデックスとされるべき前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列の値を、前記主記憶装置に格納された前記データの属性に応じて、予め定められる
    　ことを特徴とする請求項２記載のキャッシュメモリシステム。
  4. 　前記インデックス・タグ生成部は、前記タグである上位の連続ビット列として、前記主記憶アドレスにおける最上位ビットを含む連続するビット列を用い、前記タグである下位の連続ビット列として、前記主記憶アドレスにおけるオフセットを除く最下位ビットを含む連続するビット列を用いることにより、前記タグを生成する
    　ことを特徴とする請求項１記載のキャッシュメモリシステム。
  5. 　前記インデックス・タグ生成部は、前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列と、前記タグである下位の連続ビット列よりも下位の連続するビット列とを用いることにより、前記インデックスを生成する
    　ことを特徴とする請求項１記載のキャッシュメモリシステム。
  6. 　前記インデックス・タグ生成部は、前記タグである上位の連続ビット列として、前記主記憶アドレスにおける最上位ビットを含む連続するビット列を用いることにより、前記タグを生成し、前記主記憶アドレスにおけるオフセットを除く最下位ビットを含む連続するビット列を用いることにより、前記インデックスを生成する
    　ことを特徴とする請求項１記載のキャッシュメモリシステム。
  7. 　前記インデックス・タグ生成部は、前記インデックスの少なくとも一部を含む前記タグを生成する
    　ことを特徴とする請求項１記載のキャッシュメモリシステム。
  8. 　主記憶アドレスに対応してデータを格納する主記憶装置と、
    　前記主記憶アドレスに基づいて、前記主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、前記主記憶アドレスにおける連続ビット列の中の、少なくとも前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成するインデックス・タグ生成部と、
    　前記インデックスをキャッシュアドレスとして用いて、前記タグ及び前記データを格納するキャッシュメモリと、
    　前記主記憶アドレスを指示して、前記キャッシュメモリに格納されたデータを参照する制御部と、
    　前記制御部から指示された前記主記憶アドレスに基づいて、前記主記憶アドレスの一部である前記インデックスを用いて、前記キャッシュメモリに格納されたデータにアクセスするアクセス部とを備える
    　ことを特徴とするコンピュータシステム。
  9. 　前記制御部は、前記インデックスとされるべき前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列の値を、前記主記憶装置に格納された前記データの属性に応じて、予め定め、
    　前記インデックス・タグ生成部は、前記主記憶装置に格納された前記データの属性に応じて、前記インデックスを生成する
    　ことを特徴とする請求項８記載のコンピュータシステム。
  10. 　主記憶装置の主記憶アドレスに対応して格納されたデータを、キャッシュアドレスに対応して格納するキャッシュメモリシステムのアクセス方法であって、
    　前記主記憶アドレスに基づいて、前記主記憶アドレスにおける上位の連続ビット列と下位の連続ビット列とを含むタグと、前記主記憶アドレスにおける連続ビット列の中の、少なくとも前記タグである上位の連続ビット列と下位の連続ビット列との間に挟まれた連続ビット列であるインデックスとを、生成し、
    　前記インデックスを前記キャッシュアドレスとして用いて、前記タグ及び前記データを前記キャッシュメモリに格納し、
    　前記インデックスを用いて、前記キャッシュメモリに格納されたデータにアクセスする
    　ことを特徴とするキャッシュメモリアクセス方法。
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