KR101999590B1

KR101999590B1 - 패턴 인식 프로세싱 시스템에서의 전력 관리를 위한 방법들 및 시스템들

Info

Publication number: KR101999590B1
Application number: KR1020157007411A
Authority: KR
Inventors: 하롤드 비 노예스
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2012-08-31
Filing date: 2013-08-16
Publication date: 2019-07-15
Also published as: JP6122121B2; EP2891054A4; KR20150052108A; US20170124453A1; CN104603741A; TW201423586A; US11928590B2; US20140067736A1; WO2014035698A1; JP2015531934A; CN104603741B; US10909452B2; US9501131B2; EP2891054A1; TWI602120B; US20210158163A1; EP2891054B1

Abstract

디바이스는 상태 기계(14)를 포함한다. 상태 기계(14)는 복수의 블록들(32)을 포함하고, 여기서 각각의 블록들(32)은 복수의 로우들(38)을 포함한다. 각각의 이들 로우들(38)은 복수의 프로그램가능한 요소들(34, 36)을 포함한다. 또한, 각각의 프로그램가능한 요소들(34, 36)은 데이터 스트림의 적어도 일부를 분석하며 분석의 결과를 선택적으로 출력하도록 구성된다. 또한, 각각의 복수의 블록들(32)은 블록(32)에 동적으로 전력-인가하도록 구성되는 대응하는 블록 활성화 로직(248)을 가진다.

Description

패턴 인식 프로세싱 시스템에서의 전력 관리를 위한 방법들 및 시스템들{METHODS AND SYSTEMS FOR POWER MANAGEMENT IN A PATTERN RECOGNITION PROCESSING SYSTEM}

본 발명의 실시예들은 일반적으로 전자 디바이스들에 관한 것이며, 보다 구체적으로, 특정한 실시예들에서, 데이터 분석을 위한 병렬 디바이스들을 가지는 전자 디바이스들에 관한 것이다.

복합 패턴 인식은 종래의 폰 노이만(von Neumann) 기반 컴퓨터 상에서 수행하기에 비효율적일 수 있다. 그러나, 특정한 인체의 뇌에서, 생물학적인 뇌는 패턴 인식을 수행하는 것에 능숙하다. 현재의 연구는 인체의 뇌가 신피질(neocortex)에서의 일련의 계층적으로 조직화된 뉴런 층들을 사용하여 패턴 인식을 수행한다는 것을 제시한다. 계층의 하부 층들에서의 뉴런들은 예를 들어, 감각 기관들로부터의 "원 신호들(raw signals)"을 분석하는 한편, 상부 층들에서의 뉴런들은 하위 레벨들에서의 뉴런들로부터의 신호 출력들을 분석한다. 신피질에서의 이 계층적 시스템은, 가능한 뇌의 다른 영역들과 결합하여, 사람들이 공간 추론, 의식적 사고, 및 복합 언어와 같은 높은 레벨의 기능들을 수행하게 하는 복합 패턴 인식을 달성한다.

컴퓨팅 분야에서, 패턴 인식 태스크들은 점점 더 까다롭다. 훨씬 더 큰 볼륨들의 데이터가 컴퓨터들 사이에서 전송되며, 사용자들이 식별하고 싶어하는 패턴들의 수는 증가하고 있다. 예를 들어, 스팸(spam) 및 멀웨어(malware)는 보통 데이터 스트림, 예컨대, 코드의 특정한 구절들 또는 조각들에서 패턴들을 탐색함으로써 검출된다. 새로운 패턴들이 새로운 변형들을 탐색하도록 구현될 수 있으므로, 패턴들의 수는 다양한 스팸 및 멀웨어와 함께 증가한다. 각각의 이들 패턴들에 대한 데이터 스트림을 탐색하는 것은 컴퓨팅 병목현상을 형성할 수 있다. 보통, 데이터 스트림이 수신됨에 따라, 그것은 차례로, 각각의 패턴에 대해 탐색된다. 시스템이 데이터 스트림의 다음 부분을 탐색하도록 준비되기 전에 지연은 패턴들의 수와 함께 증가한다. 그리하여, 패턴 인식은 데이터의 수신을 느리게 할 수 있다.

하드웨어는 패턴들에 대한 데이터 스트림을 탐색하도록 설계되어 왔으나, 이 하드웨어는 보통 주어진 시간에 충분한 데이터량을 처리할 수 없다. 데이터 스트림을 탐색하도록 구성되는 몇몇 디바이스들은 복수의 회로들 사이에 데이터 스트림을 분산함으로써 그렇게 한다. 회로들은 데이터 스트림이 패턴의 일부에 매칭하는지를 각각 결정한다. 보통, 다수의 회로들은 일반적으로 동시에 데이터 스트림을 각각 탐색하면서, 병렬적으로 동작한다. 그러나, 생물학적인 뇌의 패턴 인식과 더욱 필적할 만한 방식으로 패턴 인식을 수행하는 것을 효과적으로 가능하게 하는 시스템이 없었다. 이러한 시스템의 개발이 요구된다.

도 1은 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 가지는 시스템의 예를 예시한다.
도 2는 본 발명의 다양한 실시예들에 따라, 도 1의 상태 기계 엔진의 FSM 격자의 예를 예시한다.
도 3은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 블록의 예를 예시한다.
도 4는 본 발명의 다양한 실시예들에 따라, 도 3의 블록의 로우(row)의 예를 예시한다.
도 5는 본 발명의 다양한 실시예들에 따라, 도 4의 로우의 2의 그룹의 예를 예시한다.
도 6은 본 발명의 다양한 실시예들에 따라, 유한 상태 기계 그래프의 예를 예시한다.
도 7은 본 발명의 다양한 실시예들에 따라, FSM 격자들을 이용하여 구현되는 2-레벨 계층의 예를 예시한다.
도 8은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 프로그래밍을 위해 소스 코드를 이진 파일로 변환하기 위한 컴파일러에 대한 방법의 예를 예시한다.
도 9는 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 예시한다.
도 10은 본 발명의 다양한 실시예들에 따라, 도 3의 블록의 로우의 제2 예를 예시한다.
도 11은 본 발명의 다양한 실시예들에 따라, 도 10의 블록 내 스위치를 예시한다.
도 12는 본 발명의 다양한 실시예들에 따라, 도 2의 블록에 대한 블록 활성 로직을 예시한다.
도 13은 본 발명의 다양한 실시예들에 따라, 도 12의 블록 활성 로직의 동작을 예시하는 상태도이다.

이제 도면들을 참조하면, 도 1은 일반적으로 참조 번호(10)에 의해 지정되는, 프로세서-기반 시스템의 실시예를 예시한다. 시스템(10)(예컨대, 데이터 분석 시스템)은 데스크탑 컴퓨터(desktop computer), 랩탑 컴퓨터(laptop computer), 페이저(pager), 셀룰러 전화기, 개인용 정리 수첩(personal organizer), 휴대용 오디오 플레이어, 제어 회로, 카메라 등과 같은 다양한 유형들 중 임의의 것일 수 있다. 또한, 시스템(10)은 라우터(router), 서버(server), 또는 클라이언트(client)(예컨대, 이전에-설명된 유형들의 컴퓨터들 중 하나)와 같은, 네트워크 노드(network node)일 수 있다. 시스템(10)은 복사기, 스캐너, 프린터, 게임 콘솔(game console), 텔레비전, 셋-탑 비디오 분배 또는 기록 시스템, 케이블 박스(cable box), 개인용 디지털 미디어 플레이어, 공장 자동화 시스템, 자동차 컴퓨터 시스템, 또는 의료 디바이스와 같은, 몇몇 다른 종류의 전자 디바이스일 수 있다. (본 명세서에 사용되는 많은 다른 용어들과 같이, 이들 다양한 예들의 시스템들을 설명하기 위해 사용되는 용어들은 몇몇 지시 대상들을 공유할 수 있으며, 이와 같이, 열거된 다른 아이템들로 인해 좁게 해석되지 않아야 한다.)

시스템(10)과 같은 전형적인 프로세서-기반 디바이스에서, 마이크로프로세서와 같은 프로세서(12)는 시스템(10)에서의 시스템 기능들 및 요청들의 프로세싱을 제어한다. 또한, 프로세서(12)는 시스템 제어를 공유하는 복수의 프로세서들을 포함할 수 있다. 프로세서(12)는 시스템(10)에서의 각각의 요소들에 직접 또는 간접적으로 결합될 수 있으며, 따라서 프로세서(12)는 시스템(10) 내에 또는 시스템(10)의 외부에 저장될 수 있는 지시들을 실행함으로써 시스템(10)을 제어한다.

본 명세서에 설명되는 실시예들에 따르면, 시스템(10)은 프로세서(12)의 제어 하에서 동작할 수 있는, 상태 기계 엔진(14)을 포함한다. 상태 기계 엔진(14)은 임의의 오토마톤 이론(automaton theory)을 이용할 수 있다. 예를 들어, 상태 기계 엔진(14)은 밀리 아키텍처들(Mealy architectures), 무어 아키텍처들(Moore architectures), 유한 상태 기계들(FSMs; Finite State Machines), 결정적 FSM들(DFSMs; Deterministic FSMs), 비트-병렬 상태 기계들(BPSMs; Bit-Parallel State Machines) 등을 포함하나, 이에 제한되지 않는 다수의 상태 기계 아키텍처들 중 하나를 이용할 수 있다. 다양한 아키텍처들이 사용될 수 있지만, 논의 목적들을 위해, 애플리케이션은 FSM들을 나타낸다. 그러나, 해당 기술분야의 통상의 기술자들은 설명되는 기술들이 다양한 상태 기계 아키텍처들 중 임의의 하나를 사용하여 이용될 수 있다는 것을 이해할 것이다.

이하에 추가로 논의되는 바와 같이, 상태 기계 엔진(14)은 다수의(예컨대, 하나 이상의) 유한 상태 기계(FSM) 격자들(예컨대, 칩의 코어)을 포함할 수 있다. 이 출원의 목적들을 위해 용어 "격자(lattice)"는 요소들(예컨대, 부울 셀들(Boolean cells), 카운터 셀들(counter cells), 상태 기계 요소들, 상태 천이 요소들)의 조직화된 프레임워크(예컨대, 라우팅 매트릭스(routing matrix), 라우팅 네트워크, 프레임)를 나타낸다. 또한, "격자"는 임의의 적합한 형태, 구조, 또는 계층적 조직(예컨대, 그리드(grid), 큐브(cube), 구형(spherical), 연쇄형(cascading))을 가질 수 있다. 각각의 FSM 격자는 각각이 동일한 데이터를 병렬적으로 수신 및 분석하는 다수의 FSM들을 구현할 수 있다. 또한, FSM 격자들은 그룹들(예컨대, 클러스터들(clusters))로 배열될 수 있으며, 따라서 FSM 격자들의 클러스터들은 동일한 입력 데이터를 병렬적으로 분석할 수 있다. 또한, 상태 기계 엔진(14)의 FSM 격자들의 클러스터들은 계층적 구조의 하위 레벨 상의 상태 기계 격자들로부터의 출력들이 상위 레벨 상의 상태 기계 격자들로의 입력들로서 사용될 수 있는 계층적 구조로 배열될 수 있다. 계층적 구조를 통해 연속하여 상태 기계 엔진(14)의 병렬 FSM 격자들의 클러스터들을 연쇄시킴으로써, 점점 더 복잡한 패턴들이 분석(예컨대, 평가, 탐색 등)될 수 있다.

또한, 상태 기계 엔진(14)의 계층적 병렬 구성에 기초하여, 상태 기계 엔진(14)은 높은 프로세싱 속도들을 이용하는 시스템들에서의 복합 데이터 분석(예컨대, 패턴 인식 또는 다른 프로세싱)하는데 이용될 수 있다. 예를 들어, 본 명세서에서 설명되는 실시예들은 1GByte/sec의 프로세싱 속도들을 갖고 시스템들에 통합될 수 있다. 따라서, 상태 기계 엔진(14)을 이용하여, 고속 메모리 디바이스들 또는 다른 외부 디바이스들로부터의 데이터가 빠르게 분석될 수 있다. 상태 기계 엔진(14)은 거의 동시에, 예컨대, 하나의 디바이스 사이클 동안, 여러 기준들(예컨대, 탐색 조건들)에 따라 데이터 스트림을 분석할 수 있다. 상태 기계 엔진(14)의 레벨 상의 FSM들의 클러스터 내 각각의 FSM 격자들은 거의 동시에 데이터 스트림으로부터 동일한 탐색 조건을 각각 수신할 수 있으며, 각각의 병렬 FSM 격자들은 조건이 상태 기계 엔진(14)을 프로세싱 기준들에서 다음 상태로 진행시키는지 여부를 결정할 수 있다. 상태 기계 엔진(14)은 비교적 많은 수, 예컨대, 100 이상, 110 이상, 또는 10,000 이상의 기준들에 따라 조건들을 분석할 수 있다. 그것들이 병렬적으로 동작하기 때문에, 그것들은 데이터 스트림의 속도를 줄이지 않고, 비교적 높은 대역폭을 가지는 데이터 스트림, 예컨대 1GByte/sec보다 크거나 또는 일반적으로 동일한 데이터 스트림에 기준들을 적용할 수 있다.

일 실시예에서, 상태 기계 엔진(14)은 데이터 스트림에서 다수의 패턴들을 인식(예컨대, 검출)하도록 구성될 수 있다. 예를 들어, 상태 기계 엔진(14)은 사용자 또는 다른 개체가 분석하고 싶어할 수 있는 다양한 유형들의 데이터 스트림들 중 하나 이상에서 패턴을 검출하기 위해 이용될 수 있다. 예를 들어, 상태 기계 엔진(14)은 인터넷을 통해 수신되는 패킷들 또는 셀룰러 네트워크를 통해 수신되는 음성 또는 데이터와 같이, 네트워크를 통해 수신되는 데이터의 스트림을 분석하도록 구성될 수 있다. 일 예에서, 상태 기계 엔진(14)은 스팸 또는 멀웨어에 대한 데이터 스트림을 분석하도록 구성될 수 있다. 데이트 스트림은 연속 데이터 스트림으로서 수신될 수 있으며, 여기서 데이터는 일시적으로, 사전적으로, 또는 의미론적으로 중요한 순서로와 같이, 의미를 갖는 순서로 수신된다. 대안적으로, 데이터 스트림은 병렬적으로 또는 순서 외로 수신될 수 있으며, 그 후 예컨대, 인터넷을 통해 수신되는 패킷들을 재순서화함으로써, 직렬 데이터 스트림으로 변환될 수 있다. 몇몇 실시예들에서, 데이터 스트림은 연속적으로 조건들을 제시할 수 있지만, 각각의 조건들을 표현하는 비트들은 병렬적으로 수신될 수 있다. 데이트 스트림은 시스템(10)의 외부에 있는 소스로부터 수신될 수 있거나, 또는 메모리(16)와 같은 메모리 디바이스에 질의하여, 메모리(16)에 저장된 데이터로부터 데이트 스트림을 형성함으로써 형성될 수 있다. 다른 예들에서, 상태 기계 엔진(14)은 특정한 단어의 철자를 형성하는 문자들의 시퀀스, 유전자를 특정하는 유전 염기 쌍들의 시퀀스, 이미지의 일부를 형성하는 화상 또는 비디오 파일에서의 비트들의 시퀀스, 프로그램의 부분을 형성하는 실행 가능한 파일에서의 비트들의 시퀀스, 또는 노래 또는 구어 구절의 부분을 형성하는 오디오 파일에서의 비트들의 시퀀스를 인식하도록 구성될 수 있다. 분석될 데이터의 스트림은 이진 포맷 또는 다른 포맷들, 예컨대, 수모형(base ten), ASCII 등으로 데이터의 다수의 비트들을 포함할 수 있다. 스트림은 하나의 숫자 또는 다수의 숫자들, 예컨대 여러 이진 숫자들을 이용하여 데이터를 인코딩할 수 있다.

이해될 바와 같이, 시스템(10)은 메모리(16)를 포함할 수 있다. 메모리(16)는 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory), 정적 랜덤 액세스 메모리(SRAM; Static Random Access Memory), 동기식 DRAM(SDRAM; Synchronous DRAM), 이중 데이터 레이트 DRAM(DDRM SDRAM), DDR2 SDRAM, DDR3 SDRAM 등과 같은, 휘발성 메모리를 포함할 수 있다. 또한, 메모리(16)는 판독-전용 메모리(ROM; read-only memory) , PC-RAM, 실리콘-산화물-질화물-산화물-실리콘(SONOS; silicon-oxide-nitride-oxide-silicon) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS; metal-oxide-nitride-oxide-silicon) 메모리, 폴리실리콘 플로팅 게이트(polysilicon floating gate) 기반 메모리, 및/또는 휘발성 메모리와 함께 사용될 다양한 아키텍처들의 다른 유형들의 플래시 메모리(예컨대, NAND 메모리, NOR 메모리 등)와 같은, 비-휘발성 메모리를 포함할 수 있다. 메모리(16)는 상태 기계 엔진(14)에 의해 분석될 데이터를 제공할 수 있는, DRAM 디바이스들과 같은, 하나 이상의 메모리 디바이스들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "제공하다"는 일반적으로 지시하다, 입력하다, 삽입하다, 발행하다, 라우팅하다, 송신하다, 전달하다, 전송하다, 생성하다, 부여하다, 출력하다, 배치하다, 기록하다 등을 나타낸다. 이러한 디바이스들은 고체 상태 드라이브들(SSD's; solid state drives), 멀티미디어미디어카드들(MMC's; MultimediaMediaCards), 보안 디지털(SD; SecureDigital) 카드들, 컴팩트 플래시(CF; CompactFlash) 카드들, 또는 임의의 다른 적합한 디바이스로 지칭되거나 이들을 포함할 수 있다. 또한, 이러한 디바이스들은 범용 직렬 버스(USB; Universal Serial Bus), 주변 구성요소 상호연결(PCI; Peripheral Component Interconnect), PCI 익스프레스(PCI-E; PCI Express), 소형 컴퓨터 시스템 인터페이스(SCSI; Small Computer System Interface), IEEE 1394(파이어와이어), 또는 임의의 다른 적합한 인터페이스와 같은, 임의의 적합한 인터페이스를 통해 시스템(10)에 결합할 수 있다는 것이 이해되어야 한다. 플래시 메모리 디바이스들과 같은, 메모리(16)의 동작을 용이하게 하기 위해, 시스템(10)은 메모리 제어기(미도시)를 포함할 수 있다. 이해될 바와 같이, 메모리 제어기는 독립적인 디바이스일 수 있거나 또는 그것은 프로세서(12)와 함께 내장될 수 있다. 부가적으로, 시스템(10)은 자기 저장 디바이스와 같은, 외부 저장장치(18)를 포함할 수 있다. 또한, 외부 저장장치는 상태 기계 엔진(14)에 입력 데이터를 제공할 수 있다.

시스템(10)은 다수의 부가적인 요소들을 포함할 수 있다. 예를 들어, 컴파일러(compiler)(20)는 도 8에 관하여 보다 상세히 설명되는 바와 같이, 상태 기계 엔진(14)을 구성(예컨대, 프로그램)하는데 사용될 수 있다. 또한, 입력 디바이스(22)는 사용자가 시스템(10)에 데이터를 입력하게 하기 위해 프로세서(12)에 결합될 수 있다. 예를 들어, 입력 디바이스(22)는 상태 기계 엔진(14)에 의한 이후의 분석을 위해 메모리(16)에 데이터를 입력하는데 사용될 수 있다. 입력 디바이스(22)는 예를 들어, 버튼들, 스위칭 요소들, 키보드, 광 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있다. 또한, 디스플레이와 같은 출력 디바이스(24)는 프로세서(12)에 결합될 수 있다. 디스플레이(24)는 예를 들어, LCD, CRT, LED들, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, 시스템은 인터넷과 같은, 네트워크와 인터페이싱하기 위한, 네트워크 인터페이스 카드(NIC; Network Interface Card)와 같은, 네트워크 인터페이스 디바이스(26)를 포함할 수 있다. 이해될 바와 같이, 시스템(10)은 시스템(10)의 애플리케이션에 따라, 많은 그 밖의 다른 구성요소들을 포함할 수 있다.

도 2 내지 도 5는 FSM 격자(30)의 예를 예시한다. 예에서, FSM 격자(30)는 블록들(32)의 어레이를 포함한다. 이해될 바와 같이, 각각의 블록(32)은 FSM에서의 복수의 상태들에 대응하는 복수의 선택적으로 결합-가능한 하드웨어 요소들(예컨대, 구성가능한 요소들 및/또는 특수 목적 요소들)을 포함할 수 있다. FSM에서의 상태와 유사하게, 하드웨어 요소는 입력 스트림을 분석하며 입력 스트림에 기초하여, 다운스트림 하드웨어 요소를 활성화할 수 있다.

구성가능한 요소들은 많은 상이한 기능들을 구현하도록 구성(예컨대, 프로그램)될 수 있다. 예를 들어, 구성가능한 요소들은 로우들(rows)(38)(도 3 및 도 4에 도시됨) 및 블록들(32)(도 2 및 도 3에 도시됨)로 계층적으로 조직화되는 상태 기계 요소들(SMEs; state machine elements)(34, 36)(도 5에 도시됨)을 포함할 수 있다. 또한, SME들은 상태 천이 요소들(STEs; state transition elements)로 간주될 수 있다. 계층적으로 조직화된 SME들(34, 36) 사이에서 신호들을 라우팅하기 위해, 블록-간 스위칭 요소들(40)(도 2 및 도 3에 도시됨), 블록-내 스위칭 요소들(42)(도 3 및 도 4에 도시됨), 및 로우-내 스위칭 요소들(44)(도 4에 도시됨)을 포함하여, 구성가능한 스위칭 요소들의 계층이 사용될 수 있다.

이하에 설명되는 바와 같이, 스위칭 요소들은 라우팅 구조들 및 버퍼들을 포함할 수 있다. SME(34, 36)는 FSM 격자(30)에 의해 구현되는 FSM의 상태에 대응할 수 있다. SME들(34, 36)은 이하에 설명되는 바와 같이 구성가능한 스위칭 요소들을 사용함으로써 함께 결합될 수 있다. 따라서, FSM은 상태들의 기능들에 대응할 SME들(34, 36)을 구성함으로써 및 FSM에서의 상태들 사이의 천이들에 대응할 SME들(34, 36)을 함께 선택적으로 결합함으로써 FSM 격자(30) 상에 구현될 수 있다.

도 2는 FSM 격자(30)의 예의 전체 뷰를 예시한다. FSM 격자(30)는 구성가능한 블록-간 스위칭 요소들(40)과 함께 선택적으로 결합될 수 있는 복수의 블록들(32)을 포함한다. 블록-간 스위칭 요소들(40)은 컨덕터들(46)(예컨대, 와이어들(wires), 트레이스들(traces) 등) 및 버퍼들(48 및 50)을 포함할 수 있다. 예에서, 버퍼들(48 및 50)은 블록-간 스위칭 요소들(40)로/로부터 신호들의 연결 및 타이밍을 제어하기 위해 포함된다. 이하에 추가로 설명되는 바와 같이, 버퍼들(48)은 블록들(32) 사이에서 송신되는 데이터를 버퍼링하기 위해 제공될 수 있는 한편, 버퍼들(50)은 블록-간 스위칭 요소들(40) 사이에서 송신되는 데이터를 버퍼링하기 위해 제공될 수 있다. 부가적으로, 블록들(32)은 신호들(예컨대, 데이터)을 수신하고 데이터를 블록들(32)에 제공하기 위해 입력 블록(52)(예컨대, 데이터 입력 포트)에 선택적으로 결합될 수 있다. 또한, 블록들(32)은 신호들을 블록들(32)로부터 외부 디바이스(예컨대, 다른 FSM 격자(30))로 제공하기 위해 출력 블록(54)(예컨대, 출력 포트)에 선택적으로 결합될 수 있다. 또한, FSM 격자(30)는 FSM 격자(30)를 구성(예컨대, 이미지를 통해, 프로그램)하기 위한 프로그래밍 인터페이스(56)를 포함할 수 있다. 이미지는 SME들(34, 36)의 상태를 구성(예컨대, 설정)할 수 있다. 예를 들어, 이미지는 입력 블록(52)에서 주어진 입력에 특정한 방식으로 반응하도록 SME들(34, 36)을 구성할 수 있다. 예를 들어, SME(34, 36)는 문자 'a'가 입력 블록(52)에서 수신될 때 하이(high) 신호를 출력하도록 설정될 수 있다.

예에서, 입력 블록(52), 출력 블록(54), 및/또는 프로그래밍 인터페이스(56)는 레지스터들로의 기록 또는 레지스터들로부터의 판독이 각각의 요소들로 또는 각각의 요소들로부터 데이터를 제공하도록, 레지스터들로서 구현될 수 있다. 따라서, 프로그래밍 인터페이스(56)에 대응하는 레지스터들에 저장된 이미지로부터의 비트들은 SME들(34, 36) 상에 로딩될 수 있다. 도 2는 블록(32), 입력 블록(52), 출력 블록(54), 및 블록-간 스위칭 요소(40) 사이에 특정한 다수의 컨덕터들(예컨대, 와이어, 트레이스)을 예시하지만, 다른 예들에서, 보다 적거나 또는 보다 많은 컨덕터들이 사용될 수 있다는 것이 이해되어야 한다.

도 3은 블록(32)의 예를 예시한다. 블록(32)은 구성가능한 블록-내 스위칭 요소들(42)과 함께 선택적으로 결합될 수 있는 복수의 로우들(38)을 포함할 수 있다. 부가적으로, 로우(38)는 블록-간 스위칭 요소들(40)과 함께 다른 블록(32) 내의 다른 로우(38)에 선택적으로 결합될 수 있다. 로우(38)는 2의 그룹들(GOTs; groups of two)(60)로 본 명세서에서 지칭되는 요소들의 쌍들로 조직화되는 복수의 SME들(34, 36)을 포함한다. 예에서, 블록(32)은 열여섯(16) 개의 로우들(38)을 포함한다.

도 4는 로우(38)의 예를 예시한다. GOT(60)는 구성가능한 로우-내 스위칭 요소들(44)에 의해 로우(38) 내 다른 GOT들(60) 및 임의의 다른 요소들(예컨대, 특수 목적 요소(58))에 선택적으로 결합될 수 있다. 또한, GOT(60)는 블록-내 스위칭 요소(42)를 이용하여 다른 로우들(38)에서의 다른 GOT들(60), 또는 블록-간 스위칭 요소(40)를 이용하여 다른 블록들(32)에서의 다른 GOT들(60)에 결합될 수 있다. 예에서, GOT(60)는 제 1 및 제 2 입력(62, 64) 및 출력(66)을 가진다. 도 5를 참조하여 추가로 예시될 바와 같이, 제 1 입력(62)은 GOT(60)의 제 1 SME(34)에 결합되며, 제 2 입력(64)은 GOT(60)의 제 2 SME(36)에 결합된다.

예에서, 로우(38)는 제 1 및 제 2 복수의 로우 상호연결 컨덕터들(68, 70)을 포함한다. 예에서, GOT(60)의 입력(62, 64)은 하나 이상의 로우 상호연결 컨덕터들(68, 70)에 결합될 수 있으며, 출력(66)은 하나 이상의 로우 상호연결 컨덕터 (68, 70)에 결합될 수 있다. 예에서, 제 1 복수의 로우 상호연결 컨덕터들(68)은 로우(38) 내 각각의 GOT(60)의 각각의 SME(34, 36)에 결합될 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70)은 로우(38) 내 각각의 GOT(60)의 단지 하나의 SME(34, 36)에 결합될 수 있지만, GOT(60)의 다른 SME(34, 36)에 결합될 수 없다. 예에서, 도 5에 관하여 보다 양호하게 예시될 바와 같이, 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 1 절반은 로우(38) 내 SME들(34, 36) 중 제 1 절반(각각의 GOT(60)로부터의 하나의 SME(34))에 결합할 수 있으며, 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 2 절반은 로우(38) 내 SME들(34, 36)의 제 2 절반(각각의 GOT(60)로부터의 다른 SME(34, 36))에 결합할 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70) 및 SME들(34, 36) 사이의 제한된 연결성은 본 명세서에서 '패리티(parity)'로 지칭된다. 또한, 예에서, 로우(38)는 카운터, 구성가능한 부울 논리 소자, 룩-업 테이블, RAM, 필드 구성가능한 게이트 어레이(FPGA; field configurable gate array), 애플리케이션 특정 집적 회로(ASIC; application specific integrated circuit), 구성가능한 프로세서(예컨대, 마이크로프로세서), 또는 특수 목적 기능을 수행하기 위한 다른 요소와 같은 특수 목적 요소(58)를 포함할 수 있다.

예에서, 특수 목적 요소(58)는 카운터(또한 본 명세서에서 카운터(58)로 지칭되는)를 포함한다. 예에서, 카운터(58)는 12-비트 구성가능한 다운 카운터(down counter)를 포함한다. 12-비트 구성가능한 카운터(58)는 카운팅 입력, 리셋 입력, 및 제로-카운트 출력을 가진다. 카운팅 입력은 어서트(assert)될 때, 1만큼 카운터(58)의 값을 차감시킨다. 리셋 입력은 어서트될 때, 카운터(58)가 연관된 레지스터로부터 초기값을 로딩하게 한다. 12-비트 카운터(58)에 대해, 12-비트 숫자까지가 초기값으로 로딩될 수 있다. 카운터(58)의 값이 제로(0)로 차감될 때, 제로-카운트 출력이 어서트된다. 또한, 카운터(58)는 적어도 두 개의 모드들, 펄스 및 유지를 가진다. 카운터(58)가 펄스 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로에 이를 때 어서트된다. 예를 들어, 제로-카운트 출력은 바로 그 후의 다음 데이터 바이트의 프로세싱 동안 어서트되는데, 이는 입력 문자 사이클에 관하여 제시간에 오프셋(offset)되는 카운터(58)를 유발한다. 다음 문자 사이클 후, 제로-카운트 출력이 더 이상 어서트되지 않는다. 이 방식으로, 예를 들어, 펄스 모드에서, 제로-카운트 출력이 하나의 입력 문자 프로세싱 사이클에 대해 어서트된다. 카운터(58)가 유지 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로로 차감할 때 클록 사이클 동안 어서트되며, 카운터(58)가 어서트되는 리셋 입력에 의해 리셋될 때까지 어서트된 채로 있는다.

다른 예에서, 특수 목적 요소(58)는 부울 논리를 포함한다. 예를 들어, 부울 논리는 AND, OR, NAND, NOR, 곱의 합(SoP; Sum of Products), 부정-출력 곱의 합(NSoP; Negated-Output Sum of Products), 부정-출력 합의 곱(NPoS; Negated-Output Product of Sume), 및 합의 곱(PoS; Product of Sums) 함수들과 같은, 논리 함수들을 수행하는데 사용될 수 있다. 이 부울 논리는 FSM 격자(30)에서 종단 상태 SME들(본 명세서에서 이후에 논의되는 바와 같이, FSM의 종단 노드들에 대응하는)로부터 정보를 추출하는데 사용될 수 있다. 추출되는 데이터는 상태 데이터를 다른 FSM 격자들(30)에 제공하는데 및/또는 FSM 격자(30)를 재구성, 또는 다른 FSM 격자(30)를 재구성하는데 사용되는 구성 데이터를 제공하는데 사용될 수 있다.

도 5는 GOT(60)의 예를 예시한다. GOT(60)는 입력들(62, 64)을 가지며 OR 게이트(76) 및 3-대-1 다중화기(78)에 결합되는 그것들의 출력들(72, 74)을 갖는 제 1 SME(34) 및 제 2 SME(36)를 포함한다. 3-대-1 다중화기(78)는 GOT(60)의 출력(66)을 제 1 SME(34), 제 2 SME(36), 또는 OR 게이트(76) 중 하나에 결합하도록 설정될 수 있다. OR 게이트(76)는 GOT(60)의 공통 출력(66)을 형성하기 위해 양 출력들(72, 74) 모두를 함께 결합하는데 사용될 수 있다. 예에서, 제 1 및 제 2 SME(34, 36)는 상기 논의된 바와 같이 패리티를 보이며, 여기서 제 1 SME(34)의 입력(62)은 몇몇 로우 상호연결 컨덕터들(68)에 결합될 수 있으며 제 2 SME(36)의 입력(64)은 다른 로우 상호연결 컨덕터들(70)에 결합될 수 있다, 패리티 문제점들을 극복할 수 있는 공통 출력(66)이 생성될 수 있다. 예에서, GOT(60) 내 두 개의 SME들(34, 36)은 스위칭 요소들(79) 중 하나 또는 양자 모두를 설정함으로써 연쇄되고 및/또는 그것들 자체로 루프 백(loop back)될 수 있다. SME들(34, 36)은 다른 SME(34, 36)의 입력(62, 64)에 SME들(34, 36)의 출력(72, 74)을 결합함으로써 연쇄될 수 있다. SME들(34, 36)은 그것들 자체의 입력(62, 64)에 출력(72, 74)을 결합함으로써 그것들 자체로 루프 백될 수 있다. 따라서, 제 1 SME(34)의 출력(72)은 제 1 SME(34)의 입력(62) 및 제 2 SME(36)의 입력(64) 중 어떤 것에도 결합되지 않거나, 그 중 하나 또는 양자 모두에 결합될 수 있다. 부가적으로, 각각의 입력들(62, 64)이 복수의 로우 라우팅 라인들에 결합될 수 있으므로, OR 게이트는 출력들(72, 74)뿐만 아니라, 입력들(62, 64)을 따르는 이들 로우 라우팅 라인들로부터의 입력들 중 임의의 것을 선택하는데 이용될 수 있다.

예에서, 상태 기계 요소(34, 36)는 검출 라인(82)에 병렬로 결합되는, 보통 동적 랜덤 액세스 메모리(DRAM)에서 사용되는 것들과 같은, 복수의 메모리 셀들(80)을 포함한다. 하나의 이러한 메모리 셀(80)은 하이(high) 또는 로우(low) 값(예컨대, 1 또는 0) 중 하나에 대응하는 것과 같은, 데이터 상태로 설정될 수 있는 메모리 셀을 포함한다. 메모리 셀(80)의 출력은 검출 라인(82)에 결합되며, 메모리 셀(80)로의 입력은 데이터 스트림 라인(84) 상의 데이터에 기초하여 신호들을 수신한다. 예에서, 입력 블록(52)에서의 입력은 메모리 셀들(80) 중 하나 이상을 선택하기 위해 디코딩된다. 선택된 메모리 셀(80)은 검출 라인(82)으로의 출력으로서 그것의 저장된 데이터 상태를 제공한다. 예를 들어, 입력 블록(52)에 수신되는 데이터는 디코더(미도시)에 제공될 수 있으며, 디코더는 데이터 스트림 라인들(84) 중 하나 이상을 선택할 수 있다. 예에서, 디코더는 256개의 데이터 스트림 라인들(84) 중 대응하는 1로 8-비트 ASCII 문자를 변환할 수 있다.

그러므로, 메모리 셀(80)은 메모리 셀(80)이 하이 값으로 설정될 때 검출 라인(82)에 하이 신호를 출력하며 데이터 스트림 라인(84) 상의 데이터는 메모리 셀(80)을 선택한다. 데이터 스트림 라인(84) 상의 데이터가 메모리 셀(80)을 선택하며 메모리 셀(80)이 로우 값으로 설정될 때, 메모리 셀(80)은 로우 신호를 검출 라인(82)에 출력한다. 검출 라인(82) 상의 메모리 셀들(80)로부터의 출력들은 검출 셀(86)에 의해 감지된다.

예에서, 입력 라인(62, 64) 상의 신호는 각각의 검출 셀(86)을 활성 또는 비활성 상태 중 어느 하나로 설정한다. 비활성 상태로 설정될 때, 검출 셀(86)은 각각의 검출 라인(82) 상의 신호에 관계없이 각각의 출력(72, 74) 상에 로우 신호를 출력한다. 활성 상태로 설정될 때, 검출 셀(86)은 하이 신호가 각각의 SME(34,36)의 메모리 셀들(82) 중 하나로부터 검출될 때 각각의 출력 라인(72, 74) 상에 하이 신호를 출력한다. 활성 상태에 있을 때, 검출 셀(86)은 각각의 SME(34, 36)의 모든 메모리 셀들(82)로부터의 신호들이 로우일 때 각각의 출력 라인(72, 74) 상에 로우 신호를 출력한다.

예에서, SME(34, 36)는 256개의 메모리 셀들(80)을 포함하며, 각각의 메모리 셀(80)은 상이한 데이터 스트림 라인(84)에 결합된다. 이렇게 하여, SME(34, 36)는 데이터 스트림 라인들(84) 중 선택된 하나 이상이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 프로그램될 수 있다. 예를 들어, SME(34)는 하이로 설정되는 제 1 메모리 셀(80)(예컨대, 비트 0) 및 로우로 설정되는 모든 그 밖의 다른 메모리 셀들(80)(예컨대, 비트들 1 내지 255)을 가질 수 있다. 각각의 검출 셀(86)이 활성 상태에 있을 때, SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 출력(72) 상에 하이 신호를 출력한다. 다른 예들에서, SME(34)는 다수의 데이터 스트림 라인들(84) 중 하나가 적절한 메모리 셀들(80)을 하이 값으로 설정함으로써 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다.

예에서, 메모리 셀(80)은 연관된 레지스터로부터 비트들을 판독함으로써 하이 또는 로우 값으로 설정될 수 있다. 따라서, SME들(34)은 컴파일러(20)에 의해 생성되는 이미지를 레지스터들에 저장하며 레지스터들에서의 비트들을 연관된 메모리 셀들(80)에 로딩함으로써 구성될 수 있다. 예에서, 컴파일러(20)에 의해 생성되는 이미지는 하이 및 로우(예컨대, 1 및 0) 비트들의 이진 이미지를 포함한다. 이미지는 SME들(34, 36)을 연쇄시킴으로써 FSM을 구현하도록 FSM 격자(30)를 구성할 수 있다. 예를 들어, 제 1 SME(34)는 검출 셀(86)을 활성 상태로 설정함으로써 활성 상태로 설정될 수 있다. 제 1 SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 2 SME(36)는 처음에 비활성 상태로 설정될 수 있지만, 활성일 때, 비트 1에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 1 SME(34) 및 제 2 SME(36)는 제 2 SME(36)의 입력(64)에 결합하도록 제 1 SME(34)의 출력(72)을 설정함으로써 연쇄될 수 있다. 따라서, 하이 신호가 비트 0에 대응하는 데이터 스트림 라인(84) 상에서 감지될 때, 제 1 SME(34)는 출력(72) 상에 하이 신호를 출력하며 제 2 SME(36)의 검출 셀(86)을 활성 상태로 설정한다. 하이 신호가 비트 1에 대응하는 데이터 스트림 라인(84) 상에서 감지될 때, 제 2 SME(36)는 다른 SME(36)를 활성화하기 위해 또는 FSM 격자(30)로부터의 출력을 위해 출력(74) 상에 하이 신호를 출력한다.

예에서, 하나의 FSM 격자(30)는 하나의 물리 디바이스 상에 구현되지만, 다른 예들에서 둘 이상의 FSM 격자들(30)이 하나의 물리 디바이스(예컨대, 물리 칩) 상에 구현될 수 있다. 예에서, 각각의 FSM 격자(30)는 별개의 데이터 입력 블록(52), 별개의 출력 블록(54), 별개의 프로그래밍 인터페이스(56), 및 별개의 세트의 구성가능한 요소들을 포함할 수 있다. 게다가, 각각의 세트의 구성가능한 요소들은 그것들의 대응하는 데이터 입력 블록(52)에서의 데이터에 반응(예컨대, 하이 또는 로우 신호를 출력)할 수 있다. 예를 들어, 제 1 FSM 격자(30)에 대응하는 제 1 세트의 구성가능한 요소들은 제 1 FSM 격자(30)에 대응하는 제 1 데이터 입력 블록(52)에서의 데이터에 반응할 수 있다. 제 2 FSM 격자(30)에 대응하는 제 2 세트의 구성가능한 요소들은 제 2 FSM 격자(30)에 대응하는 제 2 데이터 입력 블록(52)에 반응할 수 있다. 따라서, 각각의 FSM 격자(30)는 한 세트의 구성가능한 요소들을 포함하며, 여기서 상이한 세트들의 구성가능한 요소들은 상이한 입력 데이터에 반응할 수 있다. 유사하게, 각각의 FSM 격자(30), 및 각각의 대응하는 세트의 구성가능한 요소들은 별개의 출력을 제공할 수 있다. 몇몇 예들에서, 제 1 FSM 격자(30)로부터의 출력 블록(54)은 제 2 FSM 격자(30)의 입력 블록(52)에 결합될 수 있으며, 따라서 제 2 FSM 격자(30)에 대한 입력 데이터는 일련의 FSM 격자들(30)의 계층적 배열로 제 1 FSM 격자(30)로부터의 출력 데이터를 포함할 수 있다.

예에서, FSM 격자(30)로 로딩하기 위한 이미지는 FSM 격자(30) 내에 구성가능한 요소들, 구성가능한 스위칭 요소들, 및 특수 목적 요소들을 구성하기 위해 복수의 비트들의 데이터를 포함한다. 예에서, 이미지는 특정한 입력들에 기초하여 원하는 출력을 제공하도록 FSM 격자(30)를 구성하기 위해 FSM 격자(30)로 로딩될 수 있다. 출력 블록(54)은 데이터 입력 블록(52)에서의 데이터에 대한 구성가능한 요소들의 반응에 기초하여 FSM 격자(30)로부터의 출력들을 제공할 수 있다. 출력 블록(54)으로부터의 출력은 주어진 패턴의 매칭을 표시하는 하나의 비트, 복수의 패턴들에 대한 매칭들 및 비-매칭들을 표시하는 복수의 비트들을 포함하는 워드, 및 주어진 순간에 모든 또는 특정한 구성가능한 요소들의 상태에 대응하는 상태 벡터를 포함할 수 있다. 설명된 바와 같이, 다수의 FSM 격자들(30)은 패턴-인식(예컨대, 스피치 인식, 이미지 인식 등) 신호 프로세싱, 이미징, 컴퓨터 비전, 암호화 및 기타와 같이, 데이터 분석을 수행하기 위해, 상태 기계 엔진(14)과 같은, 상태 기계 엔진에 포함될 수 있다.

도 6은 FSM 격자(30)에 의해 구현될 수 있는 유한 상태 기계(FSM; finite state machine)의 예시적인 모델을 예시한다. FSM 격자(30)는 FSM의 물리적 구현으로서 구성(예컨대, 프로그램)될 수 있다. FSM은 하나 이상의 루트 노드들(92)을 포함하는, 다이어그램(90)(예컨대, 방향 그래프, 무방향 그래프, 가그래프(pseudograph))으로 표현될 수 있다. 루트 노드들(92) 외에, FSM은 여러 표준 노드들(94) 및 하나 이상의 에지들(98)을 통해 루트 노드들(92) 및 다른 표준 노드들(94)에 연결되는 종단 노드들(96)로 구성될 수 있다. 노드(92, 94, 96)는 FSM에서의 상태에 대응한다. 에지들(98)은 상태들 사이의 천이들에 대응한다.

각각의 노드들(92, 94, 96)은 활성 또는 비활성 상태 중 어느 하나에 있을 수 있다. 비활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응(예컨대, 응답)하지 않는다. 활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응할 수 있다. 업스트림 노드(92, 94)는 입력 데이터가 업스트림 노드(92, 94) 및 다운스트림 노드(94, 96) 사이의 에지(98)에 의해 특정되는 기준들에 매칭할 때 노드로부터 다운스트림인 노드(94, 96)를 활성화함으로써 입력 데이터에 반응할 수 있다. 예를 들어, 문자 'b'를 특정하는 제 1 노드(94)는 제 1 노드(94)가 활성이며 문자 'b'가 입력 데이터로서 수신될 때 에지(98)에 의해 제 1 노드(94)에 연결되는 제 2 노드(94)를 활성화시킬 것이다. 본 명세서에서 사용되는 바와 같이, "업스트림(upstream)"은 하나 이상의 노드들 사이의 관계를 나타내며, 여기서 하나 이상의 다른 노드들의 업스트림(또는 루프 또는 피드백 구성의 경우 그 자체의 업스트림)인 제 1 노드는 제 1 노드가 하나 이상의 그 밖의 다른 노드들을 활성화할 수 있는(또는 루프의 경우 그 자체를 활성화할 수 있는) 상황을 나타낸다. 유사하게, "다운스트림(downstream)"은 하나 이상의 그 밖의 다른 노드들의 다운스트림(또는 루프의 경우 그 자체의 다운스트림)인 제 1 노드가 하나 이상의 그 밖의 다른 노드들에 의해 활성화될 수 있는(또는 루프의 경우 단독으로 활성화될 수 있는) 관계를 나타낸다. 따라서, 용어들 "업스트림" 및 "다운스트림"은 본 명세서에서 하나 이상의 노드들 사이의 관계들을 나타내기 위해 사용되지만, 이들 용어들은 노드들 중에서 루프들 또는 다른 비-선형 경로들의 사용을 배제하지는 않는다.

다이어그램(90)에서, 루트 노드(92)는 처음에 활성화될 수 있으며 입력 데이터가 루트 노드(92)로부터의 에지(98)에 매칭할 때 다운스트림 노드들(94)을 활성화할 수 있다. 노드들(94)은 입력 데이터가 노드(94)로부터의 에지(98)에 매칭할 때 노드들(96)을 활성화할 수 있다. 다이어그램(90) 전체에 걸쳐 노드들(94, 96)은 입력 데이터가 수신되는 바와 같은 이 방식으로 활성화될 수 있다. 종단 노드(96)는 입력 데이터에서의 관심 시퀀스의 매칭에 대응한다. 따라서, 종단 노드(96)의 활성화는 관심 시퀀스가 입력 데이터로서 수신됨을 표시한다. 패턴 인식 기능을 구현하는 FSM 격자(30)의 맥락에서, 종단 노드(96)에 도달하는 것은 관심 특정 패턴이 입력 데이터에서 검출됨을 표시할 수 있다.

예에서, 각각의 루트 노드(92), 표준 노드(94), 및 종단 노드(96)는 FSM 격자(30)에서의 구성가능한 요소에 대응할 수 있다. 각각의 에지(98)는 구성가능한 요소들 사이의 연결들에 대응할 수 있다. 따라서, 다른 표준 노드(94) 또는 종단 노드(96)로 천이하는(예컨대, 다른 표준 노드(94) 또는 종단 노드(96)에 연결하는 에지(98)를 가지는) 표준 노드(94)는 다른 구성가능한 요소로 천이하는(예컨대, 다른 구성가능한 요소에 출력을 제공하는) 구성가능한 요소에 대응한다. 몇몇 예들에서, 루트 노드(92)는 대응하는 구성가능한 요소를 갖지 않는다.

이해될 바와 같이, 노드(92)가 루트 노드로 설명되고 노드들(96)이 종단 노드들로 설명되지만, 반드시 특정한 "시작" 또는 루트 노드가 있는 것은 아니고 반드시 특정한 "말단" 또는 출력 노드가 있는 것은 아니다. 다시 말해, 임의의 노드가 시작점일 수 있고 임의의 노드는 출력을 제공할 수 있다.

또한, FSM 격자(30)가 프로그램될 때, 각각의 구성가능한 요소들은 활성 또는 비활성 상태에 있을 수 있다. 주어진 구성가능한 요소는, 비활성일 때, 대응하는 데이터 입력 블록(52)에서의 입력 데이터에 반응하지 않는다. 활성 구성가능한 요소는 데이터 입력 블록(52)에서의 입력 데이터에 반응할 수 있으며, 입력 데이터가 구성가능한 요소의 설정에 매칭할 때 다운스트림 구성가능한 요소를 활성화할 수 있다. 구성가능한 요소가 종단 노드(96)에 대응할 때, 구성가능한 요소는 외부 디바이스에 매칭의 표시를 제공하기 위해 출력 블록(54)에 결합될 수 있다.

프로그래밍 인터페이스(56)를 통해 FSM 격자(30)로 로딩된 이미지는 구성가능한 요소들 및 특수 목적 요소들 사이의 연결들뿐만 아니라, 구성가능한 요소들 및 특수 목적 요소들을 구성할 수 있으며, 따라서 원하는 FSM이 데이터 입력 블록(52)에서 데이터에 대한 반응들에 기초하여 노드들의 순차적인 활성화를 통해 구현된다. 예에서, 구성가능한 요소는 하나의 데이터 사이클(예컨대, 하나의 문자, 한 세트의 문자들, 하나의 클록 사이클) 동안 활성인 채로 있으며, 그 후 업스트림 구성가능한 요소에 의해 재-활성화되지 않는다면 비활성이 된다.

종단 노드(96)는 과거 이벤트들의 압축된 이력을 저장하기 위한 것으로 고려될 수 있다. 예를 들어, 종단 노드(96)에 도달하기 위해 요구되는 입력 데이터의 하나 이상의 패턴들은 상기 종단 노드(96)의 활성화에 의해 표현될 수 있다. 예에서, 종단 노드(96)에 의해 제공되는 출력은 이진이며, 예를 들어, 출력은 관심 패턴이 매칭되었는지 여부를 표시한다. 다이어그램(90)에서의 종단 노드들(96) 대 표준 노드들(94)의 비는 매우 작을 수 있다. 다시 말해, FSM에서 높은 복잡도가 있을 수 있지만, FSM의 출력은 그에 비해 작을 수 있다.

예에서, FSM 격자(30)의 출력은 상태 벡터를 포함할 수 있다. 상태 벡터는 FSM 격자(30)의 구성가능한 요소들의 상태(예컨대, 활성화된 또는 활성화되지 않은)를 포함한다. 다른 예에서, 상태 벡터는 구성가능한 요소들이 종단 노드(96)에 대응하는지 여부에 상관없이 구성가능한 요소들의 모두 또는 서브세트의 상태를 포함할 수 있다. 예에서, 상태 벡터는 종단 노드들(96)에 대응하는 구성가능한 요소들에 대한 상태들을 포함한다. 이렇게 하여, 출력은 다이어그램(90)의 모든 종단 노드들(96)에 의해 제공되는 표시들의 집합을 포함할 수 있다. 상태 벡터는 워드로 표현될 수 있으며, 여기서 각각의 종단 노드(96)에 의해 제공되는 이진 표시는 워드의 1 비트를 포함한다. 종단 노드들(96)의 이 인코딩은 FSM 격자(30)에 대한 검출 상태(예컨대, 관심 시퀀스들이 검출되는지 여부 및 어떤 관심 시퀀스들이 검출되는지)에 대한 효과적인 표시를 제공할 수 있다.

상기 언급된 바와 같이, FMS 격자(30)는 패턴 인식 기능을 구현하도록 프로그램될 수 있다. 예를 들어, FSM 격자(30)는 입력 데이터에서 하나 이상의 데이터 시퀀스들(예컨대, 서명들, 패턴들)을 인식하도록 구성될 수 있다. 관심 데이터 시퀀스가 FSM 격자(30)에 의해 인식될 때, 상기 인식의 표시는 출력 블록(54)에서 제공될 수 있다. 예에서, 패턴 인식은 예를 들어, 멀웨어 또는 네트워크 데이터에서의 그 밖의 다른 정보를 식별하기 위해 심볼들의 스트링(예컨대, ASCII 문자들)을 인식할 수 있다.

도 7은 계층적 구조(100)의 예를 예시하며, 여기서 FSM 격자들(30)의 두 개의 레벨들이 직렬로 결합되며 데이터를 분석하는데 사용된다. 구체적으로, 예시된 실시예에서, 계층적 구조(100)는 직렬로 배열되는 제 1 FSM 격자(30A) 및 제 2 FSM 격자(30B)를 포함한다. 각각의 FSM 격자(30)는 데이터 입력을 수신하기 위한 각각의 데이터 입력 블록(52), 구성 신호들을 수신하기 위한 프로그래밍 인터페이스 블록(56) 및 출력 블록(54)을 포함한다.

제 1 FSM 격자(30A)는 데이터 입력 블록에서 입력 데이터, 예를 들어 원 데이터(raw data)를 수신하도록 구성된다. 제 1 FSM 격자(30A)는 상기 설명된 바와 같이 입력 데이터에 반응하며 출력 블록에서 출력을 제공한다. 제 1 FSM 격자(30A)로부터의 출력은 제 2 FSM 격자(30B)의 데이터 입력 블록에 송신된다. 그 후, 제 2 FSM 격자(30B)는 제 1 FSM 격자(30A)에 의해 제공되는 출력에 기초하여 반응하며 계층적 구조(100)의 대응하는 출력 신호(102)를 제공할 수 있다. 직렬인 두 개의 FSM 격자들(30A, 30B)의 이 계층적 결합은 압축된 워드로 과거 이벤트들에 관한 정보를 제 1 FSM 격자(30A)로부터 제 2 FSM 격자(30B)에 제공하기 위한 수단을 제공한다. 제공되는 정보는 실질적으로 제 1 FSM 격자(30A)에 의해 기록된 복합 이벤트들(관심 시퀀스들)의 요약일 수 있다.

도 7에 도시된 FSM 격자들(30A, 30B)의 2-레벨 계층(100)은 두 개의 독립적인 프로그램들이 동일한 데이터 스트림에 기초하여 동작하게 한다. 2-단계 계층은 상이한 영역들로서 모델링되는 생물학적 뇌에서의 시각적 인식과 유사할 수 있다. 이 모델 하에서, 영역들은 각각이 유사한 계산 기능(패턴 매칭)을 수행하지만 상이한 프로그램들(서명들)을 사용하는, 실질적으로 상이한 패턴 인식 엔진들이다. 다수의 FSM 격자들(30A, 30B)을 함께 연결함으로써, 데이터 스트림 입력에 대해 증가된 지식이 획득될 수 있다.

계층의 제 1 레벨(제 1 FSM 격자(30A)에 의해 구현되는)은 예를 들어, 원 데이터 스트림에 대해 직접 프로세싱을 수행할 수 있다. 예를 들어, 원 데이터 스트림은 제 1 FSM 격자(30A)의 입력 블록(52)에서 수신될 수 있으며, 제 1 FSM 격자(30A)의 구성가능한 요소들은 원 데이터 스트림에 반응할 수 있다. 계층의 제 2 레벨(제 2 FSM 격자(30B)에 의해 구현되는)은 제 1 레벨로부터의 출력을 프로세싱할 수 있다. 예를 들어, 제 2 FSM 격자(30B)는 제 2 FSM 격자(30B)의 입력 블록(52)에서 제 1 FSM 격자(30A)의 출력 블록(54)으로부터 출력을 수신하며, 제 2 FSM 격자(30B)의 구성가능한 요소들은 제 1 FSM 격자(30A)의 출력에 반응할 수 있다. 따라서, 이 예에서, 제 2 FSM 격자(30B)는 입력으로서 원 데이터 스트림을 수신하기보다는, 오히려 제 1 FSM 격자(30A)에 의해 결정되는 바와 같이 원 데이터 스트림에 의해 매칭되는 관심 패턴들의 표시들을 수신한다. 제 2 FSM 격자(30B)는 제 1 FSM 격자(30A)로부터의 출력 데이터 스트림에서 패턴들을 인식하는 FSM을 구현할 수 있다. 제 2 FSM 격자(30B)가 FSM 격자(30A)로부터 출력을 수신하는 것 외에 다수의 그 밖에 다른 FSM 격자들로부터 입력들을 수신할 수 있다는 것을 인식해야 한다. 마찬가지로, 제 2 FSM 격자(30B)는 그 밖의 다른 디바이스들로부터 입력들을 수신할 수 있다. 제2 FSM 격자(30B)는 출력들을 생성하기 위해 이들 다수의 입력들을 결합할 수 있다.

도 8은 FSM을 구현하기 위해, 소스 코드를 격자(30)와 같은, FSM 격자를 구성하는데 사용되는 이미지로 변환하기 위한 컴파일러에 대한 방법(110)의 예를 예시한다. 방법(110)은 소스 코드를 구문 트리(syntax tree)로 파싱하는 단계(블록 112), 구문 트리를 오토마톤(automaton)으로 변환하는 단계(블록 114), 오토마톤을 최적화하는 단계(블록 116), 오토마톤을 넷리스트(netlist)로 변환하는 단계(블록 118), 넷리스트를 하드웨어 상에 배치하는 단계(블록 120), 넷리스트를 라우팅하는 단계(블록 122), 및 결과 이미지를 공개하는 단계(블록 124)를 포함한다.

예에서, 컴파일러(20)는 소프트웨어 개발자들이 FSM 격자(30) 상에 FSM들을 구현하기 위한 이미지들을 생성하게 하는 애플리케이션 프로그래밍 인터페이스(API; application programming interface)를 포함한다. 컴파일러(20)는 소스 코드에서의 정규 표현들의 입력 세트를 FSM 격자(30)를 구성하도록 구성되는 이미지로 변환하기 위한 방법들을 제공한다. 컴파일러(20)는 폰 노이만(von Neumann) 아키텍처를 가지는 컴퓨터를 위한 지시들에 의해 구현될 수 있다. 이들 지시들은 컴퓨터 상의 프로세서(12)가 컴파일러(20)의 기능들을 구현하게 할 수 있다. 예를 들어, 지시들은, 프로세서(12)에 의해 실행될 때, 프로세서(12)가 프로세서(12)에 액세스가능한 소스 코드 상의 블록들(112, 114, 116, 118, 120, 122, 및 124)에서 설명되는 바와 같은 동작들을 수행하게 할 수 있다.

예에서, 소스 코드는 일단의 심볼들 내에서 심볼들의 패턴들을 식별하기 위한 탐색 스트링들을 기술한다. 탐색 스트링들을 기술하기 위해, 소스 코드는 복수의 정규 표현들(regexs)을 포함할 수 있다. regex는 심볼 탐색 패턴을 기술하기 위한 스트링일 수 있다. regexs은 프로그래밍 언어들, 텍스트 편집기들, 네트워크 보안, 및 기타와 같이, 다양한 컴퓨터 도메인들에서 광범위하게 사용된다. 예에서, 컴파일러에 의해 지원되는 정규 표현들은 구조화되지 않은 데이터의 분석을 위한 기준들을 포함한다. 구조화되지 않은 데이터는 형태가 없으며 데이터 내의 워드들에 적용되는 인덱싱이 없는 데이터를 포함할 수 있다. 워드들은 데이터 내에, 프린트 가능한 및 프린트 가능하지 않은 바이트들의 임의의 조합을 포함할 수 있다. 예에서, 컴파일러는 Perl(예컨대, Perl 호환가능한 정규 표현들(PCRE; Perl compatible regular expressions)), PHP, 자바, 및 .NET 언어들을 포함하는 regexs을 구현하기 위한 다수의 상이한 소스 코드 언어들을 지원할 수 있다.

블록(112)에서, 컴파일러(20)는 상관적으로 연결된 연산자들의 배열을 형성하기 위해 소스 코드를 파싱할 수 있으며, 여기서 상이한 유형들의 연산자들은 소스 코드에 의해 구현되는 상이한 함수들(예컨대, 소스 코드에서의 regexs에 의해 구현되는 상이한 함수들)에 대응한다. 소스 코드를 파싱하는 것은 소스 코드의 일반적 표현을 생성할 수 있다. 예에서, 일반적 표현은 구문 트리로서 알려진 트리 그래프의 형태로 소스 코드에서의 regexs의 인코딩된 표현을 포함한다. 본 명세서에서 설명되는 예들은 다른 예들에서 구문 트리(또한 "추상 구문 트리(abstract syntax tree)"로 알려진)로서 배열을 나타내지만, 구체적 구문 트리 또는 그 밖의 다른 배열이 사용될 수 있다.

상기 언급된 바와 같이, 컴파일러(20)는 다수의 언어들의 소스 코드를 지원할 수 있기 때문에, 파싱은 언어에 관계없이, 소스 코드를 비-언어 특정 표현, 예컨대 구문 트리로 변환한다. 이렇게 하여, 컴파일러(20)에 의한 추가 프로세싱(블록들(114, 116, 118, 120))은 소스 코드의 언어에 관계없이 공통 입력 구조에서 작동할 수 있다.

상기 주지된 바와 같이, 구문 트리는 상관적으로 연결되는 복수의 연산자들을 포함한다. 구문 트리는 다수의 상이한 유형들의 연산자들을 포함할 수 있다. 예를 들어, 상이한 연산자들은 소스 코드에서의 regexs에 의해 구현되는 상이한 함수들에 대응할 수 있다.

블록(114)에서, 구문 트리는 오토마톤으로 변환된다. 오토마톤은 FSM의 소프트웨어 모델을 포함하며 따라서 결정적 또는 비-결정적인 것으로서 분류될 수 있다. 결정적 오토마톤은 주어진 시간에 실행의 하나의 경로를 갖는 한편, 비-결정적 오토마톤은 실행의 다수의 동시 발생 경로들을 가진다. 오토마톤은 복수의 상태들을 포함한다. 구문 트리를 오토마톤으로 변환하기 위해, 구문 트리에서의 연산자들 및 연산자들 사이의 관계들은 상태들 사이의 천이들을 갖는 상태들로 변환된다. 예에서, 오토마톤은 FSM 격자(30)의 하드웨어에 부분적으로 기초하여 변환될 수 있다.

예에서, 오토마톤에 대한 입력 심볼들은 알파벳, 숫자들(0 내지 9), 및 다른 프린트 가능한 문자들의 심볼들을 포함한다. 예에서, 입력 심볼들은 0 내지 255가 포함된 바이트 값들에 의해 표현된다. 예에서, 오토마톤은 그래프의 노드들이 상태들의 세트에 대응하는 방향성 그래프로서 표현될 수 있다. 예에서, 입력 심볼(α) 상에서의 상태(p)에서 상태(q)로의 천이, 즉 δ(p,a)는 노드(p)에서 노드(q)로의 방향성 연결에 의해 도시된다. 예에서, 오토마톤의 반전은 몇몇 심볼(α) 상에서의 각각의 천이(p→q)가 동일한 심볼 상에서 반전되는(q→p) 새로운 오토마톤을 생성한다. 반전 시, 시작 상태는 최종 상태가 되며 최종 상태들은 시작 상태들이 된다. 예에서, 오토마톤에 의해 인식되는(예컨대, 매칭되는) 언어는 오토마톤으로 순차적으로 입력될 때 최종 상태에 도달할 모든 가능한 문자 스트링들의 세트이다. 오토마톤에 의해 인식되는 언어에서의 각각의 스트링은 시작 상태로부터 하나 이상의 최종 상태들로의 경로를 추적한다.

블록(116)에서, 오토마톤이 구성된 후, 오토마톤은 특히, 그것의 복잡도 및 크기를 감소시키기 위해 최적화된다. 오토마톤은 중복 상태들을 조합함으로써 최적화될 수 있다.

블록(118)에서, 최적화된 오토마톤은 넷리스트로 변환된다. 오토마톤을 넷리스트로 변환하는 것은 오토마톤의 각각의 상태를 FSM 격자(30) 상의 하드웨어 요소(예컨대, SME들(34, 36), 다른 요소들)에 매핑시키며, 하드웨어 요소들 사이의 연결들을 결정한다.

블록(120)에서, 넷리스트는 넷리스트의 각각의 노드에 대응하는 타겟 디바이스의 특정한 하드웨어 요소(예컨대, SME들(34, 36), 특수 목적 요소들(58))를 선택하기 위해 배치된다. 예에서, 배치시키는 것은 FSM 격자(30)에 대한 일반적인 입력 및 출력 제약들에 기초하여 각각의 특정한 하드웨어 요소를 선택한다.

블록(122)에서, 배치된 넷리스트는 넷리스트에 의해 기술되는 연결들을 달성하기 위한 선택된 하드웨어 요소들을 함께 결합하기 위해 구성가능한 스위칭 요소들(예컨대, 블록-간 스위칭 요소들(40), 블록-내 스위칭 요소들(42), 및 로우-내 스위칭 요소들(44))에 대한 설정들을 결정하도록 라우팅된다. 예에서, 구성가능한 스위칭 요소들에 대한 설정들은 선택된 하드웨어 요소들, 및 구성가능한 스위칭 요소들에 대한 설정들을 연결하는데 사용될 FSM 격자(30)의 특정한 컨덕터들을 결정함으로써 결정된다. 라우팅은 블록(120)에서 배치하는 하드웨어 요소들 사이의 연결들의 보다 구체적인 제한들을 고려할 수 있다. 따라서, 라우팅은 FSM 격자(30) 상의 컨덕터들의 실제 제한들을 고려해볼 때 적절한 연결들을 형성하기 위해 전역적 배치에 의해 결정되는 바와 같이 몇몇 하드웨어 요소들의 위치를 조정할 수 있다.

일단 넷리스트가 배치되고 라우팅되면, 배치되고 라우팅된 넷리스트는 FSM 격자(30)의 구성을 위한 복수의 비트들로 변환될 수 있다. 복수의 비트들은 본 명세서에서 이미지(예컨대, 이진 이미지)로 지칭된다.

블록(124)에서, 이미지는 컴파일러(20)에 의해 공개된다. 이미지는 FSM 격자(30)의 특정한 하드웨어 요소들을 구성하기 위한 복수의 비트들을 포함한다. 비트들은 프로그램된 FSM 격자(30)가 소스 코드에 의해 기술되는 기능을 가지는 FSM을 구현하도록, SME들(34, 36), 특수 목적 요소들(58), 및 구성가능한 스위칭 요소들의 상태를 구성하기 위해 FSM 격자(30)로 로딩될 수 있다. 배치(블록 120) 및 라우팅(블록 122)은 FSM 격자(30) 내 특정한 위치들에서의 특정한 하드웨어 요소들을 오토마톤에서의 특정한 상태들에 매핑시킬 수 있다. 따라서, 이미지에서의 비트들은 원하는 기능(들)을 구현하도록 특정한 하드웨어 요소들을 구성할 수 있다. 예에서, 이미지는 컴퓨터 판독가능한 매체에 기계 코드를 저장함으로써 공개될 수 있다. 다른 예에서, 이미지는 디스플레이 디바이스 상에 이미지를 디스플레이함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(30)로 이미지를 로딩하기 위한 구성 디바이스와 같은, 다른 디바이스에 이미지를 송신함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(예컨대, FSM 격자(30))로 이미지를 로딩함으로써 공개될 수 있다.

예에서, 이미지는 이미지로부터 비트 값들을 SME들(34, 36) 및 다른 하드웨어 요소들로 직접 로딩함으로써 또는 이미지를 하나 이상의 레지스터들에 로딩하고 그 후 레지스터들로부터 비트 값들을 SME들(34, 36) 및 다른 하드웨어 요소들로 기록함으로써 FSM 격자(30)로 로딩될 수 있다. 예에서, FSM 격자(30)의 하드웨어 요소들(예컨대, SME들(34, 36), 특수 목적 요소들(58), 구성가능한 스위칭 요소들(40, 42, 44))은 구성 디바이스 및/또는 컴퓨터가 하나 이상의 메모리 어드레스들에 이미지를 기록함으로써 FSM 격자(30)로 이미지를 로딩할 수 있도록 매핑되는 메모리이다.

본 명세서에서 설명되는 방법 예들은 적어도 부분적으로 기계 또는 컴퓨터-구현될 수 있다. 몇몇 예들은 상기 예들에서 설명된 바와 같이 방법들을 수행하기 위해 전자 디바이스를 구성하도록 동작가능한 지시들로 인코딩되는 컴퓨터-판독가능한 매체 또는 기계-판독가능한 매체를 포함할 수 있다. 이러한 방법들의 구현은 마이크로코드, 어셈블리 언어 코드, 상위-레벨 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법들을 수행하기 위한 컴퓨터 판독가능한 지시들을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품들의 부분들을 형성할 수 있다. 또한, 코드는 실행 동안 또는 다른 시간들에 하나 이상의 휘발성 또는 비-휘발성 컴퓨터-판독가능한 미디어 상에 유형으로 저장될 수 있다. 이들 컴퓨터-판독가능한 미디어는 하드 디스크들, 착탈 가능한 자기 디스크들, 착탈 가능한 광 디스크들(예컨대, 컴팩트 디스크들 및 디지털 비디오 디스크들), 자기 카세트들, 메모리 카드들 또는 스틱들, 랜덤 액세스 메모리들(RAMs; random access memories), 판독 전용 메모리들(ROMs; read only memories) 등을 포함할 수 있으나, 이에 제한되지는 않는다.

이제 도 9를 참조하면, 상태 기계 엔진(14)의 실시예(예컨대, 하나의 칩 상의 하나의 디바이스)가 예시된다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터 버스를 통해 메모리(16)와 같은, 소스로부터 데이터를 수신하도록 구성된다. 예시된 실시예에서, 데이터는 더블 데이터 레이트 3(DDR3; double data rate three) 버스 인터페이스(130)와 같은, 버스 인터페이스를 통해 상태 기계 엔진(14)에 송신될 수 있다. DDR3 버스 인터페이스(130)는 1GByte/sec보다 크거나 동일한 속도로 데이터를 교환(예컨대, 제공 및 수신)할 수 있다. 이러한 데이터 교환은 데이터가 상태 기계 엔진(14)에 의해 분석되는 속도보다 클 수 있다. 이해될 바와 같이, 분석될 데이터의 소스에 따라, 버스 인터페이스(130)는 NAND 플래시 인터페이스, 주변 구성요소 상호연결(PCI; peripheral component interconnect) 인터페이스, 기가바이트 미디어 독립 인터페이스(GMMI; gigabit media independent interface) 등과 같이, 상태 기계 엔진(14)에 데이터 소스로 및 그로부터의 데이터를 교환하기 위한 임의의 적합한 버스 인터페이스일 수 있다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터를 분석하도록 구성되는 하나 이상의 FSM 격자들(30)을 포함한다. 각각의 FSM 격자(30)는 두 개의 반-격자들로 분할될 수 있다. 예시된 실시예에서, 각각의 반 격자는 24K SME들(예컨대, SME들(34, 36))을 포함할 수 있으며, 따라서 격자(30)는 48K SME들을 포함한다. 격자(30)는 도 2 내지 도 5에 관하여 이전에 설명된 바와 같이 배열되는, 임의의 바람직한 수의 SME들을 포함할 수 있다. 또한, 단지 하나의 FSM 격자(30)가 예시되지만, 상태 기계 엔진(14)은 이전에 설명된 바와 같이, 다수의 FSM 격자들(30)을 포함할 수 있다.

분석될 데이터는 버스 인터페이스(130)에서 수신될 수 있으며 다수의 버퍼들 및 버퍼 인터페이스들을 통해 FSM 격자(30)에 제공된다. 예시된 실시예에서, 데이터 경로는 데이터 버퍼들(132), 지시 버퍼(133), 프로세스 버퍼들(134) 및 랭크-간(IR; intra-rank) 버스 및 프로세스 버퍼 인터페이스(136)를 포함한다. 데이터 버퍼들(132)은 분석될 데이터를 수신하고 일시적으로 저장하도록 구성된다. 일 실시예에서, 두 개의 데이터 버퍼들(132)(데이터 버퍼(A) 및 데이터 버퍼(B))이 존재한다. 데이터는 두 개의 데이터 버퍼들(132) 중 하나에 저장될 수 있는 한편, 데이터는 FSM 격자(30)에 의한 분석을 위해, 다른 데이터 버퍼(132)로부터 비워진다. 버스 인터페이스(130)는 데이터 버퍼들(132)이 가득 찰 때까지 분석될 데이터를 데이터 버퍼들(132)에 제공하도록 구성될 수 있다. 데이터 버퍼들(132)이 가득 찬 후, 버스 인터페이스(130)는 다른 목적들을 위해 사용되기에(예컨대, 데이터 버퍼(132)가 분석될 부가적인 데이터를 수신하기 위해 이용가능할 때까지 데이터 스트림으로부터의 다른 데이터를 제공하기에) 자유롭도록 구성될 수 있다. 예시된 실시예에서, 데이터 버퍼들(132)은 각각 32KBytes일 수 있다. 지시 버퍼(133)는 분석될 데이터에 대응하는 지시들 및 상태 기계 엔진(14)을 구성하는 것에 대응하는 지시들과 같이, 버스 인터페이스(130)를 통해 프로세서(12)로부터 지시들을 수신하도록 구성된다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 프로세스 버퍼(134)로의 데이터의 제공을 용이하게 할 수 있다. IR 버스 및 프로세스 버퍼(136)는 데이터가 FSM 격자(30)에 의해 순서대로 프로세싱됨을 보장하는데 사용될 수 있다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 데이터가 정확하게 수신되며 분석되도록, 데이터, 타이밍 정보, 팩킹(packing) 지시들 등의 교환을 조정할 수 있다. 일반적으로, IR 버스 및 프로세스 버퍼(136)는 FSM 격자들(30)의 논리적 랭크를 통해 병렬적으로 다수의 데이터 세트들의 분석을 가능하게 한다. 예를 들어, 다수의 물리 디바이스들(예컨대, 상태 기계 엔진들(14), 칩들, 별개의 디바이스들)은 랭크로 배열될 수 있으며 IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해 서로에 데이터를 제공할 수 있다. 이 출원의 목적들을 위해 용어 "랭크"는 동일한 칩 선택에 연결되는 상태 기계 엔진들(14)의 세트를 나타낸다. 예시된 실시예에서, IR 버스 및 프로세스 버퍼 인터페이스(136)는 32 비트 데이터 버스를 포함할 수 있다. 예시된 실시예에서, IR 버스 및 프로세스 버퍼 인터페이스(136)는 128 비트 데이터 버스와 같은, 임의의 적합한 데이터 버스를 포함할 수 있다.

예시된 실시예에서, 상태 기계 엔진(14)은 또한 상태 기계 엔진(14)을 통해 상태 벡터 데이터의 제공을 돕기 위해 압축 해제기(138) 및 압축기(140)를 포함한다. 압축기(140) 및 압축 해제기(138)는 상태 벡터 데이터가 데이터 제공 시간을 최소화하기 위해 압축될 수 있도록 함께 작동한다. 상태 벡터 데이터를 압축함으로써, 버스 이용 시간이 최소화될 수 있다. 또한, 압축기(140) 및 압축 해제기(138)는 변화하는 버스트(burst) 길이들의 상태 벡터 데이터를 처리하도록 구성될 수 있다. 압축된 상태 벡터 데이터를 패딩하며 각각의 압축된 영역이 끝날 때에 대한 표시자를 포함함으로써, 압축기(140)는 상태 기계 엔진(14)을 통한 전체 프로세싱 속도를 개선할 수 있다. 압축기(140)는 FSM 격자(30)에 의한 분석 후 매칭 결과 데이터를 압축하는데 사용될 수 있다. 일 실시예에서, 압축기(140) 및 압축 해제기(138)는 압축기(140) 및 압축 해제기(138)로 및/또는 이들로부터 계속적으로 공급되는 데이터가 수정되지 않도록 사용불가능하게(예컨대, 턴 오프되게) 할 수 있다.

이전에 설명된 바와 같이, FSM 격자(30)의 출력은 상태 벡터를 포함할 수 있다. 상태 벡터는 FSM 격자(30)의 SME들(34, 36)의 상태(예컨대, 활성화 또는 비활성화) 및 카운터(58)의 동적(예컨대, 현재의) 카운트를 포함한다. 상태 기계 엔진(14)은 상태 벡터 캐시 메모리(142), 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146) 및 상태 버퍼 중간 출력 버퍼(148)를 가지는 상태 벡터 시스템(141)을 포함한다. 상태 벡터 시스템(141)은 FSM 격자(30)의 다수의 상태 벡터들을 저장하는데 및 FSM 격자(30)를 제공된 상태 벡터에 대응하는 상태로 복원하기 위해 상태 벡터를 FSM 격자(30)에 제공하는데 사용될 수 있다. 각각의 상태 벡터는 상태 벡터 캐시 메모리(142)에 일시적으로 저장될 수 있다. 예를 들어, 각각의 SME(34, 36)의 상태는 새로운 데이터 세트(예컨대, 탐색 조건)의 추가 분석을 위한 SME들(34, 36)을 준비하면서, 상태가 복원되어 이후의 추가 분석에서 사용될 수 있도록, 저장될 수 있다. 통상적인 캐시와 같이, 상태 벡터 캐시 메모리(142)는 예를 들어, 본 명세서에서 FSM 격자(30)에 의한 빠른 검색 및 사용을 위해 상태 벡터들의 저장을 가능하게 한다. 예시된 실시예에서, 상태 벡터 캐시 메모리(142)는 512 상태 벡터들까지 저장할 수 있다.

이해될 바와 같이, 상태 벡터 데이터는 랭크에서의 상이한 상태 기계 엔진들(14)(예컨대, 칩들) 사이에서 교환될 수 있다. 상태 벡터 데이터는 이를테면 상태 기계 엔진들(14)의 FSM 격자들(30)의 SME들(34, 36)의 상태를 동기화하기 위해, 다수의 상태 기계 엔진들(14)을 통해 동일한 기능들을 수행하기 위해, 다수의 상태 기계 엔진들(14)을 통해 결과들을 재생성하기 위해, 다수의 상태 기계 엔진들(14)을 통해 결과들을 연쇄시키기 위해, 다수의 상태 기계 엔진들(14)을 통해 연쇄되는 데이터를 분석하는데 사용되는 SME들(34, 36)의 상태들의 이력을 저장하기 위해서 등과 같이, 다양한 목적을 위해 상이한 상태 기계 엔진들(14) 사이에서 교환될 수 있다. 또한, 상태 기계 엔진(14) 내에서, 상태 벡터 데이터가 FSM 격자(30)의 SME들(34, 36)을 빠르게 구성하는데 사용될 수 있다는 것이 주지되어야 한다. 예를 들어, 상태 벡터 데이터는 SME들(34, 36)의 상태를 초기화된 상태로 복원하기 위해(예컨대, 새로운 탐색 조건에 대한 탐색을 위해), SME들(34, 36)의 상태를 이전 상태로 복원하기 위해(예컨대, 이전에 탐색된 탐색 조건에 대한 탐색을 위해), 및 SME들(34, 36)의 상태를 연쇄 구성을 위해 구성되도록 변경하기 위해(예컨대, 연쇄 탐색에서의 탐색 조건에 대한 탐색을 위해) 사용될 수 있다. 특정한 실시예들에서, 상태 벡터 데이터는 상태 벡터 데이터가 프로세서(12)에 제공될 수 있도록(예컨대, 상태 벡터 데이터의 분석을 위해, 수정들을 적용하기 위해 상태 벡터 데이터를 재구성하는, SME들(34, 36)의 효율을 향상하기 위해 상태 벡터 데이터를 재구성하는 등), 버스 인터페이스(130)에 제공될 수 있다.

예를 들어, 특정한 실시예들에서, 상태 기계 엔진(14)은 FSM 격자(30)로부터 캐싱된 상태 벡터 데이터(예컨대, 상태 벡터 시스템(141)에 의해 저장되는 데이터)를 외부 디바이스에 제공할 수 있다. 외부 디바이스는 상태 벡터 데이터를 수신하고, 상태 벡터 데이터를 수정하며, 수정된 상태 벡터 데이터를 FSM 격자(30)를 구성하기 위해 상태 기계 엔진(14)에 제공할 수 있다. 따라서, 외부 디바이스는 상태 기계 엔진(14)이 필요 시 상태들을 스킵(예컨대, 점프 어라운드(jump around))할 수 있도록, 상태 벡터 데이터를 수정할 수 있다.

상태 벡터 캐시 메모리(142)는 임의의 적합한 디바이스로부터 상태 벡터 데이터를 수신할 수 있다. 예를 들어, 상태 벡터 캐시 메모리(142)는 FSM 격자(30), 다른 FSM 격자(30)(예컨대, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축 해제기(138) 및 기타로부터 상태 벡터를 수신할 수 있다. 예시된 실시예에서, 상태 벡터 캐시 메모리(142)는 상태 벡터 메모리 버퍼(144)를 통해 다른 디바이스들로부터 상태 벡터들을 수신할 수 있다. 또한, 상태 벡터 캐시 메모리(142)는 임의의 적합한 디바이스에 상태 벡터 데이터를 제공할 수 있다. 예를 들어, 상태 벡터 캐시 메모리(142)는 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)에 상태 벡터 데이터를 제공할 수 있다.

상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)와 같은, 부가적인 버퍼들은 상태 기계 엔진(14)을 통해 인터리빙된 패킷들을 갖는 별개의 데이터를 프로세싱하면서, 상태 벡터들의 검색 및 저장을 수용하기 위해 상태 벡터 캐시 메모리(142)와 함께 이용될 수 있다. 예시된 실시예에서, 각각의 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)는 하나의 상태 벡터를 일시적으로 저장하도록 구성될 수 있다. 상태 벡터 메모리 버퍼(144)는 임의의 적합한 디바이스로부터 상태 벡터 데이터를 수신하는데 및 상태 벡터 데이터를 임의의 적합한 디바이스에 제공하는데 사용될 수 있다. 예를 들어, 상태 벡터 메모리 버퍼(144)는 FSM 격자(30), 다른 FSM 격자(30)(예컨대, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축 해제기(138), 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터를 수신하는데 사용될 수 있다. 다른 예로서, 상태 벡터 메모리 버퍼(144)는 상태 벡터 데이터를 IR 버스 및 프로세스 버퍼 인터페이스(136)(예컨대, 그 밖의 다른 FSM 격자들(30)을 위한), 압축기(140), 및 상태 벡터 캐시 메모리(142)에 제공하는데 사용될 수 있다.

마찬가지로, 상태 벡터 중간 입력 버퍼(146)는 임의의 적합한 디바이스로부터 상태 벡터 데이터를 수신하는데 및 상태 벡터 데이터를 임의의 적합한 디바이스에 제공하는데 사용될 수 있다. 예를 들어, 상태 벡터 중간 입력 버퍼(146)는 FSM 격자(30)(예컨대, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축 해제기(138), 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터를 수신하는데 사용될 수 있다. 다른 예로서, 상태 벡터 중간 입력 버퍼(146)는 상태 벡터를 FSM 격자(30)에 제공하는데 사용될 수 있다. 또한, 상태 벡터 중간 출력 버퍼(148)는 임의의 적합한 디바이스로부터 상태 벡터 데이터를 수신하는데 및 상태 벡터 데이터를 임의의 적합한 디바이스에 제공하는데 사용될 수 있다. 예를 들어, 상태 벡터 중간 출력 버퍼(148)는 FSM 격자(30) 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터 데이터를 수신하는데 사용될 수 있다. 다른 예로서, 상태 벡터 중간 출력 버퍼(148)는 상태 벡터를 FSM 격자(30)(예컨대, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해) 및 압축기(140)에 제공하는데 사용될 수 있다.

관심 결과가 FSM 격자(30)에 의해 생성되면, 결과(예컨대, 매칭 결과)는 결과 메모리(150)와 같은, 저장 요소에 저장될 수 있다. 예를 들어, 매칭(예컨대, 관심 패턴의 검출)을 표시하는 "매칭 벡터(match vector)"는 결과 메모리(150)에 저장될 수 있다. 그 후, 매칭 결과는 예를 들어, 버스 인터페이스(130)를 통해 프로세서(12)로의 제공을 위해 매칭 버퍼(152)에 제공될 수 있다. 이전에 설명된 바와 같이, 매칭 결과들은 압축될 수 있다.

부가적인 레지스터들 및 버퍼들이 또한 상태 기계 엔진(14)에 제공될 수 있다. 예를 들어, 상태 기계 엔진(14)은 제어 및 상태 레지스터들(154)을 포함할 수 있다. 또한, 복원 버퍼 시스템(예컨대, 복원 및 프로그램 버퍼들(156))은 처음에 FSM 격자(30)의 SME들(34, 36)을 구성하거나, 또는 분석 동안 FSM 격자(30)에서의 SME들(34, 36)의 상태를 복원하기 위해 제공될 수 있다. 예를 들어, 상태 벡터 데이터는 복원 버퍼들(156)로부터 상태 벡터 시스템(141)의 상태 벡터 중간 입력 버퍼(146)에 (예컨대, 압축 해제기(138)를 통해) 제공될 수 있다. 압축 해제기(138)는 상태 벡터 메모리 버퍼(144) 및/또는 상태 벡터 중간 입력 버퍼(146)에 제공되는 상태 벡터 데이터를 압축 해제하는데 사용될 수 있다. 상태 벡터 시스템(141)은 FSM 격자(30)의 SME들(34, 36)을 구성하기 위해 상태 벡터 데이터를 FSM 격자(30)에 제공할 수 있다. 유사하게, 저장 버퍼 시스템(예컨대, 저장 및 복원 맵 버퍼들(158))은 또한 셋업 및 사용을 위한 저장 및 복구 맵들의 저장을 위해 제공될 수 있다. 예를 들어, 상태 벡터 데이터는 상태 벡터 시스템(141)의 상태 벡터 중간 출력 버퍼(148)로부터 저장 버퍼들(158)에 (예컨대, 압축기(140)를 통해) 제공될 수 있다. 압축기(140)는 상태 벡터 메모리 버퍼(144) 및/또는 상태 벡터 중간 출력 버퍼(148)로부터 저장 버퍼들(158)에 제공되는 상태 벡터 데이터를 압축하는데 사용될 수 있다.

도 10은 도 4에 관하여 상기 설명된 것과 유사한 로우(38)의 제 2 예를 예시한다. 로우(38)는 프로그램가능한 로우-간 스위칭 요소들(44) 및 로우 상호연결 컨덕터들(162, 164, 166, 168, 170, 172, 174, 176, 178, 180, 182, 184, 186, 188, 190, 및 192)을 포함할 수 있다(이는 또한 아래에 설명되는 바와 같이 "로우 라우팅 라인들(162 내지 192)"로 지칭될 수 있으며 도 4의 상호연결 컨덕터들(68 및 70)에 추가적이거나 대신에 사용될 수 있다).

또한, 도 10의 로우(38)는 8개의 GOT들(60), 특수 목적 요소(58), 입력들(62), 입력들(64), 출력들(66), 매칭 요소(160), 및 특수 목적 요소 라우팅 라인(194)을 포함할 수 있다. 도 10에 예시된 GOT들(60) 및 특수 목적 요소(58)는 도 4에 관하여 이전에 논의된 특수 목적 요소(58) 및 GOT들(60)과 실질적으로 유사할 수 있다. 따라서, 각각의 GOT(60)는 각각의 GOT의 각각의 SME들(34, 36)에 의해 수행될 분석(예컨대, 분석된 데이터 스트림에서의 매칭)을 가능하게 하기 위해 그것에서의 SME들(34, 36)의 활성화를 위한 입력들(62 및 64)을 가지며, 이는 그 밖의 다른 GOT들(60)로부터의 결과들과 함께 이용될 수 있다.

GOT(60)에 의해 제공되는 결과는 GOT(60)로부터 출력(66) 상에 선택적으로 제공될 수 있다. 일 실시예에서, GOT(60)의 가능한 출력들은 출력을 포함하지 않거나, GOT(60)의 SME(34)로부터의 출력, GOT(60)의 SME(36)로부터의 출력, 또는 제 1 SME(34)의 출력 및 제 2 SME(36)의 출력의 논리 조합(예컨대, OR)을 포함할 수 있다. 이렇게 하여, GOT(60)는 GOT(60)로부터 선택된 결과를 제공하도록 구성될 수 있다. 이 구성은 예를 들어, FSM 격자(30)의 초기 구성 동안 수행되는 초기 프로그래밍에 기초하여 달성될 수 있다. GOT들(60)로부터의 결과들은 매칭 요소(160)에 제공될 수 있고, 이는 주어진 데이터 스트림 분석 또는 데이터 스트림 분석의 일부를 위해 로우(38)로부터 선택된 결과를 제공하도록 동작할 수 있다.

부가적으로, 로우(38)는 로우 라우팅 라인들(162 내지 192)을 포함할 수 있다. 본 실시예에서, 8개의 GOT들(60) 및 특수 목적 요소들(58)에 선택적으로 결합될 수 있는 16개의 로우 라인들(162 내지 192)이 존재한다. 그러나, 보다 적은 또는 보다 많은 로우 라우팅 라인들이 로우(38)와 함께 이용될 수 있다는 것이 인식되어야 한다.

각각의 로우 라우팅 라인들(162 내지 176)은 로우(38)에서의 GOT들(60)의 SME들(34, 36) 중 임의의 것에 활성화 신호들을 제공하는데 이용될 수 있는 한편, 각각의 로우 라우팅 라인들(178, 182, 186 및 190)은 GOT들(60)의 SME들(34) 중 임의의 것에 활성화 신호들을 제공하는데 이용될 수 있으며, 각각의 로우 라우팅 라인들(180, 184, 188 및 192)은 GOT들(60)의 SME들(36) 중 임의의 것에 활성화 신호들을 제공하는데 이용될 수 있다. 따라서, 이들 로우 라우팅 라인들(162 내지 192)의 사용을 통해, 임의의 특정한 SME(예컨대, SME(34))를 위한 임의의 특정한 검출 셀(86)이 활성화될 수 있다. 이것은 각각의 로우 라우팅 라인(들)(162 내지 192)을 특정한 SME(34, 36)의 단일화된 활성 입력(62, 64)에 선택적으로 결합(예컨대, 로딩된 이미지에 따라)함으로써 달성될 수 있다. 예를 들어, GOT(60)는 출력(66)을 그것에 결합되는 로우 라우팅 라인 예를 들어, 로우 라우팅 라인(162)에 전송할 수 있다. 그 후, 그것은 동일한 로우(38) 상의 모든 SME들(34, 36), 특수 목적 요소(58), 및 (로우 라우팅 라인들(166, 174, 176)을 위한) 매칭 요소(160)에 대해 이용가능하다. 또한, 이 출력(66) 신호는 블록-내 스위치(42)로 전송될 수 있다. 그 후, 신호를 예를 들어, 3개까지의 블록 라우팅 라인들(예컨대, 도 11에서의 라인들(198 내지 244) 중 3개)로 출력될 수 있다. 거기서부터 그것은 부가적인 블록-내 스위치들(42)을 통해, 동일한 블록(32)에서의 상이한 로우들(38)로 라우팅될 수 있다. 또한, 그것은 블록들-간 스위치들(40)을 통해, 상이한 블록들(32)로 라우팅될 수 있다.

도 10에 예시된 바와 같이, 각각의 로우 라우팅 라인들(162 내지 192)은 도 3의 복수의 로우-내 스위칭 요소들(44)을 포함하며, 이는 임의의 GOT(60)를 임의의 다른 GOT(60)에, 또는 임의의 GOT(60)를 로우(38) 내의(또는, 그 점에 대해, 다른 로우 및/또는 다른 블록 내의) 임의의 다른 요소(예컨대, 특수 목적 요소(58))에 선택적으로 결합하는데 이용될 수 있다. 그러나, 이들 연결들은 이용가능한 스위칭 요소들(196)에 의해 제한될 수 있다. 예를 들어, 각각의 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 로우(38)에서의 SME들(34, 36) 중 임의의 SME를 활성화하는데 이용될 수 있다. 그러나, 각각의 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 또한 GOT들(60) 중 각각의 상이한 GOT의 출력에 선택적으로 결합가능하다. 예를 들어, GOT들(60) 중 임의의 GOT로부터의 출력은 단지 상기 GOT(60)로부터 그것에 결합가능한 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176) 중 각각의 라인 상에 제공될 수 있다. 이렇게 하여, 일 실시예에서, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)이 GOT들(60)의 출력들(66)에 결합가능하기 때문에, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 신호들을 블록-내 스위치(42)에 제공(예컨대, 드라이브-아웃(drive-out))할 수 있다. 그에 반해, 일 실시예에서, 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)은 예를 들어, 다른 로우들(38) 또는 블록들(32)로부터 수신될 수 있는 블록-내 스위치(42)로부터 신호들을 수신할(예컨대, 드라이브-바이(drive-by)될) 수 있다.

로우 라우팅 라인들(162 내지 192) 외에, 로우(38)는 특수 목적 요소(58)에 결합되는 특수 목적 요소 라우팅 라인(194)을 포함할 수 있다. 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)과 유사하게, 특수 목적 라우팅 라인(194)은 신호들을 블록-내 스위치(42)에 제공(예컨대, 드라이브-아웃)할 수 있고, 일 실시예에서, 특수 목적 요소 라우팅 라인(194)은 또한 매칭 요소(160)에 결합가능할 수 있다. 예를 들어, 특수 목적 요소(58)가 카운터를 포함한다면, 카운터의 출력은 특수 목적 라우팅 라인(194)에 제공될 수 있다. 유사하게, 특수 목적 요소(58)가 부울 셀과 같은 부울 논리 요소를 포함한다면, 부울 논리 요소의 출력은 특수 목적 라우팅 라인(194)에 제공될 수 있다. 이들 특수 목적 요소들의 사용을 통해, 반복적인 탐색들(예컨대, 요소를 열 번 발견) 또는 연쇄된 탐색들(예컨대, 요소들 x, y, 및 z 발견)은 특수 목적 라우팅 라인(194)에 의해 블록-내 스위치(42) 및 매칭 요소(160) 중 어느 하나 또는 양자에 제공될 수 있는 하나의 출력으로 단순화될 수 있다.

블록-내 스위치(42) 및 그 동작의 보다 상세한 예시는 도 11에 제시된다. 예시된 바와 같이, 블록-내 스위치(42)는 특수 목적 요소 라우팅 라인(194)뿐만 아니라 로우 라우팅 라인들(162 내지 192)을 수신할 수 있고, 이들 라인들은 복수의 스위칭 요소들(246)에서 다양한 블록 라우팅 라인들(198, 200, 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226, 228, 230, 232, 234, 236, 238, 240, 242, 및 244)(총괄하여 이후에 "블록 라우팅 라인들(198 내지 244)"로 지칭됨)을 교차할 수 있다. 이들 스위칭 요소들(246)은 예를 들어, 로우 라우팅 라인들(162 내지 192)을 블록 라우팅 라인들(198 내지 244)에 선택적으로 결합하는데 이용될 수 있다. 일 실시예에서, 각각의 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 신호들을 블록-내 스위치(42)에 제공(예컨대, 드라이브-아웃, 송신, 전송, 전달, 통과 등)할 수 있는 한편, 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)은 신호들을 블록-내 스위치(42)로부터 수신(예컨대, 드라이브-인)할 수 있다. 따라서, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 도 10에서의 블록-내 스위치(42)에 결합되는 로우(38)로부터의 신호들을 도 3에 예시된 것들과 같은, 인접한 로우들(38)에 제공하는데 이용될 수 있다. 부가적으로 또는 대안적으로, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 도 10에서의 블록-내 스위치(42)에 결합되는 로우(38)로부터 신호들을 블록(32)에서의 다른 로우들(38) 및/또는 블록 라우팅 버퍼(48)(도 10 또는 도 11에 미도시됨)에 제공하는데 이용될 수 있다. 블록 라우팅 라인들(198 내지 244)이 도 3의 다양한 블록-내 스위치들(42) 및 블록 라우팅 버퍼(48)에 결합되기 때문에, 이것은 주어진 로우(38)로부터 신호들을 그것에 결합되는 블록 라우팅 라인들(198 내지 244) 중 하나에 제공함으로써 달성될 수 있다. 이것은 로우(38)가 그것에서 생성되는 임의의 결과들을 인접한 로우들(38) 또는 또 다른 블록들(32)에 제공하게 할 수 있다. 또한, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 몇몇 실시예들에서, 주로 출력 라인들일 수 있는(예컨대, 주로 신호들을 블록-내 스위치(42)에 드라이브-아웃, 송신, 전송, 전달, 통과 등을 할 수 있는) 한편, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)은 또한 각각, 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)로부터 신호들을 수신할 수 있다.

부가적으로, 일 실시예에서, 각각의 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)은 블록-내 스위치(42)로부터 신호들을 수신(예컨대, 드라이브-인)할 수 있다. 따라서, 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)은 신호들을 도 3에 예시된 것들과 같은, 인접한 로우들(38)로부터 도 10에서의 블록-내 스위치(42)에 결합되는 로우(38)에 제공하는데 이용될 수 있다. 부가적으로 또는 대안적으로, 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)은 블록 라우팅 버퍼(48)로부터 도 10에서의 블록-내 스위치(42)에 결합되는 로우(38)로부터 신호들을 제공하는데 이용될 수 있다. 블록 라우팅 라인들(198 내지 244)이 도 3의 다양한 블록-내 스위치들(42) 및 블록 라우팅 버퍼(48)에 결합되기 때문에, 이것은 도 11의 블록 라우팅 라인들(198 내지 244) 중 하나로부터 외부 블록들(32)에서 또는 인접한 로우들(38)에서 생성되는 신호들을 수신함으로써 달성될 수 있다. 이것은 로우(38)가 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)뿐만 아니라 로우 라우팅 라인들(178, 180, 182, 184, 186, 188, 190, 및 192)로부터 인접 로우들(38)에서 또는 또 다른 블록들(32)에서 생성되는 임의의 결과들을 수신하게 할 수 있다(예컨대, 로우 라우팅 라인들(162, 164, 166, 168, 170, 172, 174, 및 176)이 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)로부터 신호들을 수신할 때). 이 방식으로, 블록-내 스위치(42)는 로우(38)를 인접한 로우들(38) 및 다른 블록들(32)과 결합할 수 있다.

이렇게 하여, 몇몇 실시예들에서, 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)은 제 1 블록(32)로부터 신호들을 제 2 블록(32)에 제공하는데 이용될 수 있고, 이에 의해 신호들은 제 1 블록(32)에서 제공되는 결과들에 기초하여 제 2 블록(32)에 전원을 인가하는 신호로 이용될 수 있다. 예를 들어, 제 1 블록(32)이 결과를 제공하는 로우(38)를 포함할 때, 이 결과는 다른 블록(32)에 대해 분석을 수행하기 위해 전원을 인가할 시간이라는 표시자 역할을 할 수 있다. 이 방식으로, 몇몇 블록들(32)은 FSM 격자(30), 및 그에 따라, 시스템(10)의 전체 전력 소비를 절감하기 위해 사용되고 있지 않을 때 전원 차단 상태에 있을 수 있다. 이 방식으로 주어진 블록(32)에서의 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)은 FSM 격자(30)에서의 다른 블록들(32)의 동적 전력 인가를 가능하게 하는데 이용될 수 있다.

도 12는 블록들(32) 중 임의의 블록에 대한 블록 활성화 로직(248)의 블록도를 예시한다. 블록 활성화 로직(248)은 그것이 대응하는 블록(32)을 정적으로 및/또는 동적으로 활성화(예컨대, 전력-인가)하도록 동작할 수 있다. 블록의 이 정적 및/또는 동적 전력은 일반적으로 블록(32)에 적응적으로 전력-인가하는 것 및/또는 전력-차단하는 것으로 지칭될 수 있다는 것이 인식되어야 한다. 블록(32)의 동적 전력-인가는 도 11에 관하여 이전에 설명된 바와 같이, 현재 작동되는 블록(32)으로부터의 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)로부터 신호들을 수신하는 것을 포함할 수 있다. 예를 들어, 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)은 현재 작동되는 블록(32)으로부터의 결과(예컨대, 현재 작동되는 블록(32)에서 발견된 매칭을 표시하는)를 제공할 수 있다. 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)로부터 신호들을 수신하는 것 외에, 블록 활성화 로직(248)은 또한 블록 라우팅 전력 선택 라인들(250, 252, 254, 256, 258, 260, 262, 및 264)(총괄하여 이후에 "블록 라우팅 전력 선택 라인들(250 내지 264)"로 지칭됨)을 수신(예컨대, 동적 전력-인가 부분에서)할 수 있다. 이들 블록 라우팅 전력 선택 라인들(250 내지 264)은 처음에 블록 전력 선택 라인들(250 내지 264)에 따라 전송될 값들로 프로그램되는 구성 레지스터에 결합되고 그 구성 레지스터로부터 신호들을 수신할 수 있다. 블록 라우팅 전력 선택 라인들(250 내지 264)에 의해 제공되는 신호들은 FSM 격자(30)의 초기 구성 동안 수행되는 초기 프로그래밍에 의해 결정될 수 있고, 이에 의해 신호들은 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)이 주어진 블록(32)에 동적으로 전력-인가하는데 이용될지 여부를 제어할 수 있다. 예를 들어, 블록 활성화 로직(248)은 입력 라인들로서 블록 라우팅 전력 선택 라인들(250 내지 264) 및 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244)을 이용하는 복수의 AND 게이트들(266, 268, 270, 272, 274, 276, 278, 및 280)(총괄하여 이후에 "AND 게이트들(266 내지 280)"로 지칭됨)을 포함할 수 있다. 이렇게 하여, 블록 라우팅 라인(230, 232, 234, 236, 238, 240, 242, 또는 244)이 또한 활성 신호(예컨대, "1")를 공급하는 대응하는 블록 라우팅 전력 선택 라인(250 내지 264) 없이, 현재 작동되는 블록(32)에서의 매칭의 표시와 같은, 활성 신호(예컨대, "1")를 공급함에도 불구하고, 어떤 활성 신호(예컨대, "1")도 AND 게이트들(266 내지 280) 중 각각의 게이트에 의해 제공(예컨대, 각각의 게이트로부터 발행)되지 않을 것이기 때문에, 블록 라우팅 전력 선택 라인들(250 내지 264)은 제어 신호들로서 동작할 수 있다.

각각의 AND 게이트들(266 내지 280)에 의해 제공되는 결과들이 OR 게이트(282)에 제공될 수 있다. 그러므로, 그것의 대응하는 블록 라우팅 전력 선택 라인(250 내지 264)뿐만 아니라 블록 라우팅 라인들(230, 232, 234, 236, 238, 240, 242, 및 244) 중 임의의 라인이 양의 결과(예컨대, "1")를 제공했다면, 그 후 8-입력 OR 게이트(282)는 라인(284) 상에 전력-인가 블록 신호로서 활성 신호(예컨대, "1")를 제공할 것이다. 이 전력-인가 블록 신호가 현재 작동되는 블록으로부터의 결과들을 포함하기 때문에, 그것은 동적 활성화 신호를 구성할 수 있다.

제 2 동적 활성화 신호는 블록 활성화 로직(248)에서 제공될 수 있다. 이 제 2 동적 신호는 AND 게이트(288)에 의해 제공되는 라인(286) 상에서 로우 활성 표시 신호일 수 있다. AND 게이트(288)는 예를 들어, 256 입력 AND 게이트일 수 있다. 예를 들어, AND 게이트(288)는 블록 활성화 로직(248)에 대응하는 블록(32)의 각각의 (예컨대, 256개의) SME들로부터 라인들(290) 상에 표시를 수신하는 블록 활성 감지 요소일 수 있다. 몇몇 실시예들에서, 블록(32)의 SME들로부터의 이 표시는 로우 라우팅 라인들로부터 분리된 제 2 경로를 따라 예를 들어, 로우 라우팅 라인들(162 내지 192)로부터 또는 직접 블록(32)의 SME들(34, 36)로부터의 라인들에서 수신될 수 있다. AND 게이트(288)는 블록 활성화 로직(248)에 대응하는 블록(32)에서의 SME들(34, 36) 중 임의의 SME가 활동적으로 분석(예컨대, 감지)하고 있는지 여부를 결정하는 것을 가능하게 할 수 있다. 이 방식으로, AND 게이트(288)는 (라인(286) 상의 활성 표시 신호로서) 블록(32)에 로우 상태 벡터를 제공하도록 동작한다. 라인들(284 및 286) 상의 동적 신호들은 OR 게이트(292)에 대해 제공될 수 있고, 이는 동적 신호들 중 어느 하나가 라인(294) 상에서 활성(즉, "1")이면 활성 신호(예컨대, "1")를 제공할 수 있다.

블록 활성화 로직(248)은 정적 전력-인가 부분을 더 포함할 수 있다. 이 정적 전력-인가 부분은 예를 들어, 전역적 전력 분할 레지스터(BPR; power partitioning register)(296)로부터 신호들을 수신할 수 있고, 블록 전력 분할 배정 레지스터(BAR; block power partition assignment register)(298)를 포함할 수 있다. 각각의 BPR(296) 및 BAR(298)은 BAR(298)이 각각의 블록(32)에 존재하는 동안 BPR(296)이 프로그래밍 인터페이스(56)의 부분일 수 있도록, 레지스터들일 수 있다. 일 실시예에서, BPR(296)은 예를 들어, 각각의 블록들(32)에 대해 제공되는 8-비트 코드를 제공할 수 있다. 이 코드(각각의 블록(32)에 대해 별개의 코드일 수 있는)는 블록들(32)이 예를 들어, 분석될 데이터의 스트림의 시작에서, 활성(예컨대, 블록(32)이 활성일 때)이어야 하는지에 대해 FSM 격자(30)의 각각의 블록들(32)에 지시할 수 있다. 대안적으로, 모든 블록들(32)에 지시하는(예컨대, 각각의 블록(32)이 그 자체와 관련되는 코드의 부분을 판독할 수 있는) 하나의 코드가 제공될 수 있다. 예를 들어, 코드는 데이터의 새로운 흐름이 탐색될 것인지 및 그들 블록들(32)의 전력 인가를 가능하게 하기 위해 관련 블록들(32)에 활성화 신호들을 전송할 수 있는지 여부를 표시할 수 있다(예컨대, 특정한 블록(32)이 블록들(32)이 전력-인가되거나 오프 상태인 채로 있을 수 있도록, 데이터의 특정한 분석에 수반될 것인지 여부의 신호). 이 방식으로, BPR(296)은 예를 들어, 전역적 활성화 신호들을 특정한 탐색에 수반될 임의의 블록들에 제공할 수 있다.

BAR(298)은 처음에 수행될 특정한 탐색들(예컨대, 탐색될 데이터 스트림)에 기초하여, 예를 들어, 프로그래밍 인터페이스(56)로부터 지시들의 초기 세트에 기초하여 구성(예컨대, 셋-업)된다. 이는 예를 들어, 시스템(10)의 초기 전력 인가로 수행될 수 있다. BAR(298)은 처음에 특정한 탐색과 함께 활성화 값들을 제공하도록 구성될 수 있다. 예를 들어, BAR(298)은 처음에 프로그래밍 인터페이스(56)에 의해 미리설정되는 모든 배정에 대응하는 라인들(300, 302, 304, 306, 308, 310, 312, 및 314) 상에 신호들을 제공하도록 구성될 수 있다. 이들 신호들은 AND 게이트들(316, 318, 320, 322, 324, 326, 328, 및 330)(총괄하여 이후에 "AND 게이트들(316 내지 330)"로 지칭됨)에 각각의 입력들로서 수신될 수 있다. BAR(298)은 블록(32)이 특정한 시간에 사용될 것인지 여부에 기초하여(예컨대, 프로세싱되고 있는 현재 데이터에 기초하여) 신호들을 제공할 수 있다. 예를 들어, BAR(298)은 탐색될 데이터 스트림이 먼저 주어진 블록(32)에서 탐색될 때 이용될 수 있다. 이렇게 하여, BAR은 데이터 스트림이 상기 블록(32)에서 시작할 때 블록(32)을 파워-온(power-on)할 수 있다.

AND 게이트들(316 내지 330)에서의 제 2 입력은 BPR(296)에 의해 수신되는 정보(예컨대, 코드)에 대응하는 신호들일 수 있다. 예를 들어, FSM 격자(30)의 동작 동안, BPR(296)은 어떤 분석(예컨대, 탐색)이 수행될 것인지 표시하는 정보를 프로그래밍 인터페이스(56)로부터 수신할 수 있다. BPR(296)은 이 수신된 정보에 대응하는 신호들을 라인들(332, 334, 336, 338, 340, 342, 344, 및 346)에 제공할 수 있으며, 따라서 라인들(332, 334, 336, 338, 340, 342, 344, 및 346) 상에 제공되는 신호들은 수행되고 있는 모든 분석에 대응한다. 미리 설정된 BAR(298)의 값들이 BPR(296)의 값들에 매칭하면(즉, "1" 값이 하나 이상의 AND 게이트들(316 내지 330)의 입력들 양자 모두에서 수신되면), 그 후 활성 신호(즉, "1")는 그것의 입력들 양자 모두에서 활성 신호를 수신한 AND 게이트들(316 내지 330) 중 임의의 게이트에 의해 제공될 것이다. 따라서, AND 게이트들(316 내지 330)은 예를 들어, 착수된 탐색이 주어진 블록(32)을 이용할 때 활성화 신호들을 제공(예컨대, 착수될 탐색이 블록(32)이 착수하도록 프로그램되는 탐색에 매칭할 때를 결정)하도록 동작한다.

게다가, 각각의 AND 게이트들(316 내지 330)은 OR 게이트(348)에 결합될 수 있다. 이렇게 하여, AND 게이트들(316 내지 330) 중 임의의 게이트가 활성화되면(예컨대, "1"을 제공하면), 그 후 8-입력 OR 게이트(348)는 라인(350) 상에 활성 전력 분할 활성화 신호를 제공할 것이다. 이 전력 분할 활성화 신호가 블록 활성화 로직(248)의 초기 셋-업으로부터의 결과들을 포함하기 때문에, 그것은 정적 활성화 신호를 구성할 수 있다.

각각의 라인들(294 및 350)은 두 개의 AND 게이트들(354 및 356)을 포함하는 것과 같은, 전력 선택 회로(352)에 결합될 수 있다. 일 실시예에서, AND 게이트(354)는 라인들(350, 358 및 360)에 결합되는 3 입력 AND 게이트일 수 있다. 전력 선택 회로(352)의 라인(358)은 시작 SME 신호를 제공할 수 있다. 예를 들어, 탐색이 특정 블록(32)에서 시작할 것이라면, BAR(298)은 BPR(296)로부터의 전역적 설정들과 함께 각각의 블록(32)을 파워 온하도록 설정될 수 있다. 부가적으로, 데이터의 제 1 비트가 특정한 블록(32)에 의해 분석될 것이라면(예컨대, 블록이 데이터를 분석할 첫 번째라면), 그 후 라인(358)을 따르는 값은 시작 SME 신호로서 이 상태를 반영할 수 있다. 라인(360)은 탐색되는 플로우에 관계없이, 블록(32)의 불능화를 완전히 가능하게 한다. 이 방식에서, 라인(360)은 전역적 오버라이드(override)로서 동작한다. 전형적으로 라인(360)이 하이 신호(예컨대, 1)를 제공할 것이나, 블록(32)에서의 어떤 프로그래밍도 특정한 애플리케이션에 대해 사용될 예정이 아닐 때, 라인(360)은 블록 오프 신호(예컨대, 0)를 제공할 수 있다. 이는 수행되고 있는 현재 탐색 또는 수행될 다음 탐색에 기초하여 블록(32)의 블록 특정 활성화를 가능하게 한다. 일 실시예에서, 시작 SME 신호 및 블록 온/오프 신호들은 프로그래밍 인터페이스(56)로부터 수신될 수 있으며 예를 들어, 블록(32)이 프로세싱 사이클의 시작 시 요구되면 활성일(예컨대, "1"로 설정될) 수 있는 전력 분할 활성화 신호들로서 동작할 수 있다. 예를 들어, 라인들(358 및 360)로부터의 시작 SME 신호 및 블록 온/오프 신호들은 프로그래밍 인터페이스(56)가 주어진 블록(32)이 분석 동안 이용될 것인지 결정될 때 블록 활성화 로직(248)에 직접 액세스하게 한다.

일 실시예에서, 전력 선택 회로(352)는 블록 활성화 로직(248)의 정적 및 동적 부분들을 통합시킬 수 있다. 예를 들어, 전력 선택 회로(352)의 AND 게이트(356)는 라인들(350 및 360)(예컨대, 정적 입력들을 제공하는)뿐만 아니라, 라인(294)(예컨대, 동적 신호를 제공하는)에 결합되는 3 입력 AND 게이트일 수 있다. 이는 현재 작동되는 블록(32)으로부터 수신되는 신호들에 관계없이, 프로그래밍 인터페이스(56)에 의해 각각의 블록(32)의 작동에 대한 전체 제어를 가능하게 할 수 있다. AND 게이트들(354 및 356)에서 수신되는 신호들에 따라, 출력 신호들은 라인들(362 및 364) 상에 제공될 수 있다. 이렇게 하여, AND 게이트(354)로의 각각의 입력들이 활성(예컨대, "1")이면, 그 후 라인(362) 상의 출력 값(예컨대, 강제 블록 활성화 신호)은 활성(예컨대 "1")일 것이다. 유사하게, AND 게이트(356)로의 각각의 입력들이 활성(예컨대, "1")이면, 그 후 라인(364) 상의 출력 값(예컨대, 조건부 블록 활성화 신호)은 활성(예컨대, "1")일 것이다. 마지막으로, 블록 활성화 로직(248)은 라인들(362 및 364) 상에 결합되는 OR 게이트(366)를 포함할 수 있다. 이렇게 하여, AND 게이트들(354 또는 356) 중 어느 하나가 활성(예컨대, "1")이면, 그 후 OR 게이트(366)는 블록 활성화 로직(248)에 대응하는 블록(32)을 파워 온하기 위해 라인(368) 상에 블록 활성화 신호로서 활성 신호(예컨대, "1")를 제공할 것이다. 예를 들어, 라인(368) 상의 이 활성화 신호는 어떤 로우들도 선택되지 않도록 예를 들어, 블록들(32)의 로우 디코더들(row decoders)의 불능화를 가능하게 함으로써(활성화 신호가 로우(low)일 때) 작동하는 동적 판독 전용 메모리(DRAM)와 유사한 방식으로 동작할 수 있다. 로우들을 선택하기 위한 전력을 구동하지 않고 블록들(32)의 비트 라인들을 방전하지 않음으로써(또, DRAM의 동작과 유사하게), 전력은 대기 또는 절전 모드와 유사한 방식으로 절감된다. 따라서, 블록 활성화 로직(248)의 이용을 통해, 블록들(32)은 FSM 격자(30)의 전체 전력 소비가 예를 들어, 40, 30, 25, 또는 20 watts 미만으로 급격히 감소되게 하는 동시에, 전체 데이터 분석을 계속해서 가능하게 하면서, 그것들이 데이터 분석을 위해 요구될 때까지 오프 상태로 남겨질 수 있다.

도 13은 블록 활성화 로직(248)의 동작의 예를 예시한다. 상태도(370)는 "ABCDE"의 문자 스트링을 탐색하기 위해 전력-인가될 블록(32)뿐만 아니라 현재 작동되는 블록(32)의 상호작용을 도시한다. 지점(372)에서, 제1 문자, "A"는 현재 작동되는 블록(32)에서 탐색된다. 이 문자, "A"가 지점(374)에서 발견될 때, 현재 작동되는 블록(32)이 제 2 문자, "B"에 대한 탐색을 시작한다. 이때, 현재 작동되는 블록(32)은 또한 경로(376)에 예시된 바와 같이, 전력-인가될 블록(32)에 결과들을 제공할 것이다. 예를 들어, 전력-인가될 블록(32)이 문자 "D"까지 조건을 탐색하도록 요구되지 않는다면, 전력-인가될 블록(32)을 초기화하기 위한 시간을 소요할 수 있다. 이렇게 하여, 문자 "A"가 발견되었다는 표시는 전력-인가될 블록(32)에 대한 통지를 트리거할 수 있으며, 따라서 그것은 문자 "D"를 균일하게 탐색할 수 있다. 따라서, 현재 작동되는 블록(32)이 지점(378)에서 문자 "B"를 탐색하고, 지점(380)에서 문자 "B"를 발견하고, 지점(382)에서 문자 "C"를 탐색하며, 지점(384)에서 문자 "C"를 발견하는 동안, 전력-인가될 블록(32)은 블록 활성화 로직(248)에 의해 전력 인가될 수 있다. 이렇게 하여, 문자 "C" 표시가 전력-인가될 블록(32)에 의해 수신될 때, 전력-인가될 블록(32)은 지점(386)에서 문자 "D"를 탐색하고, 지점(388)에서 문자 "D"를 발견하고, 지점(390)에서 문자 "E"를 탐색하며, 지점(392)에서 문자 "E"를 발견하도록 준비될 것이다. 이 방식으로, 다수의 블록들(32)은 전체 탐색 동안 활성인(예컨대, 전력-인가되는) 각각의 블록 없이 하나의 탐색을 수행하는데 이용될 수 있다.

본 발명은 다양한 수정들 및 대안 형태들에 영향을 받기 쉬울 수 있지만, 특정 실시예들은 도면들에서 예로서 도시되며 본 명세서에서 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 정의되는 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다.

Claims

디바이스로서,
블록들 - 상기 블록들 각각은 로우들(rows)을 포함하고, 상기 로우들 각각은 프로그램가능한 요소들을 포함하고, 상기 프로그램가능한 요소들 각각은 분석될 데이터의 적어도 일부분을 분석하고, 상기 분석의 결과를 선택적으로 제공하도록 구성됨 -; 및
상기 블록들 중 하나의 블록에 대응하는 블록 활성화 로직
을 포함하고,
상기 블록 활성화 로직은 상기 블록에 동적으로 전력-인가(power-up)하도록 구성되고, 상기 블록 활성화 로직은, 상기 분석될 데이터의 일부분이 상기 블록에서 처음에 분석되어야 하는지 여부에 대한 표시에 적어도 부분적으로 기초하여 제 1 신호를 제공하도록 구성된 레지스터를 포함하는, 디바이스.
청구항 1에 있어서,
상기 블록 활성화 로직은 상기 블록의 상기 프로그램가능한 요소들 중 임의의 요소가 활성인지 여부에 대한 표시를 수신하도록 구성되는, 디바이스.
청구항 2에 있어서,
상기 블록 활성화 로직은 상기 프로그램가능한 요소들 중 임의의 요소가 활성인지 여부에 대한 상기 표시에 적어도 부분적으로 기초하여 상기 블록에 동적으로 전력-인가하도록 구성되는, 디바이스.
디바이스로서,
블록들 - 상기 블록들 각각은 로우들을 포함하고, 상기 로우들 각각은 프로그램가능한 요소들을 포함하고, 상기 프로그램가능한 요소들 각각은 분석될 데이터의 적어도 일부분을 분석하고, 상기 분석의 결과를 선택적으로 제공하도록 구성됨 -; 및
상기 블록들 중 하나의 블록에 대응하는 블록 활성화 로직
을 포함하고,
상기 블록 활성화 로직은 상기 블록에 동적으로 전력-인가하도록 구성되고, 상기 블록 활성화 로직은 상기 블록들 중의 다른 블록으로부터 분석의 결과의 표시를 수신하도록 구성되고, 상기 블록 활성화 로직은, 상기 블록들 중의 다른 블록으로부터의 상기 분석의 결과의 표시에 적어도 부분적으로 기초하여 상기 블록에 동적으로 전력-인가하도록 구성되는, 디바이스.
청구항 1에 있어서,
상기 블록 활성화 로직은, 상기 블록이 상기 분석될 데이터의 일부분의 분석에 수반될 것인지 여부와 관련되는 제 2 신호를 수신하도록 구성되는, 디바이스.
청구항 5에 있어서,
상기 블록 활성화 로직은 AND 게이트를 포함하고, 상기 AND 게이트는 상기 제 1 신호 및 상기 제 2 신호를 수신하고, 상기 제 1 신호 및 상기 제 2 신호에 적어도 부분적으로 기초하여 출력을 제공하도록 구성되는, 디바이스.
청구항 6에 있어서,
상기 블록 활성화 로직은 상기 출력에 적어도 부분적으로 기초하여 상기 블록에 전력-인가하도록 구성되는, 디바이스.
디바이스로서,
블록들 - 상기 블록들 각각은 로우들을 포함하고, 상기 로우들 각각은 프로그램가능한 요소들을 포함하고, 상기 프로그램가능한 요소들 각각은 분석될 데이터의 적어도 일부분을 분석하고, 상기 분석의 결과를 선택적으로 제공하도록 구성됨 -; 및
상기 블록들 중 하나의 블록에 동적으로 전력-인가하도록 구성된 블록 활성화 로직
을 포함하고,
상기 블록 활성화 로직은 AND 게이트를 포함하고,
상기 AND 게이트는,
상기 블록의 상기 프로그램가능한 요소들 중 임의의 요소가 활성인지 여부 또는 다른 블록으로부터의 분석의 결과가 수신되었는지 여부에 대한 제 1 표시를 수신하고,
분석될 데이터 스트림이 상기 블록에 의해 분석될 것인지 여부에 대한 제 2 표시를 수신하고,
상기 제 1 표시 및 상기 제 2 표시에 적어도 부분적으로 기초하여 블록 활성화 신호를 제공하도록
구성되는, 디바이스.
청구항 8에 있어서,
상기 블록 활성화 로직은 상기 블록 활성화 신호에 적어도 부분적으로 기초하여 상기 블록에 전력-인가하도록 구성되는, 디바이스.
블록들을 포함하는 디바이스에 의해 수행되는 방법으로서,
블록이 데이터의 적어도 일부분의 분석에 수반되어야 하는지 여부에 관한 제 1 표시를 수신하는 단계;
분석될 상기 데이터의 일부분이 상기 블록에서 처음에 분석되어야 하는지 여부에 대한 제 2 표시를 제 2 레지스터로부터 제공하는 단계; 및
상기 제 1 표시와 상기 제 2 표시의 비교에 적어도 부분적으로 기초하여 상기 블록에 대해 제 1 활성화 신호를 제공하는 단계
를 포함하는, 방법.
청구항 10에 있어서,
상기 블록의 프로그램가능한 요소들 중 임의의 요소가 활성인지 여부에 대한 제 3 표시를 수신하는 단계를 포함하는, 방법.
청구항 11에 있어서,
상기 분석될 데이터의 적어도 일부분의 분석의 결과의 제 4 표시를 제2 블록으로부터 수신하는 단계를 포함하는, 방법.
청구항 12에 있어서,
상기 제 3 표시와 상기 제 4 표시의 비교에 적어도 부분적으로 기초하여 제 2 활성화 신호를 제공하는 단계를 포함하는, 방법.
청구항 13에 있어서,
상기 블록이 전력공급되게(powered) 하도록 구성된 블록 활성화 신호를 제공하는 단계를 포함하고, 상기 블록 활성화 신호는 상기 제 1 활성화 신호와 상기 제 2 활성화 신호의 비교에 적어도 부분적으로 기초하는, 방법.
디바이스로서,
프로그램가능한 요소들의 제 1 블록 - 상기 프로그램가능한 요소들 중 적어도 하나는 분석될 데이터의 적어도 일부분을 분석하고, 상기 분석의 결과를 제공하도록 구성됨 -;
프로그램가능한 요소들의 제 2 블록; 및
상기 제 2 블록에 전력을 인가하기 위한 신호로서 상기 제 1 블록에 의해 제공되는 상기 결과를 선택적으로 라우팅하도록 구성된 블록 스위치
를 포함하는, 디바이스.
청구항 15에 있어서,
상기 제 1 블록으로부터 상기 결과를 수신하도록 구성된 블록 활성화 로직을 더 포함하는, 디바이스.
청구항 16에 있어서,
상기 블록 활성화 로직은 상기 결과에 적어도 부분적으로 기초하여 상기 제 2 블록에 전력-인가하도록 구성되는, 디바이스.
블록들을 포함하는 디바이스에 의해 수행되는 방법으로서,
프로그램가능한 요소들의 제 1 블록의 적어도 일부분을 이용하여 데이터를 분석하는 단계;
프로그램가능한 요소들의 제 1 블록의 적어도 일부분을 이용하여 상기 데이터를 분석한 결과에 적어도 부분적으로 기초하여 활성화 신호를 프로그램가능한 요소들의 제 2 블록에 제공하는 단계;
상기 활성화 신호에 기초하여 상기 프로그램가능한 요소들의 제 2 블록을 활성화하는 단계; 및
상기 프로그램가능한 요소들의 제 2 블록의 적어도 일부분을 이용하여 상기 데이터를 분석하는 단계
를 포함하는, 방법.
청구항 18에 있어서,
상기 활성화 신호는 제 2 로직 블록에 전력-인가하기 위한 표시를 포함하는, 방법.
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