JP2001282617A - 共有されたキャッシュを動的に区分するための方法及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 共有されたキャッシュを動的に区分するため
の方法、システム及び信号発生媒体を提供する。 【解決手段】 それぞれ分断されたアドレス領域を含
み、別々に分断された複数のエンティティの間に共有さ
れるキャッシュメモリは、各エンティティを相互に妨害
させることなく複数のエンティティそれぞれにアロケー
トされた記憶領域を動的に分割するキャッシュセグレゲ
ータを含む。また、上記キャッシュメモリを含むマルチ
プロセッサシステム、そのための方法、該方法を含むプ
ログラムを記憶するための信号発生媒体も提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、記憶
階層におけるキャシュ方法に関し、より詳細には共有さ
れたキャッシュにおける分断された記憶領域の動的アロ
ケーション方法及びシステムに関する。

【０００２】

【従来の技術】キャッシュは、記憶階層内において用い
られ、アクセスの遅延を低減させるものである。記録階
層の各レベルは、サイズを有しており、記録階層にアク
セスすることに伴う性能上の不都合を有している。典型
的には、より大きい記憶容量をもつレベルが、より大き
い性能上の不都合を呈する。例えば、コンピュータにお
ける従来のメモリ記憶階層（キャッシュを含まない）
は、少数のプロセッサレジスタと、ソリッドステートメ
モリと、磁気ディスクと、磁気テープとからなる。

【０００３】キャッシュは、記録階層へと追加されるこ
とで、参照を局所的に行わせる効果に基づいて性能を改
善させている。キャッシュは、その下層となる記憶層よ
りも性能上の不都合が少なく、下の階層から最も最新に
参照されるアイテムを記憶する。

【０００４】図１は、記憶階層におけるより下層の大容
量記憶部１１に対して、セット・アソシエーティブ(set
associative)キャッシュ１０がどのようにして繰り返
しマップを行うか、が示されている。大容量記憶部１１
は、固定されたサイズの複数のライン１２へと分割され
ている。知られているように、この“ライン”１２は、
キャッシュに記憶される最小ユニットである。各キャッ
シュセットは、大容量記憶部から、小さな、有限の数の
ラインをどのような所定の時間においても記憶する。各
ラインは、固定セット１３を含み、この固定セット１３
の内容がキャッシュ内に記憶されることになる。直接マ
ップされたキャッシュは、単純なワンウェイ（すなわち
セットあたり１ライン）セット・アソシエーティブ・キ
ャッシュとされていることに留意されたい。

【０００５】図２は、リニアアレイとして構築された２
ｎセットを含む従来のセット・アソシエーティブ・キャ
ッシュによりアドレスがどのようにして翻訳されて行く
かを示した図である。アドレス要求は、タグ２１と、イ
ンデックス２２とを含んでいる。

【０００６】インデックス２２は、どのセット１３（例
えば、図１に示す）がキャッシュ参照をフィールドする
かを示すものであり、タグ２１は、キャッシュセットの
ラインの１つに、アドレスされたラインが記録されてい
るか否かを決定する。このアドレスのブレークダウン
は、例えばｎを正数とすると２ｎのキャッシュセット
を、記憶階層における下層の記憶部に対して２ｎ＋ｍの
ラインへと繰り返しマップすることになる。

【０００７】キャッシュは、多くの場合高速記憶部を少
数含み、多くの場合高速記憶部は高価なので、高速記憶
部を共有することが効果的である。例えば、ディスクキ
ャッシュ及びファイルキャッシュは、典型的には多重の
クライアントにより共有されている。

【０００８】共有メモリを有するマルチプロセッサは、
単一のメモリ階層を共有する複数のプロセッサからな
る。メモリ階層の一部として各プロセッサは、典型的に
は別のプロセッサには共有されないキャッシュの１つ以
上の層を含んでいる。加えて、プロセッサキャッシュと
メインメモリとの間のメモリ階層へと、共有キャッシュ
を導入することが効果的である。共有された大きなキャ
ッシュは、ノンユニフォームメモリアクセス（ＮＵＭ
Ａ）システムにおけるアクセスの不都合を、特に緩和す
る効果がある。この用途目的のため、ＮＵＭＡシステム
は、分散メモリを含むスケーラブルマルチプロセッサと
して規定されており、各プロセッサのメモリアクセス遅
延は、アクセスされるメモリがシステム内においてどこ
に位置しているかに依存して変動する。

【０００９】時には、共有メモリを含むマルチプロセッ
サを区分して、多数の独立した単独のシステムであるか
のように、単一のシステムを動作させることが必要とな
る。各区分は、プロセッサのサブセットと、メインメモ
リの分断された部分とからなる。本願における目的にお
いては、“分断”とは、互いに重なり合わない別々のア
ドレス領域を意味する。

【００１０】プロセッサの区分は独立して行われるの
で、これらのプロセッサの区分は、実際には異なったメ
モリ位置を参照することになる同一のアドレスを発生さ
せる。これは、メインメモリの実際的な区分が、キャッ
シュよりも下層側のレベルで生じる場合、共有キャッシ
ュに対して問題を生じさせる。すなわち、プロセッサの
区分により、異なったメモリ位置を参照するため同一の
アドレスを用いることになるので、例えば論理的な妨害
といった破壊的な衝突を、共有キャッシュに発生させ
る。

【００１１】このような衝突を避けるために、上述した
共有キャッシュを区分することができる。しかしなが
ら、キャッシュを共有するプロセッサの区分それぞれに
よりキャッシュされるアイテムを、別々に同定するため
の機構が必要とされる。キャッシュは、１つの区分から
のアイテムが、別の区分から上書きされてしまわないよ
うにする必要があると共に、読み出される場合には各区
分から正確なアイテムを戻す必要がある。本発明に先行
する従来システムにおいては、上述したメカニズムは提
供されていない。

【００１２】キャッシュの性能は、キャッシュが多くの
場合にアクセスされる下の階層に対する参照を効果的に
受け取るので、記憶階層の全体の性能に対して重要であ
る。したがって、キャッシュのアクセスに対してわずか
な遅延ですませるか、又は全く遅延を与えずにキャッシ
ュを区分するメカニズムが必要とされている。繰り返す
ことになるが、本発明に先行する従来には、このような
メカニズムは提供されたことはない。

【００１３】マルチプロセッサ区分におけるメモリの必
要性は、マルチプロセッサのワークロードに依存して変
化し、マルチプロセッサが必要とするキャッシュ領域の
量は、動的に変化して行く。したがって、均一ではない
サイズのキャッシュ区分を発生させるメカニズムが必要
とされる。これは、従来のシステム及び方法においては
可能ではなかった。

【００１４】さらに、時にはプロセッサ区分に対してあ
る程度の量のキャッシュ記憶領域を保証して、システム
性能の所望レベルを達成する必要がある。したがって、
区分に対してアロケートされるキャッシュ領域の量を特
定するメカニズムが必要であろう。要求が変化した場合
には、共有キャッシュを再区分することができることが
望ましい。本発明に先行する従来のシステムにおいて
は、キャッシュ区分の数、又は各区分にアロケートされ
る領域の量を動的に調節するメカニズムは提供されてい
ない。

【００１５】概ね各プロセッサ区分は、キャッシュ方法
による利益を受けるため、共有キャッシュの所定の部分
を使用することができるようにされている必要がある。
したがって、複数の区分の間でのキャッシュ領域の使用
の均衡化を保持させるメカニズムが必要とされている。
繰り返すことになるが従来のシステムには、上述した構
造及び方法は含まれていない。

【００１６】したがって、プロセッサが別々の領域を有
するようにマルチプロセッサシステムを区分する共有キ
ャッシュメモリを用いる従来のマルチプロセッサシステ
ムにおいては、同一のアドレスを異なったアドレス領域
へとキャッシュさせてしまうといった問題が発生する。
すなわち、共有キャッシュは、多重アドレス領域の間を
区別することができない。

【００１７】本発明に先行して、上述した問題が当業者
により認識されたことはなく、又上述のメカニズムが、
上述した問題を解決するために提供されたことはない。

【００１８】

【発明が解決しようとする課題】従来の方法及び構造の
上述した問題及び別の問題に鑑み、本発明は、共有キャ
ッシュを動的に区分するための方法及び構造を提供する
ことを目的とする。

【００１９】本発明の別の目的は、キャッシュの共有が
望ましくない場合には、複数の部分へと分断された共有
キャッシュの記録部を区分するためのシステムを提供す
ることを目的とする。

【００２０】

【課題を解決するための手段】本発明の第１の構成によ
れば、分断されたアドレス領域を含む個々に分断された
複数のエンティティの間で共有されるキャッシュメモリ
が提供される。キャッシュメモリは、複数あるエンティ
ティのうちの各エンティティに対してアロケートされる
記憶領域を、アクセス要求の内容に基づいて動的に分離
するためのセグレゲータを含んでいて、エンティティの
それぞれの間を妨害することがないようにさせている。

【００２１】本発明の上述した第１の構成の第１の態様
においては、従来のセット・アソシエーティブ・キャッ
シュのタグは、キャッシュ中の各区分に固有の“パーテ
ィション識別部（ＰＩＤ）”を含むように拡張される。
キャッシュがアクセスされる場合には常に、タグ記憶及
びタグ比較の双方の目的のためＰＩＤが提供され、タグ
の一部分として含まれる。

【００２２】ＰＩＤタグ拡張は、区分へのキャッシュ記
憶領域の均衡化を保証するものではなく、又区分へとそ
の区分自体が使用するキャッシュ部分を確保することを
可能とするものでもない。むしろ、複数の区分は、記憶
部に対して競合し、どのような所定の区分によって占有
されるキャッシュの部分でも動的に変化する。したがっ
て、区分へとキャッシュ領域をアロケートするためのメ
カニズムは必要とされない。

【００２３】このようなキャッシュ区分メカニズムは、
いくつかの効果を有する。まず、区分間でのキャッシュ
ラインの競合が定常的に引き起こされることが予測さ
れ、各区分は、そのアクセス回数、すなわち必要性に比
例したキャッシュの部分を占有することになる。このメ
カニズムは、区分のキャッシュリソースの必要性に対し
て動的な調節を与える。

【００２４】ついで、このキャッシュ区分機構は、従来
のキャッシュの構成に対する意義ある付加が、タグコン
パレータの幅をわずかに広げるだけでなされるので、キ
ャッシュ性能に対してわずかな影響しか与えないことで
ある。

【００２５】個々のビット比較は、並列的に実行される
ので、ビット比較が積み重ねられた結果として比較にお
ける遅延の増加のみが生じる。これは、ワイアド−ＯＲ
論理を用いて共に構成されているので、どのような遅延
増加であってもビットコンパレータの追加により生じる
ワイアド−ＯＲ接続の容量負荷のわずかな増加により生
じるものである。これは、全体のキャッシュアクセス遅
延に比較してほとんど無視できる。

【００２６】第３に、このキャッシュ区分機構は、従来
のセット・アソシエーティブ・キャッシュへと、ごくわ
ずかの追加ハードウエアしか必要としない。タグ記憶部
は、それぞれのタグについてのＰＩＤの分の記憶部を含
むように拡張される必要があるが、ＰＩＤは、区分の数
が少ないと考えられるので、少ないビット数にすぎない
ことが期待される。加えて、キャッシュタグコンパレー
タは、ＰＩＤビットに対する少ない数のビットコンパレ
ータを含むようにする必要がある。

【００２７】本発明の第２の態様においては、キャッシ
ュセットを、各グループが独立したセット・アソシエー
ティブ・キャッシュのように機能する分断されたグルー
プへと区分することを可能とする。

【００２８】この態様は、キャッシュアクセスアドレス
のインデックス部分を、区分によるキャッシュセットう
ちのサブセットの使用を規制するように動作させる機能
を提供する。キャッシュがアクセスされる場合には常
に、区分セレクタ及び区分セレクタマスクが与えられ
て、インデックスのアドレス可能性を割り当てるべく、
インデックスビットのいくつかを固定するために用いら
れる。これは、基本的にはセット・アソシエーティブ・
キャッシュをより小さな、独立したセット・アソシエー
ティブ・キャッシュへと分割する効果を有する。固定ビ
ットで置き換えることができるどのようなインデックス
ビットでも、タグの一部として処理することができる。

【００２９】第２の態様のキャッシュ区分メカニズムは
いくつかの効果を有する。まず、キャッシュセット毎に
分割することは、区分が個々のキャッシュラインと競合
しないのでキャッシュの完全な随伴性を各区分に提供す
るすることを可能とすることにある。多くの検討によ
り、セット随伴性の性能上の効果が示されている。

【００３０】ついで、このキャッシュ区分メカニズム
は、従来のセット・アソシエーティブ・キャッシュの構
成と比較して、キャッシュ性能に無視しうる程度しか影
響を与えない。キャッシュインデックスの数ビットを制
御するために必要な、わずかな論理的遅延が生じ、タグ
コンパレータの幅を、変更されるインデックスのどのよ
うなビットでも含むように拡張する必要がある。論理的
遅延は、特定のインデックスビットを区分セレクタから
のビットで置き換えることによるものであり、ほぼゲー
ト２つ分の遅延を与える並列１−ビットマルチプレクサ
により生じる。１−ビットマルチプレクサは、知られて
いるように常に２つの論理ＡＮＤ機能からなる論理ＯＲ
を実行させることにより構成されるので、ゲート２つ分
の遅延が生じる。タグコンパレータの拡張は、上述した
と同一のワイアド−ＯＲ機構により行われる。

【００３１】第３に、このキャッシュ区分機構は、従来
のセット・アソシエーティブ・キャッシュ構成に対し
て、きわめてわずかの追加ハードウエアしか必要としな
い。タグ記憶部は、各タグで置換されたインデックスビ
ットの記録部を含むように拡張される必要があるが、区
分の数が少ないものと考えられるので、少ない数のビッ
トのみが置き換えられるものと期待できる。加えて、各
タグコンパレータは、置き換えられたインデックスビッ
トについての少ない数のビットコンパレータを含むよう
に拡張する必要がある。最後に、少数の１−ビットマル
チプレクサが特定のビットを固定するために必要とな
る。

【００３２】第４には、この機構は、記憶部が区分セレ
クタ及び区分セレクタマスクによってアロケートされる
ので、区分毎にキャッシュ記録部を保証することにな
る。区分の間で共有される領域では、競合は生じない。
このメカニズムは、キャッシュ区分のサイズを可変と
し、適切なサイズとされた区分は、すべての区分に対す
る記憶部を均衡化させるようにアロケートすることがで
きる。

【００３３】第５に、このメカニズムは、アロケーショ
ンがキャッシュアクセス毎に付与される、区分セレクタ
及び区分セレクタマスクにより完全に決定されるので、
区分にアロケートされるキャッシュ記憶部の量を動的に
変化させることができる。したがって、区分は、リソー
スの必要性に適合するように容易に調節することができ
る。

【００３４】最後に、このメカニズムは、区分に対する
アクセスがアクセス毎に付与される区分セレクタ及び区
分セレクタマスクにより完全に決定されるので、キャッ
シュ区分の共有を可能とする。

【００３５】本発明はまた、第１及び第２の態様の上述
したキャッシュメモリを含むマルチプロセッサシステ
ム、共有キャッシュメモリを動的に区分する方法、及び
本発明の方法を実行するためのプログラムを記憶した信
号提供媒体をも含むものである。

【００３６】上述した目的及びその他の目的、構成及び
効果については、図面をもってする本発明の好適な実施
例の詳細な説明により、より理解されよう。

【００３７】

【発明の実施の形態】図面、より具体的には図３〜図７
を参照しつつ、本発明の方法及び構造の好適な実施例を
示す。

【００３８】本発明は、共有キャッシュを区分するため
の機構を提供するものである。理解を容易且つ確実にす
るために、図面を通じて本発明において共通する同一の
要素を指定するために同一の参照符号を用いる。

【００３９】（第１の態様）本発明の第１の態様におい
ては、従来のセット・アソシエーティブ・キャッシュの
キャッシュタグは、各区分に固有のパーティション識別
部（ＰＩＤ）を含むように拡張される。このタグは、図
２に示すように通常“ｍ”ビットとされる。

【００４０】図３は、ＰＩＤ３１を含む典型的なアクセ
ス要求と、タグ部分３２と、インデックス部分３３とを
示す。すなわち、図３は、図２のアドレスタグがどのよ
うにしてＰＩＤ３１を含むように拡張されるかを示すも
のである。キャッシュが特定区分内において例えばプロ
セッサといったエンティティによりアクセスされる場合
には常に、ＰＩＤ３１が与えられ、ＰＩＤ３１は、タグ
ルックアップの一部として含まれる。

【００４１】このようにして、それらのＰＩＤ及びそれ
らのすべてのキャッシュタグが異なることになるので、
分断された区分は、同一のアドレスを用いてキャッシュ
にアクセスすることが可能となる。したがって、本発明
によれば論理的な妨害が防止できる。図３のＰＩＤは、
ｐビットのＰＩＤで２ｐ個の分断された区分をサポート
している。

【００４２】このように、第１の実施例においては、共
有されたキャッシュの区分は、タグビットをＰＩＤを含
むように、例えば加えることにより変化させることで行
われる。図３の実施例におけるＰＩＤ３１は、タグの前
に加えられていることに留意されたい。しかしながら、
ＰＩＤは、タグの後ろ側で、インデックスの前に加える
こともできるし、又はタグビットと共に混合することも
できる。ＰＩＤは、システムのコンパレータにより、上
述したようにして認識できることのみが重要である。

【００４３】図４は、８までの分断された区分を与える
ことができるＮ−ウエイセット・アソシエーティブ・キ
ャッシュについて、本発明の第１の実施例を用いる典型
的なシステム４０を示す。より多くの又はより少ない区
分をＰＩＤのビット数を変化させて与えることもできる
（例えば、３ビットが、８の分断された区分を与える
が、これが２３となる。）。このため、ＰＩＤは、プロ
セッサに固有ではなくなるが、所望する区分の数に固有
のものとされる。区分の数は、プロセッサの数に依存す
るものではない。

【００４４】図４のシステム４０では、アドレスタグ及
びＰＩＤの付近に“Ｎ”タグ記憶アレイ４１及び“Ｎ”
データ記憶アレイ４２が示されている。これらのタグア
レイ及びデータアレイは、アドレスのインデックスを受
け取る。コンパレータ４３は、タグアレイからの入力を
受け取って、ヒット又はミスを決定する。コンパレータ
４３はまた、ＰＩＤ３１及びタグ３２を受け取る。コン
パレータ４３は、例えば、選択されたＮのうちの１とい
った出力を、Ｎ対１バスマルチプレクサ４４へと与え
る。マルチプレクサは、データアレイからの入力を受け
取り、データを次のプロセスステップへと与える。すな
わち、ルックアップ動作の間に“ヒット”すると、コン
パレータ４３は、それぞれのデータ記録アレイ４２から
のデータを受け取るマルチプレクサ４４へと出力を与
え、このマルチプレクサ４４がデータを与えている。

【００４５】それぞれの区分は、各区分に付随する固有
の３−ビットＰＩＤを含んでいて、ＰＩＤ３１は、キャ
ッシュが参照される場合には常にアドレスと共に与えら
れている。ＰＩＤは、３ビットに制限されるものではな
く、設計者への制約及び必要に応じて３ビットよりも多
く、又は少なくすることができる。３ビットは、理解を
容易にするために本発明の態様において用いるにすぎな
い。

【００４６】Ｎタグ記録アレイ４１は、それぞれ３ビッ
ト分だけ広げられていて、ＰＩＤ３１に適合するように
されている。データがキャッシュへと記録される場合に
は、ＰＩＤ３１は、タグと共に記録される。タグコンパ
レータ４３は、参照アドレスからタグと共にＰＩＤを受
け取る。Ｎパラレルタグ等価比較は、タグ４１に記憶さ
れたＰＩＤ３１と、キャッシュ参照部に与えられたＰＩ
Ｄ３１との間の比較を含むように拡張される。

【００４７】図４のシステムは、ルック−アップ動作及
びストア−イン動作の双方に対して適応させることがで
きる。ルック−アップ動作の間の“ヒット”について上
述したように説明したが、当業者によれば、本願の全体
について概観できるものと考えられる。このため、ルッ
クアップについての詳細な説明は簡略化のため、本願に
おいては行わない。

【００４８】同様にして、“ミス”が発生した場合に
は、その後ストア−イン動作が行われる。ストア−イン
動作はまた、良く知られたものである。簡単に言えば、
ＰＩＤを含むタグ比較が再度行われる。“ヒット”がタ
グアレイのうちの１つにおいて発生する場合には、その
後コンパレータ４３は、マルチプレクサ４４を用いて、
データが対応するデータアレイ内に記憶され、タグアレ
イがタグ３２及びＰＩＤ３１でアップデートされる。

【００４９】この第１の実施例は、いくつかの効果を有
する。例えば、記憶部に対して競合する区分及び所定の
区分により占有されるキャッシュの部分は動的に変化す
る。したがって、キャッシュ領域に区分をアロケートす
るメカニズムは必要とされない。

【００５０】区分間におけるキャッシュラインの競合
は、定常的に発生することになるものと考えられ、各区
分は、そのアクセス回数、すなわち必要性に比例したキ
ャッシュ部分を含む。この第１の実施例の技術及びキャ
ッシュ区分システムは、区分のキャッシュリソースの必
要性に対して動的に調整を行う。

【００５１】加えて、第１の態様は、従来のキャッシュ
構成に対して意義ある付加が、タグコンパレータの幅を
わずかに広げるだけですむので、キャッシュ性能には無
視できる程度の影響しか与えない。

【００５２】しかしながら、本発明の第１の態様は、区
分に対するキャッシュ記憶部の“均衡性”を保証するも
のでもなく、又区分がそれ自体が使用するためキャッシ
ュの部分を保存しておくことを可能とするものではない
といった不都合がある。

【００５３】すなわち、タグがＰＩＤを含むように拡張
される場合に、区分は、共有キャッシュセット内の記憶
部について競合する。領域について競合することで、１
つの区分は常に他の区分よりも“ゲットイン”、例えば
満たされることになる。典型的には、ある程度の時間の
後定常状態となる。しかしながら、区分により用いられ
るキャッシュ記憶領域がアクセス回数、すなわち必要性
に応じて動的に調節されるという効果はあるものの、あ
る区分は、より少ない量の領域しか許されないことも考
えられる。

【００５４】（第２の態様）第２の態様は、第１の態様
の上述したいくつかの不都合を改善するようにしたもの
である。簡単に説明すると、第２の態様は、区分の所定
の１つに対して“保証された領域”を指定するものであ
る。

【００５５】本発明の第２の態様においては、図５〜図
７に示されるようにキャッシュのインデックスセットが
分断されたグループへと区分されるか、又は種々のサイ
ズのキャッシュへ区分へと区分され、各区分には、それ
らの必要性に適合したサイズの固有のキャッシュ区分が
アロケートされる。

【００５６】さらに、キャッシュ区分のサイズは、動的
に変化されて、リソースの必要性に対して調整される。

【００５７】第２の態様においては、キャッシュ区分
は、キャッシュに対して指令されるアドレスにおけるイ
ンデックスビットのいくつかを、参照を行う区分に基づ
いた特定の値へと強制（例えば割り当てる）することに
より行われる。この“割り当て”は、キャッシュ内の全
セットの一つのサブセットへとインデックスを規制する
効果を有している。

【００５８】図５には、第２の態様においてどのように
してキャッシュアドレスを操作してキャッシュ区分を与
えるかを示す。

【００５９】図５においては、高次のインデックスビッ
ト５２は、“区分セレクタ”により置き換えられて、イ
ンデックス３３をそれらの高次ビットが区分セレクタ５
２とされた２ｎ−ｐのキャッシュセットへと縮小させて
いる。

【００６０】置き換えられたインデックスビット５１
は、アドレスに対して有為なので、インデックスビット
５１にはタグ３２が加えられ、“ｐ”ビットだけ拡張さ
れている。置き換えられたインデックスビット５１は、
インデックス３３における最高次ビットとされても良
く、又は最低次ビットとすることもできることに留意さ
れたい。しかしながら、どのビットが置き換えられるビ
ットか、ということは、すべてのインデックスビット
が、インデックス自体、又は置き換えられたビット部分
のいずれかにおいてアドレス要求に際して保持される限
り、関連性を有するものではない。

【００６１】この実施例においては、区分セレクタ５２
により置き換えられるインデックスビットの数を各区分
に対して変化させ、サイズを変化させたキャッシュ区分
をアロケートし、リソースの必要性に応じて調節させる
ことができる。置き換えられるインデックスの最大数
は、最小のキャッシュ区分のサイズにより決定される
が、この理由は、“ｐ”ビットを置き換えることにより
キャッシュ区分のサイズが、２ｎ−ｐセットとなるため
である。

【００６２】置き換えられるインデックスビットの最大
数はまた、すべての“ｐ”ビットの置き換えが２ｐの分
断された区分を与えることになるのでキャッシュ区分の
最大数を規定することになる。置き換えられるインデッ
クスビットの最小の数は、ゼロであり、このようにする
ことでアドレスが変更されないキャッシュ全体からなる
単一のキャッシュ区分を与えることになる。

【００６３】これに加えて、第２の態様においては、図
６〜図７に示されるように“区分セレクタマスク”を含
む。すなわち第２の実施例においては区分セレクタ５２
は、例えば図７の７１で示される区分セレクタマスクを
伴っており、この区分セレクタマスクは、インデックス
のどのビットを区分セレクタ５２のビットで置き換える
かを特定する。これは、置き換えられるインデックスビ
ットの数を特定することにより、それぞれのキャッシュ
区分についてのサイズを動的に特定する効果を有する。
第２の態様では、アクセス毎に区分セレクタと区分セレ
クタマスクとが与えられている。

【００６４】区分セレクタマスクは、区分セレクタと同
一のビット数を有しており、そのビットは、高次ビット
から開始するキャッシュインデックスのビット部分に対
応している。マスクビットが設定されると、対応するイ
ンデックスビットが設定されたマスクビットと同一のビ
ット位置を有する区分セレクタビットにより置き換えら
れる。

【００６５】図６は、第２の態様のメカニズムを用いた
４つのキャッシュ区分、例えば１−４へと区分された１
６のインデックスセットを含むセット・アソシエーティ
ブ・キャッシュの１例を示した図である。

【００６６】区分１にアクセスするためには、図６に示
されるように高次インデックスビットだけを置き換え
る。区分２，区分３にアクセスする場合には、高次イン
デックスビットの３つすべてを置き換える。最後に、区
分４にアクセスする場合には、２つの高次インデックス
ビットを置き換える。図６においては、最小キャッシュ
区分サイズは、２つのセットである。さらに、“ｘ”
は、“don’t care”ビットを示す。

【００６７】このようにして、図６においてはインデッ
クスビット、又は複数のインデックスビットが区分セレ
クタビット又は区分セレクタの複数のビットで置き換え
られる。このような機能を実行させることにより、イン
デックスは、キャッシュの一部分に割り当てられること
になる。このため、バイナリ（ディジタル）計算を用い
ることにより、セレクタは、キャッシュをどのようにし
て分割するかを決定する。キャッシュ区分２を例として
区分セレクタビット“１００”という値は、キャッシュ
を８番目及び９番目のセットの間で分割することにな
る。さらに、“１１１”の区分セレクタマスクビットで
は、次の分割、例えばキャッシュ区分２とキャッシュ区
分３との間の区分は、１０番目と１１番目のセットの間
において行われる。区分セレクタマスクビットは、後述
するように単一ビットマルチプレクサを制御する。

【００６８】図７は、８つまでの分断された区分を与え
ることができるＮ−ウエイセット・アソシエーティブ・
キャッシュ７０に対して典型的な第２の態様の構成を示
した図である。例えば区分セレクタ及び区分セレクタマ
スクの形成といった区分情報は、区分数に依存する。区
分の数は２ｋであり、ここで、ｋは区分セレクタ及び区
分セレクタマスクビットの数を表す整数である。

【００６９】アドレスがキャッシュ７０に対して指令さ
れる毎に、区分セレクタ５２及び区分セレクタマスク７
１がまた、指令される。区分セレクタマスク７１のビッ
トは、それぞれ１−ビットマルチプレクサ７２を制御
し、この１−ビットマルチプレクサ７２は、インデック
スビット又は区分セレクタビットのいずれかを選択して
内部インデックスの一部とする。

【００７０】したがって、アドレスから所定の数、例え
ば図７では３つとなるまで、インデックスビットは、区
分セレクタビットにより置き換えられて、内部インデッ
クスを形成する。内部インデックスは、従来のセット・
アソシエーティブ・キャッシュと同じ方法によりタグと
データアレイとを参照するために用いられる。

【００７１】この態様のＮタグ記憶アレイは、それぞれ
３ビットだけ広げられていて、置き換え可能なインデッ
クスビット、すなわち区分セレクタビットにより置き換
えられる対象である参照アドレスのインデックスビット
を適正化させているので、これらが置き換えられても失
われることはない。データがキャッシュ中に記憶される
場合には、タグと共に３つの置き換え可能なインデック
スビットが記録される。この態様のタグコンパレータ４
３は、３つの置き換え可能なインデックスビットをタグ
と共に参照アドレスから常に受け取る。Ｎ並列タグの均
等な比較は、第１の態様におけるＰＩＤビットと同じ方
法においてタグに記憶された置き換え可能なインデック
スビットと、参照アドレスの置き換え可能なインデック
スビットとの間の比較を含むように拡張される。

【００７２】上述した本発明は、すべてセット・アソシ
エーティブ・キャッシュについて適用するものとされて
いるが、これらの限定されるわけではなく、メモリキャ
ッシュ、ディスクキャッシュ、ファイルキャッシュにつ
いても適用することができる。

【００７３】最も基本的な形態としては、上述した態様
のうちの１つを用いた本発明の方法８００を、図８のフ
ローチャートに示す。特に、分断されたアドレス領域を
有し別々に分断された複数のエンティティの間において
共有されるキャッシュメモリを区分する本発明の方法８
００は、エンティティのうちの１つからのアクセス要求
を受け取るステップ（ステップ８０１）を含む。その
後、ステップ８０２において記憶領域は、複数のエンテ
ィティのそれぞれのエンティティへとアロケートされ、
アクセス要求に基づいて動的に分割が行われ、エンティ
ティのそれぞれの１つにおいて妨害が発生しないように
させている。このような動的な分離は、上述した第１の
態様及び第２の態様のうちの１つの構成を通して行われ
る。

【００７４】図９に示すように、上述したハードウエア
及びプロセス環境に加えて、本発明の別の構成において
は、上述した共有キャッシュの動的な区分をコンピュー
タに実行させるための方法を含むものである。例えば、
この方法は、上述した特定の環境において実行すること
ができる。

【００７５】このような方法は、例えば中央処理ユニッ
ト（ＣＰＵ）を機能させることにより実行されて、機械
読み取り可能な指令のシーケンスとして実行させること
もできる。これらの指令は、種々のタイプの信号発生媒
体に存在させることができる。

【００７６】このようにして、本発明のこの構成は、Ｃ
ＰＵを含むディジタルデータプロセッサ及び上述したハ
ードウエアにより機械読み取り可能な指令のプログラム
を明らかに含む信号発生媒体を含む共有キャッシュの動
的区分方法を実行させるプログラム製品をも含むもので
ある。

【００７７】この信号発生媒体としては、１例として高
速アクセス記憶の代表である例えばＣＰＵ内に含まれる
ＲＡＭ（図示せず）を挙げることができる。これとは別
に、指令をＣＰＵにより直接的又は間接的にアクセス可
能な磁気データ記憶ディスケット９００（図９）といっ
た別の信号発生媒体に含ませることもできる。

【００７８】ディスケット９００、ＣＰＵ、又はこれら
以外に含まれているか否かによらず、指令は、種々の機
械読み取り可能なデータ記憶媒体、例えばＤＡＳＤ記憶
（例えば従来の“ハードドライブ”又はＲＡＩＤアレ
イ）、磁気テープ、電気的リード−オンリーメモリ（例
えばＲＯＭ、ＥＰＲＯＭ、又はＥＥＰＲＯＭ）、光学的
記憶媒体（例えば、ＣＤ−ＲＯＭ、ＷＯＲＭ、ＤＶＤ、
ディジタルオプティカルテープ等）、紙“パンチ”カー
ド、又はディジタル及びアナログ及び通信リンク及びワ
イヤレス通信といった通信媒体を含む別の好適な信号発
生媒体に記録することもできる。本発明の態様を例示す
るに当たり、機械読み取り可能な指令は、“Ｃ”といっ
た言語などからコンパイルされたソフトウエアオブジェ
クトコードを挙げることができる。

【００７９】これまで本発明を好適な実施例により説明
してきたが、当業者によれば、種々の変更、改良を行う
ことができることであろう。

【００８０】例えば、磁気ディスクブロックキャッシュ
又はファイルシステムファイルキャッシュといったコン
ピュータ記憶以外のアイテムの共有キャッシュにおいて
も区分は効果的であろう。このため、好適な態様は実施
例として示したにすぎず、本発明の制限するものではな
い。本発明の範囲は、請求項により規定されるものであ
る。

【００８１】以下に本発明を要約する。 （１）それぞれが分断されたアドレス領域を含み、別々
に分断された複数のエンティティの間に共有されるキャ
ッシュメモリであって、該キャッシュメモリは、前記各
エンティティを相互に妨害させることなく複数の前記エ
ンティティそれぞれにアロケートされた記憶領域を動的
に分離するキャッシュセグレゲータを含むキャッシュメ
モリ。 （２） 前記セグレゲータは、受け取ったアクセス要求
の内容に応じて前記記憶領域を動的に分離する、（１）
に記載のキャッシュメモリ。 （３） それぞれが分断されたアドレス領域を含み、別
々に分断された複数のエンティティの間に共有されるキ
ャッシュメモリであって、該キャッシュメモリは、複数
の前記エンティティのうちの１つからアクセス要求を受
け取るための手段と、前記各エンティティを相互に妨害
させることなく複数の前記エンティティそれぞれにアロ
ケートされた記憶領域を前記アクセス要求に応じて動的
に分離するための手段と、を含むキャッシュメモリ。 （４） 前記エンティティは、少なくとも１つのプロセ
ッサを含む、（３）に記載のキャッシュメモリ。 （５） 前記分離手段は、アクセス要求のキャッシュタ
グを拡張して複数の前記エンティティのうちのそれぞれ
１つを同定するための固有識別部を含ませるための手段
を含む、（３）に記載のキャッシュメモリ。 （６） 前記キャッシュは、セット・アソシエーティブ
・キャッシュを含む、（３）に記載のキャッシュメモ
リ。 （７） 前記固有識別部は、前記アクセス要求に含まれ
るパーティション識別部（ＰＩＤ）を含む、（５）に記
載のキャッシュメモリ。 （８） 前記ＰＩＤは、他のＰＩＤと互いに異なってお
り、前記キャッシュがエンティティによりアクセスされ
る場合には常に、前記ＰＩＤがタグルックアップの一部
として含まれるように与えられ、分断されたエンティテ
ィが前記キャッシュにアクセスするため同一のアドレス
を使用する、（７）に記載のキャッシュメモリ。 （９） 前記ＰＩＤのビット数を変更することにより分
離されたキャッシュ区分の数が変化し、前記区分の数
は、エンティティの数から独立する、（７）に記載のキ
ャッシュメモリ。 （１０） 前記ＰＩＤは、前記分離手段により分離され
た前記キャッシュのそれぞれの部分について固有とされ
る、（７）に記載のキャッシュメモリ。 （１１） 前記キャッシュメモリは、ディスクキャッシ
ュメモリ及びファイルキャッシュメモリのうちの１つを
含む、（３）に記載のキャッシュメモリ。 （１２） 前記分離手段は、固有識別部に応じてアクセ
ス要求のキャッシュインデックスがインデックスセット
のうちの特定のインデックスセット内に割り当てられる
ように割り当てるための手段を含む、（３）に記載のキ
ャッシュメモリ。 （１３） 前記割り当て手段は、前記エンティティの所
定のエンティティに対し、インデックスセットのうちの
保証された１つのセットを指定する、（１２）に記載の
キャッシュメモリ。 （１４） 前記キャッシュの前記インデックスセット
は、種々のサイズの分断されたグループに区分され、該
分断されたグループがキャッシュ区分であり、各キャッ
シュ区分は、キャッシュに対する要求に適合するサイズ
のキャッシュの固有部分にアロケートされている、（１
２）に記載のキャッシュメモリ。 （１５） 前記キャッシュ区分のサイズが、リソースの
必要性に対して動的に変化する、（１２）に記載のキャ
ッシュメモリ。 （１６） 前記割り当て手段は、アクセス要求における
インデックスビットの所定数を、参照する前記エンティ
ティに応じて特定の値とすることによりキャッシュ区分
を実行し、前記インデックスは、前記キャッシュのすべ
てのサブセットに割り当てられる（１２）に記載のキャ
ッシュメモリ。 （１７） さらに、“ｎ”−ビットインデックスのうち
の高次ビットを置き換えることにより前記区分を実行す
る区分セレクタを含ませることにより、高次ビットとし
て前記区分セレクタを含む２ｎ−ｐ（“ｐ”は、０以上
の整数を示す。）キャッシュセットへと減少させる、
（１２）に記載のキャッシュメモリ。 （１８） 置き換えられた前記インデックスビットが取
り去られ、該取り去られたインデックスビットが前記タ
グに加えられて前記タグを“ｐ”ビットだけ拡張する、
（１７）に記載のキャッシュメモリ。 （１９） 前記区分セレクタにより置き換えられたイン
デックスビットの数が各区分について変化して、サイズ
の変化するキャッシュ区分をアロケートする、（１７）
に記載のキャッシュメモリ。 （２０） 前記割り当て手段は、さらにアクセス要求に
おける区分セレクタを伴う区分セレクタマスクを含み、
前記区分セレクタマスクは、前記インデックスのうちの
どのビットが前記区分セレクタのビットにより置き換え
られるかを特定して、置き換えるインデックスビットの
数を特定することにより各キャッシュ区分のサイズを動
的に特定する、（１７）に記載のキャッシュメモリ。 （２１） 前記区分セレクタマスクは、前記区分セレク
タと同じビット数を有し、該ビットは、前記高次ビット
から開始する前記キャッシュインデックスのビット位置
に対応し、マスクビットが設定されると、対応する前記
インデックスビットが設定されたマスクビットと同一の
ビット位置を有する区分セレクタビットにより置き換え
られる、（２０）に記載のキャッシュメモリ。 （２２） それぞれが分断されたアドレス領域を含み、
別々に分断された複数のエンティティを含むマルチプロ
セッサシステムであって、該マルチプロセッサシステム
は、別々に分断された複数の前記エンティティの間で共
有されるキャッシュメモリを含み、該キャッシュメモリ
は、複数の前記エンティティのいずれかからのアクセス
要求を受け取り、前記エンティティのそれぞれ１つを同
定するための固有識別部を与えるアクセス要求部を含
み、前記固有識別部は、前記各エンティティを相互に妨
害させることなく前記エンティティのそれぞれにアロケ
ートされる記憶領域を前記アクセス要求に応じて動的に
分離する、マルチプロセッサシステム。 （２３） 前記キャッシュメモリは、複数のタグ記憶ア
レイと、複数のデータ記憶アレイとを含み、前記タグ記
憶アレイ及び前記データ記憶アレイは、前記アクセス要
求のインデックスを受け取り、前記システムはさらに、
前記タグ記憶アレイと組み合わされて前記固有識別部
と、前記アクセス要求のタグとを受け取るためのコンパ
レータと、前記コンパレータ及び前記データ記憶アレイ
と組み合わされて前記コンパレータからの出力に応じて
外部出力を与えるマルチプレクサとを含む、（２２）に
記載のマルチプロセッサシステム。 （２４） 前記固有識別部は、前記キャッシュメモリの
パーティションを同定するためのパーティション識別部
（ＰＩＤ）を含み、前記キャッシュメモリがエンティテ
ィにより参照される場合に前記ＰＩＤが前記アクセス要
求に与えられる、（２３）に記載のマルチプロセッサシ
ステム。 （２５） 前記タグ記憶アレイはそれぞれ、ビットの所
定数だけ広げられて前記固有識別部に対応しており、前
記キャッシュにデータが記憶される場合には、前記固有
識別部が前記タグと共に記憶される、（２４）に記載の
マルチプロセッサシステム。 （２６） 分断されたアドレス領域を含み、別々に分断
された複数のエンティティを含むマルチプロセッサシス
テムであって、該マルチプロセッサシステムは、別々に
分断された複数の前記エンティティの間で共有されるキ
ャッシュメモリを含み、該キャッシュメモリは、複数の
前記エンティティのいずれかからのアクセス要求及び固
有識別部を受け取り、前記固有識別部が前記アクセス要
求のキャッシュインデックスが前記エンティティのうち
の１つからのインデックスセットの特定の１つに割り当
てられるように割り当てるアクセス要求部を含み、前記
各エンティティを相互に妨害させることなく前記エンテ
ィティにアロケートされる記憶領域は、前記アクセス要
求に応じた前記固有識別部を含む、マルチプロセッサシ
ステム。 （２７） 前記キャッシュメモリは、タグ記憶アレイ
と、データ記憶アレイとを含み、前記タグ記憶アレイ及
び前記データ記憶アレイは、前記アクセス要求の前記キ
ャッシュインデックスを受け取り、前記固有識別部は、
区分セレクタを含み、前記システムはさらに、前記タグ
記憶アレイと組合わされて、前記区分セレクタと前記ア
クセス要求のタグとを受け取るためのコンパレータと、
前記区分セレクタのそれぞれのビットを受け取るように
組合わされ、前記タグ記憶アレイ及び前記データ記録ア
レイへの入力を与える複数のマルチプレクサと、前記コ
ンパレータ及び前記データ記憶アレイと組み合わされ
て、前記コンパレータからの出力に応じて外部出力を与
えるためのマルチプレクサとを含む、（２６）に記載の
マルチプロセッサシステム。 （２８） それぞれが分断されたアドレス領域を含み、
別々に分断された複数のエンティティの間に共有される
キャッシュメモリの区分方法であって、該方法は、複数
の前記エンティティのうちの１つからアクセス要求を受
け取るステップと、前記各エンティティを相互に妨害さ
せることなく複数の前記エンティティそれぞれにアロケ
ートされた記憶領域を動的に分離するステップとを含
む、キャッシュメモリの区分方法。 （２９） それぞれが分断されたアドレス領域を含み、
別々に分断された複数のエンティティの間に共有される
キャッシュメモリを動的に区分する方法を実行するため
の処理装置によって実行可能な機械読み取り可能な指令
のプログラムを明確に含む信号発生媒体であって、前記
方法は、複数の前記エンティティのうちの１つからアク
セス要求を受け取るステップと、前記各エンティティを
相互に妨害させることなく複数の前記エンティティそれ
ぞれにアロケートされた記憶領域を動的に分離するステ
ップとを含む、信号保持媒体。

【図面の簡単な説明】

【図１】図１は、直接マップド（セットアソシエーテッ
ド）キャッシュがのようにして記憶部へとマップするか
を示した図。

【図２】図２は、従来の直接マップド、又はセット・ア
ソシエーティブ・キャッシュを参照するために用いるア
ドレスの２つの部分を示した図。

【図３】図３は、本発明の第１の態様のキャッシュアド
レスの拡張を示した図。

【図４】図４は、本発明の第１の態様の構成を示した
図。

【図５】図５は、本発明の第２の態様におけるキャッシ
ュアドレスの拡張を示した図。

【図６】図６は、本発明の第２の態様により区分された
キャッシュの実施例を示した図。

【図７】図７は、本発明の第２の態様の構成を示した
図。

【図８】図８は、本発明の第１及び第２の態様のいずれ
かを構成する本発明の方法８００のフローチャートを示
した図。

【図９】図９は、共有キャッシュを動的に分離するため
方法８００を用いたプログラムを記憶する記憶媒体９０
０を示した図。

【符号の説明】

１０…セット・アソシエーティブ・キャッシュ １１…大容量記憶部 １２…ライン １３…固定セット ２１…タグ ２２…インデックス ３１…ＰＩＤ ３２…タグ部分 ３３…インデックス部分 ４０…システム ４１…タグ記憶アレイ ４２…データ記憶アレイ ４３…コンパレータ ４４…マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｂ (72)発明者 マシアス・オースチン・ブルームリッチ アメリカ合衆国06877、コネチカット州、 リッジフィールド、フロリダ・ヒル・ロー ド 76 Ｆターム(参考） 5B005 JJ23 KK13 MM01 NN42 TT02 UU43 5B045 BB12 BB28 BB29 BB47 DD06 DD12 GG01

Claims (29)

【特許請求の範囲】
1. 【請求項１】 それぞれが分断されたアドレス領域を含
   み、別々に分断された複数のエンティティの間に共有さ
   れるキャッシュメモリであって、該キャッシュメモリ
   は、 前記各エンティティを相互に妨害させることなく複数の
   前記エンティティそれぞれにアロケートされた記憶領域
   を動的に分離するキャッシュセグレゲータを含むキャッ
   シュメモリ。
2. 【請求項２】 前記セグレゲータは、受け取ったアクセ
   ス要求の内容に応じて前記記憶領域を動的に分離する、
   請求項１に記載のキャッシュメモリ。
3. 【請求項３】 それぞれが分断されたアドレス領域を含
   み、別々に分断された複数のエンティティの間に共有さ
   れるキャッシュメモリであって、該キャッシュメモリ
   は、 複数の前記エンティティのうちの１つからアクセス要求
   を受け取るための手段と、 前記各エンティティを相互に妨害させることなく複数の
   前記エンティティそれぞれにアロケートされた記憶領域
   を前記アクセス要求に応じて動的に分離するための手段
   と、を含むキャッシュメモリ。
4. 【請求項４】 前記エンティティは、少なくとも１つの
   プロセッサを含む、請求項３に記載のキャッシュメモ
   リ。
5. 【請求項５】 前記分離手段は、アクセス要求のキャッ
   シュタグを拡張して複数の前記エンティティのうちのそ
   れぞれ１つを同定するための固有識別部を含ませるため
   の手段を含む、請求項３に記載のキャッシュメモリ。
6. 【請求項６】 前記キャッシュは、セット・アソシエー
   ティブ・キャッシュを含む、請求項３に記載のキャッシ
   ュメモリ。
7. 【請求項７】 前記固有識別部は、前記アクセス要求に
   含まれるパーティション識別部（ＰＩＤ）を含む、請求
   項５に記載のキャッシュメモリ。
8. 【請求項８】 前記ＰＩＤは、他のＰＩＤと互いに異な
   っており、前記キャッシュがエンティティによりアクセ
   スされる場合には常に、前記ＰＩＤがタグルックアップ
   の一部として含まれるように与えられ、分断されたエン
   ティティが前記キャッシュにアクセスするため同一のア
   ドレスを使用する、請求項７に記載のキャッシュメモ
   リ。
9. 【請求項９】 前記ＰＩＤのビット数を変更することに
   より分離されたキャッシュ区分の数が変化し、前記区分
   の数は、エンティティの数から独立する、請求項７に記
   載のキャッシュメモリ。
10. 【請求項１０】 前記ＰＩＤは、前記分離手段により分
    離された前記キャッシュのそれぞれの部分について固有
    とされる、請求項７に記載のキャッシュメモリ。
11. 【請求項１１】 前記キャッシュメモリは、ディスクキ
    ャッシュメモリ及びファイルキャッシュメモリのうちの
    １つを含む、請求項３に記載のキャッシュメモリ。
12. 【請求項１２】 前記分離手段は、固有識別部に応じて
    アクセス要求のキャッシュインデックスがインデックス
    セットのうちの特定のインデックスセット内に割り当て
    られるように割り当てるための手段を含む、請求項３に
    記載のキャッシュメモリ。
13. 【請求項１３】 前記割り当て手段は、前記エンティテ
    ィの所定のエンティティに対し、インデックスセットの
    うちの保証された１つのセットを指定する、請求項１２
    に記載のキャッシュメモリ。
14. 【請求項１４】 前記キャッシュの前記インデックスセ
    ットは、種々のサイズの分断されたグループに区分さ
    れ、 該分断されたグループがキャッシュ区分であり、各キャ
    ッシュ区分は、キャッシュに対する要求に適合するサイ
    ズのキャッシュの固有部分にアロケートされている、請
    求項１２に記載のキャッシュメモリ。
15. 【請求項１５】 前記キャッシュ区分のサイズが、リソ
    ースの必要性に対して動的に変化する、請求項１２に記
    載のキャッシュメモリ。
16. 【請求項１６】 前記割り当て手段は、アクセス要求に
    おけるインデックスビットの所定数を、参照する前記エ
    ンティティに応じて特定の値とすることによりキャッシ
    ュ区分を実行し、前記インデックスは、前記キャッシュ
    のすべてのサブセットに割り当てられる請求項１２に記
    載のキャッシュメモリ。
17. 【請求項１７】 さらに、“ｎ”−ビットインデックス
    のうちの高次ビットを置き換えることにより前記区分を
    実行する区分セレクタを含ませることにより、高次ビッ
    トとして前記区分セレクタを含む２ｎ−ｐ（“ｐ”は、
    ０以上の整数を示す。）キャッシュセットへと減少させ
    る、請求項１２に記載のキャッシュメモリ。
18. 【請求項１８】 置き換えられた前記インデックスビッ
    トが取り去られ、該取り去られたインデックスビットが
    前記タグに加えられて前記タグを“ｐ”ビットだけ拡張
    する、請求項１７に記載のキャッシュメモリ。
19. 【請求項１９】 前記区分セレクタにより置き換えられ
    たインデックスビットの数が各区分について変化して、
    サイズの変化するキャッシュ区分をアロケートする、請
    求項１７に記載のキャッシュメモリ。
20. 【請求項２０】 前記割り当て手段は、さらにアクセス
    要求における区分セレクタを伴う区分セレクタマスクを
    含み、 前記区分セレクタマスクは、前記インデックスのうちの
    どのビットが前記区分セレクタのビットにより置き換え
    られるかを特定して、置き換えるインデックスビットの
    数を特定することにより各キャッシュ区分のサイズを動
    的に特定する、請求項１７に記載のキャッシュメモリ。
21. 【請求項２１】 前記区分セレクタマスクは、前記区分
    セレクタと同じビット数を有し、該ビットは、前記高次
    ビットから開始する前記キャッシュインデックスのビッ
    ト位置に対応し、 マスクビットが設定されると、対応する前記インデック
    スビットが設定されたマスクビットと同一のビット位置
    を有する区分セレクタビットにより置き換えられる、請
    求項２０に記載のキャッシュメモリ。
22. 【請求項２２】 それぞれが分断されたアドレス領域を
    含み、別々に分断された複数のエンティティを含むマル
    チプロセッサシステムであって、該マルチプロセッサシ
    ステムは、 別々に分断された複数の前記エンティティの間で共有さ
    れるキャッシュメモリを含み、該キャッシュメモリは、 複数の前記エンティティのいずれかからのアクセス要求
    を受け取り、前記エンティティのそれぞれ１つを同定す
    るための固有識別部を与えるアクセス要求部を含み、 前記固有識別部は、前記各エンティティを相互に妨害さ
    せることなく前記エンティティのそれぞれにアロケート
    される記憶領域を前記アクセス要求に応じて動的に分離
    する、マルチプロセッサシステム。
23. 【請求項２３】 前記キャッシュメモリは、複数のタグ
    記憶アレイと、複数のデータ記憶アレイとを含み、前記
    タグ記憶アレイ及び前記データ記憶アレイは、前記アク
    セス要求のインデックスを受け取り、前記システムはさ
    らに、 前記タグ記憶アレイと組み合わされて前記固有識別部
    と、前記アクセス要求のタグとを受け取るためのコンパ
    レータと、 前記コンパレータ及び前記データ記憶アレイと組み合わ
    されて前記コンパレータからの出力に応じて外部出力を
    与えるマルチプレクサとを含む、請求項２２に記載のマ
    ルチプロセッサシステム。
24. 【請求項２４】 前記固有識別部は、前記キャッシュメ
    モリのパーティションを同定するためのパーティション
    識別部（ＰＩＤ）を含み、前記キャッシュメモリがエン
    ティティにより参照される場合に前記ＰＩＤが前記アク
    セス要求に与えられる、請求項２３に記載のマルチプロ
    セッサシステム。
25. 【請求項２５】 前記タグ記憶アレイはそれぞれ、ビッ
    トの所定数だけ広げられて前記固有識別部に対応してお
    り、前記キャッシュにデータが記憶される場合には、前
    記固有識別部が前記タグと共に記憶される、請求項２３
    に記載のマルチプロセッサシステム。
26. 【請求項２６】 分断されたアドレス領域を含み、別々
    に分断された複数のエンティティを含むマルチプロセッ
    サシステムであって、該マルチプロセッサシステムは、 別々に分断された複数の前記エンティティの間で共有さ
    れるキャッシュメモリを含み、該キャッシュメモリは、 複数の前記エンティティのいずれかからのアクセス要求
    及び固有識別部を受け取り、前記固有識別部が前記アク
    セス要求のキャッシュインデックスが前記エンティティ
    のうちの１つからのインデックスセットの特定の１つに
    割り当てられるように割り当てるアクセス要求部を含
    み、 前記各エンティティを相互に妨害させることなく前記エ
    ンティティにアロケートされる記憶領域は、前記アクセ
    ス要求に応じた前記固有識別部を含む、マルチプロセッ
    サシステム。
27. 【請求項２７】 前記キャッシュメモリは、タグ記憶ア
    レイと、データ記憶アレイとを含み、前記タグ記憶アレ
    イ及び前記データ記憶アレイは、前記アクセス要求の前
    記キャッシュインデックスを受け取り、前記固有識別部
    は、区分セレクタを含み、前記システムはさらに、 前記タグ記憶アレイと組合わされて、前記区分セレクタ
    と前記アクセス要求のタグとを受け取るためのコンパレ
    ータと、 前記区分セレクタのそれぞれのビットを受け取るように
    組合わされ、前記タグ記憶アレイ及び前記データ記録ア
    レイへの入力を与える複数のマルチプレクサと、 前記コンパレータ及び前記データ記憶アレイと組み合わ
    されて、前記コンパレータからの出力に応じて外部出力
    を与えるためのマルチプレクサとを含む、請求項２６に
    記載のマルチプロセッサシステム。
28. 【請求項２８】 それぞれが分断されたアドレス領域を
    含み、別々に分断された複数のエンティティの間に共有
    されるキャッシュメモリの区分方法であって、該方法
    は、 複数の前記エンティティのうちの１つからアクセス要求
    を受け取るステップと、 前記各エンティティを相互に妨害させることなく複数の
    前記エンティティそれぞれにアロケートされた記憶領域
    を動的に分離するステップとを含む、キャッシュメモリ
    の区分方法。
29. 【請求項２９】 それぞれが分断されたアドレス領域を
    含み、別々に分断された複数のエンティティの間に共有
    されるキャッシュメモリを動的に区分する方法を実行す
    るための処理装置によって実行可能な機械読み取り可能
    な指令のプログラムを明確に含む信号保持媒体であっ
    て、前記方法は、 複数の前記エンティティのうちの１つからアクセス要求
    を受け取るステップと、 前記各エンティティを相互に妨害させることなく複数の
    前記エンティティそれぞれにアロケートされた記憶領域
    を動的に分離するステップとを含む、信号保持媒体。