JPH04209049A - キャッシュメモリアドレスマッピング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目欣コ 概要 産業上の利用分野 従来の技術（第４図〜第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第１図） 実施例 ・実施例構成図（第２図） ・ブロック指定ビットとブロックの対応関係・マツピン
グとキャッシュメモリからの読出・キャッシュメモリの
読出制御の説明 （第３図） 発明の効果 ［概要］ 主メモリとキャッシュメモリのアドレス空間を所定バイ
ト数のブロック領域にそれぞれ分割し、主メモリのブロ
ックをキャッシュメモリのブロックにマツピングするた
めのアドレスビット位置を変更可能にしたキャッシュメ
モリアドレスマツピング方式に関し、 主メモリのブロックとキャッシュメモリのブロックの対
応付けを可変にでき、プログラムの構成によって主制御
装置が参照するブロックの順序が変わってもヒツト率を
低下しないようにできるキャッシュメモリのアドレスマ
ツピング方式を提供するを目的とし。

主メモリとキャッシュメモリのアドレス空間を所定バイ
ト数のブロック領域にそれぞれ分割し、主メモリにおけ
るブロックとキャッシュメモリにおけるブロックの対応
付けをアドレスデータの所定ビットにより行う手段と、
該対応付けを行うビットを指定する対応付はビット指定
手段を備え、指定されたビットにより主メモリにおける
ブロックとキャッシュメモリのブロックの対応付けを制
御するように構成する。

［産業上の利用分野コ 本発明はキャッシュメモリアドレスマツピング方式に係
わり、特に主メモリとキャッシュメモリのアドレス空間
を所定バイト数のブロック領域にそれぞれ分割し、主メ
モリのブロックをキャッシュメモリのブロックにマツピ
ングするためのアドレスビット位置を変更可能にしたキ
ャッシュメモリアドレスマツピング方式に関する。

［従来の技術］ 高速にデータを読み出して処理を行うために、主記憶装
置（主メモリ）に加えて小容量で高速読取可能なキャッ
シュメモリ装置を設けた計算機システムがある。かかる
計算機システムでは、予め主メモリからキャッシュメモ
リに使用可能性の高いデータを転送しておき、主制御装
置は該キャッシュメモリよりデータを高速に読み取って
処理するようになっている。

すなわち、主メモリとキャッシュメモリのアドレス空間
を所定バイト数のブロック領域にそれぞれ分割しておき
、主メモリにおける所定ブロックの命令あるいはデータ
が主制御装置により参照された時、該ブロックをキャッ
シュメモリに転送し、以後該ブロック内の命令あるいは
データはキャッシュメモリより高速に読出して処理する
。

ブロックをキャッシュメモリに転送する時、キャッシュ
内のどのブロックに転送あるいは対応付け、（マツピン
グ）するかには種々の方式がある。

かかるマツピング方式としては、アドレスマツピング方
式（直接マツピング）である。このマツピング方法は、
主メモリのブロック毎にそれを書き込むキャッシュメモ
リのブロックを一意的に決めてしまう方式である。

第４図はアドレスマツピング方式の説明図であり、主メ
モリ１１の容量は２′″バイト、キャッシュメモリ１２
の容量は２″バイト、ブロックのバイト数は２１とし、
またキャッシュメモリ１２は２′″バイトづつ４つのブ
ロックＯ〜３に分割されているものとする（ｎ＝ａ＋２
）。

アドレスマツピングにおいては、主メモリ１１における
ブロックがキャッシュメモリ１２のどのブロックにマツ
ピングするかは予め決められており、第４図の例では （１）主メモリ１１におけるブロック番号４・１（ｉ＝
ｏ、１．２・・）のブロックはキャッシュメモリ１２の
第１ブロツクにマツピングされ、（２）主メモリ１１に
おけるブロック番号（４・ｉ＋１）のブロックはキャッ
シュメモリ１２の第１ブロツクにマツピングされ、 （３）主メモリ１１におけるブロック番号（４・ｉ＋２
）のブロックはキャッシュメモリ１２の第２ブロツクに
マツピングされ、 （４）主メモリ１１におけるブロック番号（４・ｉ＋３
）のブロックはキャッシュメモリ１２の第３ブロツクに
マツピングされるようになっている。

従って、主メモリ１１の第４・ｉ＋ｊ　（ｊ＝１１〜４
）ブロックのデータあるいは命令が主制御装置に参照さ
れると、該第４・ｉ＋ｊブロックのデータあるいは命令
がキャッシュメモリ１２の第１ブロツクにマツピングさ
れる。

ところで、主メモリ１１のアドレス空間を表現するため
にアドレスデータは第５図に示すようにｍビットで表現
される。そして、そのうち上位（ｍ−ａ）ビットは主メ
モリ１２のブロック番号を示し、下位ａビットはブロッ
ク内アドレスを示す。又、上位（ｍ−ａ）ビットのうち
、下位２ビット（ブロック指定ビットという）はキャッ
シュメモリ１２のブロック番号（０〜３）を示す。

従って、主制御装置により主メモリ１１の所定アドレス
のデータあるいは命令が参照されると、該アドレスが属
するブロック（アドレスの上位ｍ−ａビットが示すブロ
ック）の内容が、ブロック指定ビットにより指示される
キャッシュメモリ１２の所定ブロックＯ〜３にマツピン
グされ、同時にタグメモリ１３にアドレスの上位（ｍ−
ａ）ビットである主メモリのブロック番号が記憶される
。

そして、以後、主制御装置から主メモリ１１のアドレス
が指定されると、該アドレスの上位（ｍ−ａ）ビットが
タグメモリ１３に記憶されているか判断され、記憶され
ているとブロック指定ビットによりキャッシュメモリ１
２のブロックが指定され、アドレスの下位ａビットが示
す位置からデータが高速に読出されて主制御装置に転送
される。

尚、アドレスの上位（ｍ−ａ）ビットがタグメモリ１３
に記憶されていない場合には、主メモリ１１からデータ
が読出され、該アドレスが属するブロックの内容が前述
のようにキャッシュメモリ１２の所定ブロックにマツピ
ングされる。

第６図は主メモリの容量が２２４、キャッシュメモリの
容量が２１９、ブロックの容量が２１７の場合のキャッ
シュメモリ制御の説明図であり、アドレスは２４ピツ１
〜で表現され、Ｏ〜１７ビツトがブロック内アドレスで
あり、１８〜１９の２ビツトがブロック指定ビットとな
っている。

１２はキャッシュメモリであり、４つのブロック１２．
．１２４，１２□、１２３に分割され、各ブロックはＩ
Ｃメモリチップで構成されている。１３はキャッシュメ
モリ１２に記憶されている主メモリのブロック番号を記
憶するタグメモリ、１４は指定アドレスの１８〜２３ビ
ツト（ブロック番号）がタグメモリ１３に記憶されてい
るか、換言すれば指定アドレスの内容がキャッシュメモ
リ１２に記憶されてか判断する比較回路、１５はデコー
ダで５比較回路１４による比較の結果一致がとれた時、
ブロック指定ビット（１８〜１９ビツト）をデコードし
、 ′００′″であればブロック１２．のチップセレクト信
号を出力し、 ”０１’″であればブロック１２１のチップセレクト信
号を出力し、 ＋＋　１０　＋＋であればブロック１２□のチップセレ
クト信号を出力し、 ′″１１”であればブロック１２３のチップセレクト信
号を出力する。

従って、図示しない主制御装置からアドレスバス１６を
介して指定されたアドレスデータの１８〜２３ビツト（
ブロック番号）がタグメモリ１３に記憶されていれば、
デコーダ１５によりブロック指定ビット（１８〜１９ビ
ツト）により所定のブロック（ＩＣチップメモリ）が選
択され、アドレスデータＯ〜１７ビツトが指示する位置
からデータあるいは命令が読出されてデータバス１７に
出力される。

［発明が解決しようとする課題］ 以上のように、従来のアドレスマツピングにおいては、
主メモリにおけるブロックがキャッシュメモリのどのブ
ロックにマツピングするかは予め固定されている。

このため、例えば主メモリの連続する４ブロツク（０，
１，２，３；　４，５，６，７　；・・）を基本として
そのデータあるいは命令が順次主制御装置により参照さ
れる場合には、第４図のように主メモリにおけるブロッ
クとキャッシュメモリにおけるブロックの対応付けを固
定しても、必要とする命令またはデータがキャッシュメ
モリに存在する確率（ヒツト率）は高い。

しかし、プログラムの構成により主制御装置が参照する
ブロックが、例えば１ブロック置きの４ブロツク（０，
２，４，６；　１，３，５，７　；　８，１０，１２，
１４　；・・）を基本として順次使用されたり、あるい
は４ブロック置きの４ブロツク（０，４，８，１２；　
１，５．’１１，１３；・・）を基本として順次使用さ
れるような場合には、主メモリのブロックとキャッシュ
メモリのブロックの対応付けを第４図のように固定する
と、ヒツト率が著しく低下する問題があった。

以上から、本発明の目的は主メモリのブロックとキャッ
シュメモリのブロックの対応付けを可変にでき、プログ
ラムの構成によって主制御装置が参照するブロックの順
序が変わってもヒツト率を低下しないようにできるキャ
ッシュメモリのアドレスマツピング方式を提供すること
である。

［課題を解決するための手段］ 第１図は本発明の原理図である。

２１は主メモリ、２２はキャッシュメモリ、２３は主メ
モリにおけるブロックとキャッシュメモリにおけるブロ
ックの対応付けをアドレスデータＡＤＲの所定ビットに
より行うブロックマツピング部、２４はブロックの対応
付けを行うアドレスビットを指定する対応付はビット指
定部である。

［作用］ 主メモリ２１とキャッシュメモリ２２のアドレス空間を
所定バイト数のブロック領域にそれぞれ分割し、主メモ
リのブロックをキャッシュメモリのブロックに対応付け
するアドレスデータのビットの位置を適宜切り替え、該
ビット位置に応じて主メモリのブロックをキャッシュメ
モリのブロックにマツピングする。これにより、プログ
ラムの構成によって主制御装置が参照するブロックの順
序が変わっても、それに応じてキャッシュメモリにマツ
ピングする主メモリのブロックを変えることができ、ヒ
ツト率を低下しないようにできる。

［実施例コ 失塞鮭極衷■ 第２図は本発明のキャッシュメモリアドレスマツピング
方式の一実施例構成図であり、３つのマツピング例を示
しており、各マツピング方式に応じて主メモリ、キャッ
シュメモリ、アドレスデータが示されている。

２１は容量が２２４の主メモリ、２２は容量が２１９の
キャッシュメモリであり、それぞれ２１７バイトのブロ
ックに分割されている。主メモリ２１のブロックには最
初のブロックから順次０，１゜２．３，４，５・・・・
のブロック番号が付され、またキャッシュメモリ２２の
ブロックにも０，１゜２．３のブロック番号が付されて
いる。

２３は主メモリにおけるブロックとキャッシュメモリに
おけるブロックの対応付けをアドレスデータＡＤＲの所
定ビット（ブロック指定ビット）ＢＩＢにより行うブロ
ックマツピング部である。

主メモリ、キャッシュメモリ、ブロックの容量を上記の
ように決めると、アドレスデータＡＤＲは２４ビツトで
表現され、アドレスデータの１８〜２３ビツト目（上位
６ビツト）により主メモリ２１のブロック番号が示され
、０〜１７ビツト目（下位１８ビツト）によりブロック
内アドレスが示され、主メモリにおけるブロックとキャ
ッシュメモリにおけるブロックの対応付けを行うブロッ
ク指定ビットＢＩＢは第１８ビツト目以降の２ビツトで
示される。

２４はブロックの対応付けを行うアドレスビット（ブロ
ック指定ビット）ＢＩＢの位置を指定する対応付はビッ
ト指定部であり、例えば主制御装置により構成されソフ
ト的に指定される。

ブロック指定ビットＢＩＢがアドレスデータの１８．１
９ビツト目の２ビツトの場合には、第２図の上段に示す
ように、 １）主メモリ２１におけるブロック番号４・ｊ（ｉ＝ｏ
、１．２・・）のブロックはキャッシュメモリ２２の第
１ブロツクにマツピングされ、２）主メモリ２１におけ
るブロック番号（４・ｉ＋１）のブロックはキャッシュ
メモリ２２の第１ブロツクにマツピングされ、 ３）主メモリ２１におけるブロック番号（４・ｉ＋２）
のブロックはキャッシュメモリ２２の第２ブロツクにマ
ツピングされ、 ４）主メモリ２１におけるブロック番号（４・ｉ＋３）
のブロックはキャッシュメモリ２２の第３ブロツクにマ
ツピングされる。

この対応付けは、主メモリの連続する４ブロツク（０，
１，２，３；　４，５，６，７　；・・）を基本として
そのデータあるいは命令が順次主制御装置により参照さ
、れる場合に有効であり、ヒツト率が高くなる。

ｂ　　１９　２０ビツトの　八 ブロック指定ビットＢＩＢがアドレスデータの１９．２
０ビツト目の２ビツトの場合には、第２図の中段に示す
ように。

１）主メモリ２１におけるブロック番号８・ｉ及び（８
・ｊｌ１）（ｉ”０，１．２・・）のブロックはキャッ
シュメモリ２２の第Ｏブロックにマツピングされ、 ２）主メモリ２１におけるブロック番号（８・ｊｌ２）
、（８・ｊｌ３）のブロックはキャッシュメモリ２２の
第１ブロツクにマツピングされ、 ３）主メモリ２１におけるブロック番号（８・ｊｌ４）
、（８・ｊｌ５）のブロックはキャッシュメモリ２２の
第２ブロツクにマツピングされ、 ４）主メモリ２１におけるブロック番号（８・１＋６）
、（８・ｊｌ７）のブロックはキャッシュメモリ２２の
第３ブロツクにマツピングされる。

この対応付けは、主メモリの１ブロック置きの４ブロツ
ク（０，２，４，６；　１，３，５，７　；　８，１０
，１２，１４　；・・）を基本としてそのデータあるい
は命令が順次主制御装置により参照される場合に有効で
あり、ヒツト率が高くなる。

兵とス」よ」」」５ムト匹４企 ブロック指定ビットＢＩＢがアドレスデータの２０．２
１ビツト目の２ビツトの場合ｌこけ、第２図の下段に示
すように。

１）主メモリ２１におけるブロック番号１６・ｉ。

（１６・ｊｌ１）　、　　（１６・ｊｌ２）　、　　（
１６・ｊｌ３）　　（ｉ　＝０．１．２・・）のブロッ
クはキャッシュメモリ２２の第Ｏブロックにマツピング
され、２）主メモリ２１におけるブロック番号（１６・
ｊｌ４）、　（１６，・ｊｌ５）　、　（１６・ｊｌ６
）　、　（１６・ｊｌ７）のブロックはキャッシュメモ
リ２２の第１ブロツクにマツピングされ、 ３）主メモリ２１におけるブロック番号（１６・ｊｌ８
）、（１６・ｊｌ９）、（１６・ｊｌ１０）　、　　（
１６・ｊｌ１１）のブロックはキャッシュメモリ２２の
第２ブロツクにマツピングされ、 ４）主メモリ２１におけるブロック番号（１６・ｊｌ１
２）、　　（１６・ｊｌ１３）　、　　（１６・ｊｌ１
４）　、　　（１６・ｊｌ１５）のブロックはキャッシ
ュメモリ２２の第３ブロツクにマツピングされる。

この対応付けは、主メモリの４ブロック置きの４ブロツ
ク（０，４，８，１２；　１，５，９，１３；・・）を
基本としてそのデータあるいは命令が順次主制御装置に
より参照される場合に有効であり、ヒツト率が高くなる
。

マツピングとキ　−シュメモｉからの　１１（ａ）ヱＬ
ＫＺ久 図示しない主制御装置により、主メモリ２１の所定アド
レスのデータあるいは命令が参照されると、該アドレス
が属するブロック（アドレスデータの上位１８〜２３ビ
ツトが示すブロック）の内容がキャッシュメモリ２２の
所定のブロックにマツピングされる。キャッシュメモリ
２２のどのブロックにマツピングするかは、対応付はビ
ット指定部２４より指示されるブロック指定ビットＢＩ
Ｂの位置とその内容に依存する。すなわち、（１）２ビ
ツトのブロック指定ビットＢＩＢがｊｌ８，１９ビツト
」で、ＩＩ　ＯＯＩＩであれば、キャッシュメモリ２２
の第０ブロツクに、”１０”であれば第１ブロツクに、
０１”であれば第２ブロツクに、′″１１″であれば第
３ブロツクにマツピングされ（第２図上段参照）、また
（２）ブロック指定ビットＢＩＢがｊｌ９，２０ビツト
」で、′″ＯＯ″であれば、キャッシュメモリ２２の第
０ブロツクに、ｊｌ　１０１＋であれば第１ブロツクに
、０１”であれば第２ブロツクに、１１″であれば第３
ブロツクにマツピングされ、更に、 （３）ブロック指定ビットＢＩＢがｒ２０，２１ビツト
」で、′″００”であれば、キャッシュメモリ２２の第
０ブロツクに、１０”であれば第１ブロツクに、ｌ）　
ＯＩ　Ｎであれば第２ブロツクに、パ１１″であれば第
３ブロツクにマツピングされる。

又、以上と同時にマツピングされた主メモリ２１のブロ
ック番号が図示しないタグメモリに記憶される。

（ｂ）鼠番 主制御装置からアドレスバスにアドレスが出力されると
、該アドレスの１８〜２３ビツト（主メモリのブロック
番号）がタグメモリに記憶されているか判断され、記憶
されていると該アドレスのブロック指定ビットＢＩＢが
示すキャッシュメモリ１２のブロックより、０〜１７ビ
ツト（ブロック内アドレス）が示す位置からデータある
いは命令が高速に読出されて主制御装置に転送される。

尚、アドレスの１８〜２３ビツト（主メモリのブロック
番号）がタグメモリに記憶されていない場合には、主メ
モリ２１からデータが読出され、該アドレスが属する主
メモリのブロックの内容がブロック指定ビットＢＩＢに
より指示されたキャッシュメモリ２２のブロックにマツ
ピングされる。

キャッシュメモリの　　制　の　日 第３図は主メモリの容量が２２４、キャッシュメモリの
容量が２１９、ブロックの容量が２１７の場合のキャッ
シュメモリの読出制御の一実施例構成図であり、アドレ
スは２４ビツトで表現され、０〜１７ビツトがブロック
内アドレスである。

２０は主制御装置（ＣＣ）、２２はキャッシュメモリで
、４つのブロック２２゜、２２１，２２□。

２２、に分割され、各ブロックはＩＣメモリチップで構
成されている。２３はキャッシュメモリ２２に記憶され
ている主メモリのブロック番号を記憶するタグメモリ、
２４は指定アドレスの１８〜２３ビツト（ブロック番号
）がタグメモリ２３に記憶されているか、換言すれば指
定アドレスの内容がキャッシュメモリ２２に記憶されて
か判断する比較回路、２５は主制御装置２０からソフト
的に指示されたブロック指定ビットの位置を記憶するブ
ロック指定ビット位置記憶部である。尚、ブロック指定
ビット位置は「１８．１９ビツト」。

「１９．２０ビツト」、　「２０．２１ビツト」の３種
類があるものとしているが、３種類に限らない。又、ブ
ロック指定ビット位置は、外部操作盤等から設定するこ
ともできる。

２６は、主制御装置２０から指定されたブロック指定ビ
ットの位置データをデコードして対応するラインＬ１〜
Ｌ３にハイレベル＋１１１１を出力する第１のデコーダ
、２７は指定されたブロック指定ビット位置データが示
す２ビツトの内容を選択して出力するブロック指定ビッ
ト選択部であり、３つのアンドゲートと１つのオアゲー
トで構成されている。

２８は第２のデコーダで、比較回路２４による比較の結
果一致がとれた時、換言すれば指定アドレスの内容がキ
ャッシュメモリ２２に記憶されている場合に、２ビツト
のブロック指定ビットの内容をデコードし、 ｐｒ　ＯＯｎであればブロック１２ｏのチップセレクト
信号を出力し、 ′１０′″であればブロック１２□のチップセレクト信
号を出力し、 ＩＩ　ＯＩ　１１であればブロック１２□のチップセレ
クト信号を出力し、 ”１１″であればブロック１２３のチップセレクト信号
を出力する。

主制御装置２０からアドレスバス２９を介してアドレス
データが出力されると、比較回路２４は該アドレスデー
タの１８〜２３ビツト（ブロック番号）がタグメモリ２
３に記憶されているか比較判断し、記憶されていればデ
コーダ２８にイネーブル信号ＥＮＳを出力する。

一方、ブロック指定ビット選択部２７は、主制御装置２
０により指定されたブロック指定ビット位置データに応
じた２ビットのブロック指定ビットＢＩＢを選択してデ
コーダ２８に入力する。

デコーダ２８はブロック指定ビットＢＩＢの内容に応じ
た所定のブロック（ＩＣチップメモリ）にチップセレク
ト信号を入力して選択する。この結果、アドレスデータ
Ｏ〜１７ビツトが指示する位置からデータあるいは命令
が読出されてデータバス３ｏに出力され、主制御装置２
０に取り込まれる。

以上では、キャッシュメモリのブロック数を４としたが
本発明は４個に限らない。又、ブロック指定ビット位置
が３種類の場合について説明したが本発明は３種類に限
るものではない。

以上１本発明を実施例により説明したが、本発明は請求
の範囲に記載した本発明の主旨に従い種々の変形が可能
であり、本発明はこれらを排除するものではない。

［発明の効果］ 以上本発明によれば、主メモリとキャッシュメモリのア
ドレス空間を所定バイト数のブロック領域にそれぞれ分
割し、主メモリのブロックをキャッシュメモリのブロッ
クに対応付けするアドレスデータのビットの位置を適宜
切り替え、該ビット位置に応じて主メモリのブロックを
キャッシュメモリのブロックにマツピングするように構
成したから、プログラムの構成によって主制御装置が参
照するブロックの順序が変わっても、それに応じてキャ
ッシュメモリにマツピングするブロックを変えることが
でき、ヒツト率を向上できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図はキャッシュメモリの読出制御の一実施例構成図
、 第４図は従来のアドレスマツピングの説明図、第５図は
アドレスデータの構成図、 第６図は従来のアドレスマツピングにおけるキャッシュ
メモリ読出制御の構成図である。 ２１・・主メモリ ２４・・対応付はビット指定部 ＡＤＲ・・アドレスデータ 本発明ら束理即 第１図 本発明の一実施例構成図 第２図 アドレスラヒフの溝ハ１ａ 第５図 ｔ 省亡釆１了ドトスマッピングＩ；おＩ７ろへマンシ冗メ
ｔり費土制和シの澗４万１日第６図

Claims (1)

1. 【特許請求の範囲】 主メモリとキャッシュメモリのアドレス空間を所定バイ
   ト数のブロック領域にそれぞれ分割し、主メモリにおけ
   るブロックとキャッシュメモリにおけるブロックの対応
   付けをアドレスデータの所定ビットにより行う手段と、 該対応付けを行うビットを指定する対応付けビット指定
   手段を備え、 指定されたビットにより主メモリにおけるブロックとキ
   ャッシュメモリのブロックの対応付けを制御することを
   特徴とするキャッシュメモリアドレスマッピング方式。