KR100225726B1 - 기억 제어 시스템 및 그 제어 방법(Storage control system) - Google Patents

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미즈에 다나카
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

표시 메모리(10)에 있어서, 표시 데이터 기억 영역 지정 레지스터(11)는 표시 데이터 기억 영역을 지정하고, 마스크 비트폭 지정 레지스터(12)는 기입 마스크 비트폭을 지정한다.
이들 데이터에 따라서, 마스크 제어 신호 발생기(13)는 외부 어드레스 데이터에 대응하는 마스크 제어 신호를 기입 제어 유니트(14)에 공급한다. 상기 기입 제어 유니트(14)는 표시 메모리(10)에 외부 기입 데이터의 유효 비트만을 기입한다.

Description

기억 제어 시스템 및 그 제어 방법
제1도는 본 발명에 따른 제1실시예의 기억 제어 시스템을 도시하는 블록선도.
제2도는 본 발명의 제2실시예에 따른 데이터 기억 시스템의 블록선도.
제3도는 종래의 기술과 본 발명에 따른 표시 메모리의 맵도.
제4도는 제2실시예에 따른 표시 메모리내의 표시 데이터 기억의 어드레스맵의 예를 도시하는 도면.
제5도는 기입 판정/지시 신호 발생기의 동작에 대한 플로우 챠트.
제6도는 제1 및 제1실시예에 따른 기억 제어 시스템의 동작에 대한 플로우챠트.
제7도는 종래 기술의 시스템에 따른 동작에 대한 플로우챠트.
제8도는 표시 메모리 액세스 유니트의 비트폭에 대응하는 마스크 데이터를 기억하기 위해 다수의 레지스터를 가진 데이터 기억 시스템을 도시하는 블록선도.
제9도는 제3도에 도시된 표시 메모리(10)내 데이터의 마스크 예를 실현할 때 유효 비트폭 레지스터(51 내지 53)내의 고정 데이터를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 표시 메모리
11 : 표시 데이터 기억 영역 지정 레지스터
12 : 마스크 비트폭 지정 레지스터 13, 23 : 기입 판정/지시 신호 발생기
14 : 기입 제어기 15 : CPU
16 : 표시 유니트 17, 27 : 마이크로컴퓨터
18 : 기억 제어 유니트
21 : 표시 데이터 기억 영역 지정 유니트
21a : X방향 지정 레지스터 21b : Y방향 지정 레지스터
51, 52, 53, 54 : 유효 비트폭 레지스터 55 : 2차원 어드레스 발생기
56 : 선택기 57 : 가변 비트폭 논리 연산 유니트
58 : 비트 어드레스 제어기 59 : 제어기
[발명의 배경]
본 발명은 데이터를 기억하는 기억 제어 시스템에 관한 것이며, 특히 표시 데이터를 효율이 좋게 처리하기 위한 기억 제어 시스템 및 그 제어 방법에 관한 것이다.
데이터를 형광 표시 패널상에 표시하는 기억 제어 시스템에 있어서, 표시의 복잡화에 따라 처리될 표시 데이터 량이 증가하는 경향에 있고, 또한 표시의 다양화를 실현하기 위하여 표시 데이터 재 기입이 빈번히 행해지는 경향에 있다.
한편, 시분할 구동 방식의 표시에 있어서는, 세그먼트 데이터와 같이 항상 재 기입되는 데이터와, 디지트 데이터와 같이 형광 표시 패널에 의해 결정된 시분할 구동 데이터를 최초로 설정한 후 재 기입되지 않은 데이터가 동일 어드레스 메모리내에 표시 데이터로서 존재하고, 소정의 비트 단위로 기입 제어를 필요로 한다.
제3도는 번지(170 내지 17F)의 영역을 갖고, 각 번지 마다 8비트 액세스가 가능하며, 5번지의 데이터를 1단위로서 표시할 수 있는 표시 메모리의 맵도면이다.
빗금 영역은 표시 메모리의 사용을 위해 데이터를 재기입할 필요가 없는 디지트 데이터 기억 영역, 즉, 기입 금지 영역이다. 상기 빗금 영역의 좌측 영역은 표시 데이터 출력을 위한 세그먼트 데이터 기억 영역, 즉 데이터를 재기입할 필요가 있는 기입 허가 영역이다.
종래 기술의 예1로서, 소프트웨어 논리 연산이 데이터를 재 기입하기 위해 수행되는 기억 제어 시스템이 이하 기술된다. 먼저, 외부적으로 공급받은 어드레스에는, 기입 허가 영역 또는 기입 금지 영역 중 어느 쪽이 존재하는지 여부를 체크한다. 만약, 상기 어드레스내에 기입 금지 영역이 존재할 때 상기 체크 결과가 정(right)이라면, 상기 어드레스가 재 기입되지 않은 비트를 포함하는 경우에, 즉, 마스크될 비트 데이터를 유지하기 위하여, 기입 허가 데이터만이 판독 데이터 중에서 0으로 클리어되는 데이터와 대응하는 어드레스에 최초로 기억되어져 있던 데이터를 논리 곱함으로써 재 기입되지 않고, 따라서 마스크되지 않은 비트만이 유지되는 데이터가 얻어진다. 다음에, 기입 데이터와, 기입 금지 비트가 0으로 클리어되는 데이터가 논리곱되어, 기입 허가 비트만이 유효하게 되는 데이터를 얻는다. 계속해서, 마스크될 비트만이 유지되는 판독 데이터의 논리화가 실행되어, 어드레스에 대하여 유효 비트만이 재 기입된다.
제7도는 제3도에 도시된 표시 메모리의 165번지에 데이터 01010001B(B는 바이너리 데이터를 의미함)가 기억되고, 165번지에 액세스하며, 기입 데이터 11101000B가 외부적으로 공급받은 연산의 플로우챠트를 도시한다. 165번지에서, 0번째 비트는 디지트 데이터 영역, 즉, 기입금지 영역이다.
먼저, 외부적으로 공급받은 어드레스는, 0번째 비트가 기입 금지 영역인 16X 번지인지의 여부가 체크된다. 체크 결과가 긍정(right)이라면, 165번지내의 데이터 01010001B가 판독되고, 데이터 00000001B와 논리곱되어, 0번째 비트 데이터를 유지한다. 다음에, 기입 데이터 11101000B 및 11111110B가 논리곱되고, 7번째 내지 1번째 비트가 유효 데이터인 기입 데이터 11101000B와 0번째 비트만이 유지되는 판독 데이터 00000001B가 논리화된다. 그 결과, 데이터 11101001B가 표시 메모리의 165번지에 기입된다.
이제, 제3도의 표시 메모리의 16A번지에 데이터 11010110B가 기억되고, 액세스 어드레스로서 16A번지와 기입 데이터 01010101B가 외부적으로 공급받은 경우에 대해 설명한다. 16A번지도 165번지와 마찬가지로 기입금지 영역이다.
먼저, 16X번지는 0번째 비트가 기입금지 영역인 어드레스로서 외부적으로 공급받은 지의 여부가 체크된다. 그 체크 결과가 정이라면, 표시 메모리로부터 16A번지내의 데이터 11010110B가 판독되어, 데이터 00000001B와 논리곱하고, 0번째 비트 데이터를 유지한다.
다음에, 기입 데이터 01010101B 및 11111110B가 논리곱되고, 7번째 내지 1번째 비트가 유효 데이터인 기입 데이터 01010100B와 0번째 비트만이 유지되는 판독 데이터 00000000B가 논리화된다. 그 결과, 데이터 01010100B는 표시 메모리의 16A번지에 기입된다.
상기 종래 기술의 예에 있어서, 기입 허가 영역, 즉, 제3도 예에서 17X 번지와 16X 번지의 7번째 내지 1번째 비트의 영역내에서 세그먼트 데이터 그룹을 1회 재기입하는 데는 약 220 스텝이 필요하다. 통상적으로, n 회의 세그먼트 데이터 그룹의 재기입을 표시하기 위하여, 약 220xn의 프로그램 스텝이 필요하며, ROM 효율 및 프로그램 처리 효율의 현저한 저하를 일으킨다. 또한, 소프트웨어 개발자는 미리 마스크될 비트를 고려하여, 소프트웨어에 있어서의 마스크 데이터를 항상 설정하지 않으면 안되었다.
이제, 종래 기술의 예2로서, 일본 특허 공개공보 소화 63-8951호에 기술된 마스크 데이터가 기억되어 있는 레지스터를 가진 데이터 기억 시스템의 기억 제어에 대해 설명한다. 본 종래의 예2에서, 소프트웨어 처리는 하드웨어로 이행된다.
지금까지, 표시 메모리상에 기입 허가 영역과 기입 금지 영역이 존재한 경우, 표시 메모리의 액세스 단위로 마스크 데이터를 설정하기 위해 표시 메모리 액세스 단위의 비트폭에 대응하는 수로 레지스터를 준비하고, 이들 레지스터 중에서 액세스될 어드레스에 대응하는 마스크 데이터를 가진 레지스터를 선택하고, 상기 선택된 레지스터로 설정되어진 마스크 데이터와 상기 선택된 레지스터를 사용하는 기입 데이터와 연산을 하며, 상기 연산 결과를 표시 메모리에 기입을 행하였다.
제8도는 표시 메모리의 액세스 단위 비트폭에 대응하는 마스크 데이터를 기억하는 다수의 레지스터를 가진 데이터 기억 시스템을 도시하는 블록선도이다. 본 예에서, 표시 메모리(10)는 8비트 단위로 액세스되고, 표시 데이터가 상기 메모리에 기억된다. 유효 비트폭 레지스터(51 내지 54)는 8비트 레지스터이며, 표시 메모리(10)의 액세스 단위(즉, 8비트)에 대응하는 마스크 데이터가 상기 8비트 레지스터에 기억된다.
제9도는 제8도에 도시된 표시 메모리(10)내 데이터의 마스크 예를 실현할 때의 유효 비트폭 레지스터(51 내지 54)의 고정 데이터를 도시한다. 비트 1은 재기입 가능 비트이고, 비트 0은 마스크될 비트이다. 2차원 어드레스 발생기(55)는 표시 메모리(10)에 있어서 유효 비트폭 지정 레지스터(51)의 마스트 데이터가 지정되는 영역의 어드레스 범위를 지정한다. 표시 메모리(10)의 액세스 어드레스가 2차원 어드레스 발생기(55)에 의해서 설정되는 범위내에 있을 때, 선택기(56)를 걸쳐서, 유효 비트폭 레지스터(51 내지 54)가 선택된다. 가변 비트폭 논리 연산 유니트(57)는 외부적으로 공급받은 기입 데이터와, 선택된 유효 비트폭 레지스터로부터의 마스크 데이터와, 비트 액세스 제어 유니트(58)에 의해 판독되는 표시 메모리(10)의 재기입 대상 어드레스에 기억된 데이터와의 연산을 수행한다. 상기 연산 결과는 비트 액세스 제어 유니트(58)를 걸쳐서 표시 메모리(10)의 재기입 대상 어드레스에 기억된다.
종래 기술의 예1에서 설명한 바와 같이, 제3도내의 표시 메모리의 165번지에 데이터 01010001B가 기억되는 예에 대해서 이하에 동작을 설명한다. 데이터 11101000B가 165번지에 기입 데이터로서 외부적으로 공급받게 될 때, 2차원 어드레스 발생기(55)와 선택기(56)는 유효 비트폭 레지스터(52)를 선택하고, 상기 유효 비트폭 레지스터(52)에, 165번지에 대응하는 마스크 데이터가 기억되며, 상기 마스크 데이터 11111110B는 가변 비트폭 논리 연산 유니트(57)에 공급된다. 상기 가변 비트폭 논리 연산 유니트(57)에서, 외부적으로 공급받은 기입 데이터 11101000B 및 마스크 데이터 11111110B가 논리 곱된다. 외부 기입 데이터의 0번째 비트가 무효로 되며, 데이타 11101000B로 된다. 가변 비트폭 논리 연산 유니트(57)에는 비트 액세스 제어 유니트(58)를 걸쳐서 표시 메모리(10)의 165번지의 데이터 01010001B가 공급되고, 유효 비트폭 레지스터(52)로부터의 마스크 데이터의 반전 데이터로서의 데이터 00000001B와 상기 165번지의 데이터 01010001B와의 논리곱 연산을 실행한다. 상기 연산 결과는 00000001B이고, 표시 메모리(10)의 165번지의 0번째 비트값이 유지된다.
상기 점에서, 비트 연산되어지는 외부 기입 데이터는 유효 비트폭 레지스터(52)로부터의 마스크 데이터의 반전 데이터 로서의 데이터 00000001B와 표시 메모리(10)의 165번지의 데이터 01010001B와의 논리곱 결과(logically ANDed result)와 논리화(logically ORed)된다. 따라서, 기입 마스크 처리 데이터 11101001B는 표시 메모리(10)의 165번지에 기입된다. 도시된 바와 같이, 종래 기술의 데이터 기억 시스템에서의 기억 제어에 있어서, 표시 메모리의 액세스 단위로 마스크 데이터를 설정하는 레지스터를 표시 메모리(10)의 액세스 단위 비트폭의 수에 따라서 선택하고, 또한, 액세스 단위폭 레지스터를 선택 어드레스에 대응하여 선택하도록 하는 선택기를 준비하는 것이 요구된다.
예컨대, 형광 표시 패널 표시 세그먼트 데이터와 같이 항상 재 기입되는 데이터와 디지트 데이터와 같이 형광 표시 패널에 의해 결정되는 시분할 구동 데이터가 최초로 설정되어진 후, 재 기입되지 않은 데이터가 동일 어드레스의 메모리내에 존재하여 소정의 비트 단위로 기입 제어가 필요하다면, 제8도에 도시된 바와 같이 데이터 기억 시스템에 따라서, 표시 메모리 액세스 단위의 마스크 데이터를 기억하는 유효 비트폭의 레지스터가 표시 메모리 액세스 단위의 비트수에 대응하는 수만큼 필요하며, 이는 소자수의 증가를 의미한다.
또한, 가변 비트폭 논리 연산 유니트(57)는 3개의 상이한 데이터, 즉, 외부적으로 공급된 기입 데이터, 선택된 유효 비트폭 레지스터로부터의 마스크 데이터, 및 비트 액세스 제어 유니트(58)에 의해 판독되는 것처럼 표시 메모리(10)의 재 기입 대상 어드레스에 기억된 데이터의 연산을 수행한다. 그러므로, 상기 가변 비트폭 논리 연산 유니트(57)는 회로 구성이 복잡하게 되고, 전체의 소자수가 증가되며, 칩 크기가 대형화된다. 또한, 가변 비트폭 논리 연산 유니트(57)의 연산 결과를 비트 액세스 제어 유니트(58)를 걸쳐서 표시 메모리(10)의 재 기입 대상 어드레스에 기억할 필요가 있게 되기 때문에, 데이터 기입 처리에 시간이 걸리는 문제가 있다.
[발명의 개요]
본 발명의 일면에 따르면, 메모리 소자가 배열된 메모리와, 상기 메모리를 소정의 비트폭 단위로 액세스하는 메모리 액세스 유니트를 가진 기억 제어 시스템에 있어서; 상기 메모리내에 기억 내용의 재 기입을 필요로 하지 않은 영역을 지정하도록 데이터를 유지하는 수단과; 메모리 어드레스와 상기 데이터를 비교하는 수단과; 상기 비교 수단의 비교 결과로서 비교 어드레스에 의해 지정된 비트폭내에 기억 내용의 변경을 요구하지 않는 영역이 포함되는 경우, 기억된 내용의 재 기입을 요구하지 않는 영역에 대응하는 메모리 소자에 데이터 기입을 금지하는 수단을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 면에 따르면, 다수의 비트 경계에 의해 분할된 메모리와; 인접한 비트 경계간의 비트수를 단위로서 상기 메모리를 액세스하는 수단과; 상기 메모리의 특정 영역에 대하여 데이터의 변경을 금지시키는 금지 수단을 포함하며; 상기 금지 수단은 상기 특정 영역의 적어도 1변을 규정하는 제1데이타와 상기 특정 영역의 폭을 규정하는 제2데이타를 기초하여 기입 금지 어드레스를 지정하는 것을 특징으로 한다.
본 발명의 다른 면에 따르면, 다수의 비트 경계에 의해 분할된 메모리에 대하여 데이터의 판독 및 기입을 제어하는 기억 제어 방법에 있어서; 기입 금지 영역을 지정하는 제1단계와; 상기 금지 영역내에 어떤 비트 경계가 존재하는지의 여부를 판정하는 제2단계와; 상기 판정의 결과로서, 상기 비트 경계가 존재하지 않는 경우 상기 메모리내의 모든 데이터의 기입을 허가하고, 상기 비트 경계가 존재하는 경우에 상기 금지 영역에 대응하는 비트폭을 상기 비트 경계에 기초하여 계산함으로써 기입 금지 영역내의 데이터의 변경을 금지시키는 제3단계를 포함하는 것을 특징으로 한다.
본 발명의 또한 면에 따르면, 외부적으로 공급받은 어드레스에 응답하여 데이터가 기입되고 판독되는 기입 허가 영역 및 기입 금지 영역을 가진 표시 메모리와; 표시 비트폭 지정 데이터에 응답하여 표시 메모리내에 기억된 표시 데이터의 X 및/또는 Y 방향 표시 비트폭을 지정하는 표시 데이터 기억 영역 지정 레지스터와; 마스크될 데이터, 즉, 마스크 비트폭 지정 데이터에 응답하여 표시 데이터 기억 영역 지정 레지스터에 의해 지정된 표시 비트폭 중에 재 기입되지 않은 데이터의 마스크 비트폭을 지정하기 위한 마스크 비트폭 지정 레지스터와; 상기 표시 메모리내의 기입 금지 영역의 반대 종단을 결정하여, 4개의 상이한 상태의 번지, 즉, 모든 비트가 기입 허가 영역에 있는 번지, 소정의 상위 비트가 기입 허가 영역에 있고 소정의 하위 비트가 기입 금지 영역에 있는 번지, 모든 비트가 기입 금지 영역에 있는 번지, 및 소정의 상위 비트가 기입 금지 영역에 있고 소정의 하위 비트가 기입 허가 영역에 있는 번지를 정의하고, 공급된 번지 데이터에 대응하는 상기 4개이 데이터 마스크 상태 중 어느 한쪽의 번지를 결정하고, 상기 번지에 대응하는 비트 단위에 대하여 기입 허가 신호 및 기입 금지 신호를 발생하는 기입 판정/지시 신호 발생기와; 상기 표시 메모리의 기입 데이터의 유효 비트만을 상기 기입 판정/지시 신호 발생기로부터 공급된 비트 단위에 대하여 기입 허가 신호 및 기입 금지 신호에 따라서 기입하는 기입 제어 유니트를 포함하며; 상기 표시 데이터 기억 영역 지정 레지스터 및 마스크 비트폭 지정 레지스터는 X 및/또는 Y 방향 비트폭을 표시 메모리의 맵상에 지정하는 것을 특징으로 한다.
[발명의 양호한 실시]
이하, 도면을 참조하여 본 발명의 양호한 실시에 대해서 설명한다. 제1도는 본 발명에 따른 기억 제어 시스템의 제1실시예를 도시하는 블록선도이다.
상기 시스템의 개별 구성 요소에 대해 설명한다. 표시 메모리(10)는 기입 허가 영역과 기입 금지 영역을 갖는다. 외부적으로 공급받은 어드레스에 응답하여 표시 메모리의 공급된 어드레스에 데이터가 기록되고 그 공급된 어드레스로부터 판독한다. 제3도는 표시 메모리(10)의 메모리 맵을 도시한다. 도시된 바와 같이, 상기 메모리는 170번지 내지 17F 번지의 영역을 갖는다. 각 어드레스는 8비트 액세스를 할 수 있으며, 5 어드레스의 데이터는 1단위 데이터로서 표시될 수 있다.
본 실시예는 표시 유니트(16) 및 마이크로컴퓨터(17)를 포함하는 기억 제어 시스템(18)이다. 상기 표시 유니트(16)는 최대 40비트를 표시할 수 있다. 표시 비트폭 지정 데이터는 마이크로컴퓨터(17)의 CPU(15)로부터의 출력이며, 표시 데이터 기억 영역 지정 레지스터(11)에 입력되어 표시 데이터 기억 영역 지정 레지스터(11)는 표시 메모리(10)에 기억하는 표시 데이터의 X 방향 표시 비트폭을 지정한다. 마스크 비트폭 지정 데이터는 마이크로컴퓨터(17)의 CPU(15)로부터의 출력이며, 마스크 비트폭 지정 레지스터(12)에 입력된다. 마스크 비트폭 지정 레지스터(12)는 표시 데이터 기억 영역 지정 레지스터(11)에 의해 지정된 표시 비트폭중 마스크될 데이터, 즉, 재 기입되지 않은 데이터의 마스크 비트폭을 지정한다.
표시 데이터 기억 영역 지정 레지스터(11)와 마스크 비트폭 지정 레지스터(12)는 표시 메모리(10)의 맵상의 X 방향 비트폭을 지정한다. 상기 CPU(15)는 X 및 Y 방향 어드레스를 지정하기 위한 어드레스 데이터를 출력한다. 기입 판정/지시 신호 발생기(13)는 표시 데이터 기억 영역 지정 레지스터(11)의 출력과 마스크 비트폭 지정 레지스터(12)의 출력 및 CPU(15)로부터의 어드레스 데이터를 수신하고 기입 제어 유니트(14)에 필요한 신호를 발생한다.
이제, 제5도의 플로우챠트를 참조하여, 기입 판정/지시 신호 발생기의 동작에 대해서 설명한다. 표시 데이터 기억 지정 레지스터(11)에서 설정된 데이터 중상위 3비트, 즉, 제5번째 내지 제3번째 비트의 데이터가 A5 내지 A3으로 표시되고, 하위 3비트, 즉 2번째 내지 0번째 비트의 데이터는 A2 내지 A0로 표시된다. 마스크 비트폭 지정 레지스터(12)에서 설정된 데이터 중에서 상위 3비트, 즉, 5번째 내지 3번째 비트의 데이터는 C5 내지 C3으로 표시되고, 하위 3비트, 즉, 2번째 내지 0번째 비트의 어드레스 영역의 최상위 어드레스가 바이너리 수로 표시될 때, 6번째 내지 4번째 데이터로부터 데이터 C5 내지 C3의 감산 결과로써의 데이터는 D5 내지 D3으로 표시된다. 어드레스로서, CPU(15)로부터의 바이너리 데이터로서 표현된 데이터를, 즉, 표시 메모리(10)의 X 방향으로 어드레스 데이터인 6번째 내지 4번째 데이터는 E6 내지 E4로 표시된다.
먼저, 제1비교기는 데이터 E6 내지 E4와 데이터 B5 내지 B3을 비교한다. 만약, E6 내지 E4B5-B3이라면, 적절한 어드레스는 기입 금지 영역과 기입 허가 영역간의 경계를 포함하고, 데이터 A2 내지 A0에 의해서 지정된 비트 중 상위 비트를 기입하는 것이 금지되게 된다.
제2비교기에 의해서 비교된 두개의 데이터가 동일하다면, 적절한 어드레스는 기입 금지 영역과 기입 허가 영역의 우측 종단 경계와 좌측 종단 경계를 포함한다. 이 경우에 우측 종단 경계는 A2 내지 A0으로 지정되고, 좌측 종단 경계는 C2 내지 C0으로 지정된다.
계속해서, 제1비교기는 데이터 E6 내지 E4와 데이터 E5 내지 E3을 비교한다. 만약 E6 내지 E4B5 내지 B3이라면 제3비교기는 데이터 E6 내지 E4D5 내지 D3이라면, 적절한 어드레스는 기입 금지 영역과 기입 허가 영역간에 경계를 표함하지 않으므로, 8비트 데이터의 재 기입이 금지된다.
또한, 제3비교기에 의해서 비교된 2데이터는 동일하며, 적절한 어드레스는 기입 금지 영역과 기입 허가 영역간의 경계를 포함하고, 데이터 C2 내지 C0으로 지정된 비트 중 상위 비트를 재기입하는 것이 가능하다. 제3비교기는 데이터 E6 내지 E4와 데이터 D5 내지 D3을 또한 비교한다. 만약 E6 내지 E4B5 내지 3이라면, 적절한 어드레스는 기입 금지 영역과 기입 허가 영역간의 경계를 포함하지 않으므로, 8비트 데이터의 재 기입이 가능하다.
상기 동작으로부터 알 수 있는 바와 같이, 표시 메모리(10)에 있어서의 기입 금지 영역의 반대 종단의 결정에 대해서 모든 비트가 기입 허가 영역에 있는 번지, 상위 n 비트가 기입 허가 영역에 있고 하위(8-n) 비트가 기입 금지 영역에 있는 번지, 모든 비트가 기입 금지 영역에 있는 번지, 및 상위 m 비트가 기입 금지 영역에 있고 하위(8-n) 비트가 기입 허가 영역에 있는 번지의 4개의 상이한 상태가 규정된다.
또한, 기입 판정/지시 신호 발생기(13)는 CPU(15)로부터 공급된 어드레스 데이터에 대응하는 상기 4개의 데이터 마스크 상태 중 어느 한쪽의 어드레를 결정하고, 상기 어드레스에 대응하는 비트 단위에 응답하여 기입 허가 신호와 기입 금지 신호를 발생한다.
기입 제어 유니트(14)는 표시 메모리(10)내에 CPU(15)로부터의 기입 데이터의 유효 비트만을 기입 판정/지시 신호 발생기(13)로부터 발생된 비트 단위에 응답하여 기입 허가 신호 및 기입 금지 신호에 따라서 기입한다.
이제, 제3도에 도시된 표시 데이터 기억의 예에 있어서, 표시 데이터의 재 기입할 때의 동작에 대해서 설명한다. 표시 메모리(10)의 165번지에 데이터 01010001B가 기억된다고 가정하자.
먼저, 26비트의 사용 비트폭이 표시 데이터 기억 영역 지정 레지스터(11)에 의해 설정되고, 1비트의 마스크 패턴폭이 마스크 비트폭 지정 레지스터(12)에 설정된다. 17X번지측으로부터 사용된 비트폭은 표시 데이터 기억 영역 지정 레지스터(11)에서 설정한 데이터에 의해서 결정되며, 즉, 기입 판정/지시 신호 발생기(13)는 기입 금지 영역의 우측 종단의 표시 메모리(10)의 17X번지측으로부터의 제4바이트인 14X번지의 6번째 비트의 위치인지를 결정하고, 표시 데이터 기억 영역 지정 레지스터(11)에서 설정한 데이터인 26비트와 마스크 비트폭 지정 레지스터(11)에서 설정한 데이터인 11비트간의 차로부터 15비트를 계산함으로써 기입 금지 영역의 좌측 종단이 표시 메모리(10)의 17X번지로부터의 제2바이트인 16X번지의 0번째 비트의 위치인지를 결정한다. 이것은 기입 금지 영역이 16X번지의 0번째 비트로부터 14X번지의 6번째까지의 범위라는 것을 의미한다.
따라서, 17X 및 13X번지에서 모든 비트가 기입 허가 영역에 있고, 16X번지에서 7번째 내지 1번째 비트가 기입 허가 영역에 있는 동시에, 0번째 비트가 기입 금지 영역에 있으며, 15X번지에서 모든 비트는 기입 금지 영역에 있고 14X번지에서 7번째 및 6번째 비트는 기입 금지 영역에 있음과 동시에, 5번째 내지 0번째 비트는 기입 허가 영역에 있다.
CPU(15)가 165번지로서 기입 데이터 11101000B를 부여할 때, 7번째 내지 1번째 비트가 기입 허가 영역에 있고, 0번째 비트가 기입 금지 영역에 있는 경우, 기입 판정/지시 신호 발생기는 165번지의 7번째 내지 1번째 비트의 기입 허가 신호 및 상기 번지 중 0비트의 기입 금지 신호를 부여하여 상기 7번째 내지 1번째 비트는 표시 메모리(10)의 데이터 1110100XB(X는 기입 금지를 표시함)로서 기입된다. 0번째 비트로서 재 기입전의 데이터 1B가 유지되고, 재 기입후의 165번지의 데이터는 111010001B이다.
마찬가지로, CPU(15)가 179번지로의 기입 데이터 100101110을 부여할 때, 모든 비트가 기입 허가 영역에 있는 경우, 기입 판정/지시 신호 발생기는 7번째 내지 0번째 비트의 기입 허가 신호를 기입 제어 유니트(14)에 제공하고, 상기 표시 메모리(10)의 170번지에 데이터 100010110B가 기입된다.
153번지에서 모든 비트가 기입 금지 영역에 있다. 따라서, 기입 지시 신호 발생기(13)는 7번째 내지 0번째 비트의 기입 금지 신호를 기입 제어 유니트(14)에 공급함으로써, 153번째의 어드레스는 어떤 기입 없이도 그와 같이 유거된다.
상기 제1실시예는 표시 데이터 기억 영역 레지스터(11)를 갖지만, 상기 레지스터는 표시 데이터 기억 영역에 의해서 전체 표시 메모리(10)가 구성하는 경우 불필요하다. 즉, 상기 경우에 있어서, 마스크 비트폭 지정 레지스터(12)만으로도 충분하다.
이제, 제2실시예에 따른 데이터 기억 시스템의 블록선도를 도시하는 제2도를 참조하여, 제2실시예에 대해 설명한다. 상기 제2실시예는 표시 데이터 기억 영역 지정 수단에 있어서의 제1실시예와는 다르다. 보다 상세하게 말하면, 표시 데이터 기억 영역 지정 레지스터는 두 개의 레지스터, 즉, X 방향 기억 영역을 나타내기 위한 X 방향 지정 레지스터(21a) 및 Y 방향 기억 영역을 나타내기 위한 Y 방향 지정 레지스터(21b)로 구성되어 있다.
제4도는 표시 메모리(10)에 기억한 표시 데이터와 어드레스 맵의 예를 도시한다. 파선의 직사각형으로 포위된 것은 표시 데이터 기억 영역이고, 빗금으로 도시된 것은 디지트 데이터 기억 영역, 즉, 표시 메모리의 사용시에 데이트를 재기입할 필요가 없는 기입 금지 명령이다. 제4도에 도시된 바와 같이 표시 메모리(10)는 130번지 내지 17F번지의 영역을 갖는다. 각각의 번지는 8비트 액세스를 할 수 있고, 5번지의 데이터는 단위 데이터로서 표시될 수 있다. 상기 실시예는 최대 40비트를 표시할 수 있는 표시 메모리이다.
이제, 제4도에서 도시한 표시 데이터 기억 예에서의 표시 데이터의 재 기입을 실현할 때의 동작을 설명한다.
먼저, 표시 데이터 기억 영역 지정 유니트의 X 방향 지정 레지스터(21)에 X 방향의 사용 비트로서 26비트를 설정하면, 표시 메모리(10)의 표시 데이터 기억 영역의 X 방향이 17X번지의 7비트로부터 14X번지의 6비트까지이며, Y 방향 지정 레지스터(21b)에 Y 방향의 사용 라인으로서 12라인을 설정하면, 표시 메모리(10)의 표시 데이터 기억 영역의 Y 방향 비트는 1X0번지에서 1XB번지까지이다. 2개의 레지스터(21a) 및 (21b)의 데이터는 제4도에 도시된 바와 같이, 파선의 직사각형으로 포위되어 도시된 바와 같이, 표시 데이터 기억 영역을 규정한다.
다음에, 마스크 비트폭 지정 레지스터(12)의 마스크 비트폭으로서 11비트를 설정하면, 표시 데이터 기억 영역의 X 방향 데이터 마스크 영역은 하위변으로부터의 11번째 비트, 즉, 14X번지의 6번째 비트로부터 16X번지의 0비트까지이다. 동시에, 표시 데이터 기억 영역은 Y방향으로 1XB번지까지이고, 이것은 제4도에 도시된 바와 같이, 빗금 영역이 본 실시예의 기입 금지 영역이라는 것을 의미한다.
이제, 데이터 01010001B가 표시 메모리(10)의 165번지에 기억된다고 가정하자, CPU(15)가 기입 데이터 11101000B를 165번지에 부여할 때, 7번째 내지 1번째 비트가 기입 허가 영역에 있고, 0번째 비트가 기입 금지 영역에 있는 경우, 기입 지시 신호 발생기(23)는 165번지의 7번째 내지 1번째 비트의 기입 허가 신호를 기입 제어 유니트(14)에 공급하고, 7번째 내지 1번째 비트가 데이터 111010100XB(X는 기입 금지를 표시함)으로서 기입된다. 0번째 비트가 1B 즉 재 기입전의 데이터로 유지되므로, 재 기입후의 165번지의 데이터는 11101001B이다.
CPU(15)가 기입 데이터 01000011B를 16C번지에 부여할 때, 모든 비트가 기입 허가 영역에 있는 경우, 기입 판정/지시 신호 발생기(23)는 7번째 내지 0번째 비트의 기입 허가 신호를 기입 제어 유니트(14)에 부여하고, 데이터 01000011B가 표시 메모리(10)의 16C번지에 기입된다.
마찬가지로, CPU(15)가 기입 데이터 10010110B를 179번지에 부여할 때, 모든 비트가 기입 허가 영역에 있는 경우, 기입 판정/지시 신호 발생기(23)는 7번째 내지 0번째 비트의 기입 허가 신호를 기입 제어 유니트(14)에 공급하고, 데이터 10010110B가 표시 메모리(10)의 179번지에 기입된다.
CPU(15)가 기입 데이터 01011010B를 153번지에 부여할 때, 모든 비트가 기입 금지 영역에 있는 경우, 기입 판정/지시 신호 발생기(23)는 7번째 내지 0번째 비트의 기입 금지 신호를 기입 제어 유니트(14)에 공급하고, 153번지의 데이터가 어떤 데이터의 기입 없이 유지된다.
마찬가지로, CPU(15)가 기입 데이터 11010111B를 15E번지에 부여할 때, 모든 비트가 기입 허가 영역에 있는 경우, 7번째 내지 0번째의 기입 판정/지시 신호는 기입 제어 유니트(14)에 공급되고, 데이터 11010111B가 표시 메모리(10)의 15E번지에 기입된다.
본 실시예는 표시 메모리와 표시 데이터를 사용하여 기술되어져 왔으나, 이는 한정하는 것을 의미하지 않으며, 본 실시예는 물론 기억 시스템의 데이터 기입/판독 제어의 기술에 유용하다.
예컨대, 기입 제어가 형광 표시 패널의 표시 세그먼트 데이터와 같이 항상 재 기입되는 데이터와 표시 패널과 같은 디지트 데이터에 의해서 결정되는 시분할 구동 데이터의 설정후의 메모리의 동일 어드레스에서 재 기입되지 않은 데이터를 소정의 비트 단위로 할 필요가 있는 경우에, 제8도에 도시된 바와 같이, 데이터 기억 시스템에서, 표시 메모리내에 액세스 단위 마스크 데이터를 기억하기 위한 유효 비트폭 레지스터는 표시 메모리 액세스 유니트의 비트폭에 대응하는 수로 하는데 필요하게 된다. 제1실시예에서, 표시 기억 영역 지정 레지스터(11) 및 마스크 비트폭 지정 레지스터(12)내에 데이터의 재 기입을 함으로써 40 내지 12의 레지스터수를 감소시킬 수 있다.
또한, 가변 비트폭 논리 연산 유니트(57)전에 설명한 종래의 데이터 기억 시스템은 3개의 상이한 데이터, 즉, 외부적으로 공급된 기입 데이터, 선택된 유효 비트폭 레지스터로부터의 마스크 데이터, 및 비트 액세스 제어 유니트(58)에 의해서 판독될 때 표시 메모리(10)에 재 기입 대상 어드레스내에 기억된 데이터의 연산을 수행한다. 그러므로, 가변 비트폭 논리 연산 유니트의 회로 동작은 복잡하게 되어 왔으며, 따라서, 전체 소자의 수를 증가시키게 했다. 그러나, 제5도에 도시된 바와 같은 방식으로 동작하는 기입 판정/지시 신호 발생기의 구성에 대하여, 그 회로 구성이 간이화되고, 소자의 수를 감소시킬 수 있었다.
데이터 기억 시스템에서, 가변 비트폭 논리 연산 유니트(57)에서의 연산 결과는 비트 액세스 제어 유니트(58)를 걸쳐서 표시 메모리(10)의 재 기입 대상 어드레스에 기억되며, 따라서, 데이터 재 기입 처리 시에 시간을 고려하는 것이 필요하다. 본 발명에 따라서, 회로가 간이화되고, 또한, 데이터 처리가 간이화되기 때문에, 데이터 재 기입동안의 시간을 단축할 수가 있다.
마스크 제어용의 종래의 데이터 기억 시스템의 제7도의 동작과 유사하게, 기억 제어 시스템의 제1 및 제2실시예의 제6도의 흐름이 1단계로 실현될 수 있고, 물론 처리 속도를 증가시킬 수가 있다.
통상의 기술을 가진 자는 회로 구성의 변경을 할 수 있고, 본 발명의 범주로부터 일탈함이 없이 다양한 여러 가지 수정 및 실시예가 행해질 수 있다.

Claims (9)

  1. 메모리 소자 에레이를 갖는 메모리와, 소정의 비트폭으로 메모리를 액세스하기 위한 메모리 액세스 유니트를 가진 메모리용 기억 제어 시스템에 있어서, 내용이 재 기입 가능한 메모리의 영역을 지정하도록 데이터를 유지하는 제1수단과, 내용이 마스크되어 재 기입 불가능한 메모리의 영역의 폭이 대응하는 데이터를 유지하는 제2수단과, 공급받은 메모리 어드레스와 상기 제1 유지 수단 및 제2 유지 수단의 데이터를 비교하는 수단과, 상기 비교 수단의 비교 결과가 공급받은 메모리 어드레스에 의해서 지정된 비트폭내에 재 기입 불가능한 영역이 포함된 것을 표시하는 경우, 재 기입 불가능한 영역에 대응하는 메모리 소자내에 데이터 기입을 금지하는 수단을 포함하는 기억 제어 시스템.
  2. 제1항에 있어서, 상기 제1 유지 수단은 재 기입 불가능한 영역의 최상위 어드레스에 대한 최상위 비트 정보를 유지하는 기억 제어 시스템.
  3. 제1항에 있어서, 상기 제1 유지 수단은 상기 메모리의 재 기입 가능한 열들에 관한 비트 데이터를 유지하고, 상기 메모리의 재 기입 가능한 행들에 관한 비트 정보를 유지하는 기억 제어 시스템.
  4. 기억 제어 시스템에 있어서, 다수의 비트 경계선들에 의해 분할된 메모리와, 인접한 비트 경계들간의 비트수를 단위로서 상기 메모리를 액세스하는 수단과, 특정 영역의 적어도 1변을 기술하는 제1데이터와 상기 특정 영역의 폭을 기술하는 제2데이타를 기초하여 기입 금지 어드레스를 지정함으로서, 메모리의 상기 특정 영역에 대하여 데이터 내용의 변경을 금지하는 금지 수단을 포함하는 기억 제어 시스템.
  5. 다수의 비트 경계들로 분할된 메모리내에 데이터의 판독 및 기입을 제어하는 방법에 있어서, 기입 금지 영역의 마스크 비트 폭을 확립함으로서 상기 기입 금지 영역을 지정하는 단계와, 공급받은 어드레스의 비트 경계가 금지 영역내에 존재하는지의 여부를 판정하는 단계와, 비트 경계가 존재하지 않는 것을 상기 판정 단계의 결과가 표시하는 경우, 메모리내에 모든 데이터의 기입을 허가하고, 비트 경계가 존재하는 것을 상기 판정 단계가 표시하는 경우, 비트 경계들을 기초하여 기입 금지 영역내에 데이터의 변경을 금지시키는 단계를 포함하는 데이터 판독 및 기입 제어 방법.
  6. 기억 제어 시스템에 있어서, 적어도 하나의 기입 허가 영역 및 기입 금지 영역을 갖고, 외부적으로 공급받은 어드레스에 응답하여 데이터가 기입되고 판독될 수 있는 표시 메모리와, 표시 비트 폭 지정 데이터에 응답하여 표시 메모리내에 기억된 표시 데이터의 X 방향 표시 비트 폭을 지정하는 표시 데이터 기억 영역 지정 레지스터와, 표시 메모리내에 마스크될 데이터의 X 방향으로 마스크 비트 폭을 지정하며, 상기 마스크된 데이터는 마스크 비트 폭 지정 데이터에 응답하여 표시 데이터 기억 영역 지정 레지스터에 의해 지정된 표시 비트 폭들 중에 재 기입되지 않은 데이터에 대응하는, 마스크 비트 폭 지정 레지스터와, 어드레스의 적어도 4개의 상이한 상태를 규정하도록 상기 표시 메모리내의 기입 금지 영역의 경계선들을 결정하는 기입 판정 신호 발생기로서, 상기 어드레스의 상태들은 모든 비트들이 기입 허가 영역내에 있는 어드레스, 소정의 상위 비트들이 기입 금지 영역내에 있는 어드레스, 모든 비트들이 기입 금지 영역내에 있는 어드레스, 소정의 상위 비트들이 기입 금지 영역내에 있고 소정의 하위 비트들이 기입 허가 영역내에 있는 어드레스를 구비하며, 상기 공급받은 어드레스 데이터에 대응하는 상기 어드레스 상태를 또한 결정하고, 상기 공급받은 어드레스에 대응하는 비트 단위에 대하여 기입 허가 신호 및 기입 금지 신호를 또한 발생하는 기입 판정 신호 발생기와, 상기 공급받은 어드레스들에 대한 기입 데이터의 유효 비트들을, 상기 기입 판정 신호 발생기로부터 공급된 기입 허가 신호 및 기입 금지 신호에 따라서 표시 메모리내에 기입하는 기입 제어 유니트를 포함하는 기억 제어 시스템.
  7. 기억 제어 시스템에 있어서, 적어도 하나의 기입 허가 영역 및 기입 금지 영역을 갖고, 외부적으로 긍급받은 어드레스에 응답하여 데이터가 기입되고 판독될 수 있는 표시 메모리와, 표시 비트 영역 지정 데이터에 응답하여 표시 메모리내에 기억된 표시 데이터의 표시 비트 폭들의 X 및 Y 방향을 각각 기억하는 2개의 표시 데이터 기억 영역 지정 레지스터와, 상기 표시 메모리내에 마스크될 데이터의 X 방향으로 마스크 비트 폭을 지정하며, 상기 마스크된 데이터는 마스크 비트 폭 지정 데이터에 응답하여 표시 데이터 기억 영역 지정 레지스터들에 의해 지정된 데이터 표시 비트 폭들 중에 재 기입되지 않은 데이터에 대응하는, 마스크 비트 폭 지정 레지스터와, 어드레스의 적어도 4개의 상이한 상태를 규정하도록 상기 표시 메모리내의 기입 금지 영역의 경계들을 결정하는 기입 판정 신호 발생기로서, 상기 어드레스의 상태들은 모든 비트들이 기입 허가 영역내에 있는 어드레스, 소정의 상위 비트들이 기입 허가 영역내에 있고 소정의 하위 비트들이 기입 금지 영역내에 있는 어드레스, 모든 비트들이 기입 금지 영역내에 있는 어드레스, 소정의 상위 비트들이 기입 금지 영역내에 있고 소정의 하위 비트들이 기입 허가 영역내에 있는 어드레스를 구비하며, 상기 공급받은 어드레스 데이터에 대응하는 상기 어드레스 상태를 또한 결정하고, 상기 공급받은 어드레스에 대응하는 비트 단위에 대하여 기입 허가 신호 및 기입 금지 신호를 또한 발생하는 기입 판정 신호 발생기와, 상기 공급받은 어드레스들에 대한 기입 데이터의 유효 비트들을, 상기 기입 판정 신호 발생기로부터 공급된 기입 허가 신호 및 기입 금지 신호에 따라서 표시 메모리내에 기입하는 기입 제어 유니트를 포함하는 기억 제어 시스템.
  8. 제5항에 있어서, 표시 영역의 표시 비트 폭을 확립함으로서 기입 가능한 메모리 영역을 지정하는 단계를 더 포함하고, 상기 판단하는 단계는 공급받은 어드레스의 최상위 비트 정보와, 상기 표시 데이터 기억 영역 지정 레지스터의 표시 비트 폭에 대한 어드레스 정보 및 마스크 비트 폭 지정 레지스터의 마스크 비트 폭에 대한 어드레스 정보간의 차 정보와의 비교값을 기초로 하여 결정되는 데이터 판독 및 기입 제어 방법.
  9. 제6항에 있어서, 상기 기입 판정 신호 발생기는 공급받은 어드레스의 최상위 비트 정보와, 표시 데이터 기억 영역 지정 레지스터의 표시 비트 폭에 대한 어드레스 정보 및 마스크 비트 폭 지정 레지스터의 마스크 비트 폭에 대한 어드레스 정보간의 차 정보와의 비교값을 기초로 하여 공급받은 어드레스 데이터의 어드레스 상태 및 기입 금지 영역의 경계선들을 결정하는 기억 제어 시스템.
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