JPH0322058A - アドレス検証方法 - Google Patents

アドレス検証方法

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JPH0322058A
JPH0322058A JP15590689A JP15590689A JPH0322058A JP H0322058 A JPH0322058 A JP H0322058A JP 15590689 A JP15590689 A JP 15590689A JP 15590689 A JP15590689 A JP 15590689A JP H0322058 A JPH0322058 A JP H0322058A
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JP
Japan
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area
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JP15590689A
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English (en)
Inventor
Yutaka Iima
飯間 豊
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、記憶装置上の記憶領域を任意のアクセス主体
に割当てた後、各アクセス主体のアクセス要求を許容す
る前に、その先頭アドレスを検証するアドレス検証方法
に関する。
(従来の技術) 種々の入出力装置等が記憶装置を共用する場合、予め記
憶装置上の特定の記憶領域を各入出力装置に割当てて、
領域を限定してアクセスさせることが行なわれる。この
場合、入出力装置等の各アクセス主体が誤った記憶領域
をアクセスすることがないように、そのアクセスすべき
アドレスの検証が行なわれる。
第2図に、従来のアドレス検証方法を実施したシステム
のブロック図を示す. 図において、記憶装置1上には、一定の連続した記憶領
域2が確保されており、この記憶領域2は、一定の幅の
複数の単位領域3で区分されている。各単位領域3は、
入出力装置等のアクセス主体4にそれぞれ割当てられる
。この割当てを行なう場合、アクセス主体4から割当て
要求があると、そのアクセス主体4に対し、割当てられ
た単位領域3の先頭アドレス3aが通知される。また、
その単位領域の先頭アドレス3aは、先頭アドレステー
ブル5にも格納される。
その後、アクセス主体4が、先に割当てられた単位領域
3のアクセスを行なおうとする場合、制御部6に対し、
先頭アドレス3aを通知する。制御部6は、先頭アドレ
ス3aを受入れると、先頭アドレステーブル5を検索し
、当該先頭アドレス3aが、この先頭アドレステーブル
5に格納されているか否かを判断する。そして、一致す
る先頭アドレスが存在すれば、アクセス主体4の出力し
た先頭アドレスが正当なものと判断し、その検証結果に
基づいて、アクセス主体4による単位領域3のアクセス
を許容する。
尚、上記先頭アドレステーブル5には、実際に何れかの
アクセス主体4に割当てられた単位領域の先頭アドレス
のみが格納される。
例えば、アクセス主体4が、何等かの障害により誤った
先頭アドレスを用いてアクセスを要求すれば、先頭アド
レステーブル5にそのようなアドレスが存在せず、その
先頭アドレスが不当であるとの検証結果に基づいて、ア
クセスが拒絶される。その結果、記憶装置1上の他の記
憶領域の破壊を防止することができる。
しかし、先頭アドレスが、ちょうど他のアクセス主体に
割当てられた先頭アドレスと一致するような場合には、
アクセスを許容してしまうことになるが、そのようなア
ドレスのエラーの発生する確率は極めて低い。従って、
上記のような検証により、記憶装置の記憶領域を十分保
護することができる。
第3図に、従来の他のアドレス検証方法を実施したシス
テムのブロック図を示す。
この例においても、記憶装置1上の連続した記憶領域2
に、一定の幅の複数の単位領域3が設定されている,そ
して、各単位領域3は、それぞれ任意のアクセス主体4
に割当てられ、何れかの単位領域3が割当てられたアク
セス主体4は、それぞれ先に説明した要領で、各単位領
域3の先頭アドレス3aを保持している。そして、割当
てられた単位領域3のアクセスを要求する場合、その先
頭アドレス3aを制御部6に向って出力する。
この例においては、制御部6は、その先頭アドレス3a
を受入れると、記憶装置1上のその先頭アドレス3aに
格納された、データの読取りを行なう各単位領域3の先
頭アドレスに相当する部分に、それぞれ識別データ3b
が格納されている。
この識別データ3bは、単位領域3の先頭を表わす内容
の特定のデータで、例えば、何れの単位領域3にも、そ
れぞれ内容が“l010・・・lO”というような同一
の識別データ3bが格納される。
制御部6が、何れかのアクセス主体4から受入れた先頭
アドレス3aに基づいて、その識別データ3bを読出し
たときは、その先頭アドレスが何れかの単位領域3の先
頭と一致するため、正当との検証結果を得る。また、識
別データ以外のデータが読出された場合には、不当との
検証結果を得る。
正当との検証結果を得た場合には、アクセス主体4に対
し、該当する単位領域3のアクセスを許容する。
(発明が解決しようとする課題) ところで、上記第2図に示したような方法は、何れかの
アクセス主体4に割当てられた単位領域3の先頭アドレ
スを、常に先頭アドレステーブル5に格納するため、割
当て数に対応して先頭アドレステーブル5の容量が増大
する。
例えば、大規模なシステムの多数のタスクに対し、それ
ぞれ単位領域3を割当てるといった場合に、割当てられ
た単位領域数は膨大となり、先頭アドレステーブル5の
大きさも膨大なものとなる。これでは、制御部6による
テーブル検索に長時間を要する。テーブル検索の高速化
を図る手法として、ハッシュテーブルを用いるといった
方法もあるが、その場合には、更に大量の付加的データ
を必要とし、記憶装置1上の記憶領域の使用量が増大す
るといった難点がある。
一方、第3図に示した例では、若し、単位領域3中に、
識別データ3bと同一の内容のデータがたまたま存在し
ていた場合、アクセス主体4から与えられた誤った先頭
アドレスを、正当と検証してしまうといった問題点があ
る。
更に、第3図の例では、制御部6がアクセス主体4から
受入れられた先頭アドレスをそのまま用いて、直接記憶
装置l上の記憶領域をアクセスする必要がある。このた
め、万一アドレス誤りによる不合理なアドレスが与えら
れた場合、メモリアクセスの例外が発生する.オペレー
ティングシステム等においては、このような例外が多重
に発生した場合、処理が複雑化し、あるいは処理が停止
してしまうといった問題がある。
本発明は以上の点に着目してなされたもので、検証のた
めの付加的データの減少を図り、高速かつ誤りなくアド
レスの検証を行なうことができるアドレス検証方法を提
供することを目的とするものである。
(課題を解決するための手段) 本発明のアドレス検証方法は、記憶装置上の連続した記
憶領域を、一定の幅の複数の単位領域で区分し、各単位
領域をそれぞれ任意のアクセス主体に割当てるものにお
いて、前記連続した記憶領域の前記記憶装置上のアドレ
スの範囲を直接又は間接的に示すアドレス範囲情報と、
前記単位領域の幅を直接又は間接的に示す単位領域幅情
報とを保持し、前記何れかのアクセス主体から、当該ア
クセス主体に割当てられた前記単位領域のアクセスのた
めに、その先頭アドレスが与えられたとき、前記アクセ
ス主体から与えられた先頭アドレスと前記アドレス範囲
情報とを比較して、当該先頭アドレスが、前記連続した
記憶領域の範囲に含まれるか否かの判断と、前記単位領
域の先頭アドレスが、前記アドレス範囲情報と前記単位
領域幅情報とにより演算で求められる何れかの単位領域
の先頭アドレスとを比較して、両者が一致するか否かの
判断とから検証結果を得ることを特徴とするものである
(作用) 以上の方法では、記憶装置に格納すべき付加的データと
して、アドレス範囲情報と単位領域幅情報とを設定する
。アクセス主体から先頭アドレスが与えられたとき、こ
れをアドレス範囲情報と比較すれば、その先頭アドレス
が連続した記憶領域の範囲に含まれるか否かが判断でき
る。また、連続した記憶領域中には、単位領域の幅の周
期で先頭アドレスが存在する.従って、アクセス主体か
ら与えられた先頭アドレスと、上記アドレス範囲情報及
び単位領域幅情報とにより演算によって求められる、何
れかの単位領域の先頭アドレスとを比較し、両者が一致
するか否かを判断すれば、アドレス正当性の検証を行な
うことができる.(実施例) 以下、本発明を図の実施例を用いて詳細に説明する。
第1図は、本発明のアドレス検証方法を実施したシステ
ムブロック図である。
図において、記憶装置lには、先に第2図及び第3図で
説明したと同様に、一定の連続した記憶領域2が設定さ
れている。そして、この連続した記憶領域2は、一定の
幅の複数の単位領域3により区分されている。各単位領
域3は、任意のアクセス主体4に割当てられる。
尚、本発明においては、上記連続した記憶領域2が設定
されると、記憶装置l上の他の記憶領域に、連続した記
憶領域2の最小アドレスLと最大アドレスHを含むアド
レス範囲情報7を格納しておく。また、一定の幅の単位
領域3を設定すると、その単位領域3の領域幅Sを含む
情報を単位領域幅情報8として格納しておく。本発明に
おいては、以上の2種の付加的データを予め用意する。
尚、上記アドレス範囲情報としては、最小アドレスL及
び最大アドレスHといった組合わせの他、最小アドレス
Hと、連続した記憶領域2の幅Wといった組合わせとす
ることも可能である.また、単位領域幅情報8としては
、領域幅Sの他、連続した記憶領域2に含まれる単位領
域3の総数であってもよい。しかし、何れの場合にも、
後で説明する検証の過程で行なう演算回数を少なくする
ような情報の格納が好ましい。その具体的な説明は後述
する. さて、この実施例においても、何れかの単位領域3が任
意のアクセス主体4に割当てられると、その単位領域3
の先頭アドレス3aが通知され、アクセス主体4に保持
される。このアクセス主体4としては、磁気ディスク装
置.通信制御装置等の入出力装置や、種々のプログラム
を構成するタスク等が挙げられる.またこの他にも、記
憶装置1上の記憶領域を割当てられて処理を実行する種
々のものが含まれる。
尚、このシステムには、この他に、アドレス検証を行な
うための制御部6が設けられている。
本発明の方法はへのように実行される。
先ず、何れかのアクセス主体4から、そのアクセス主体
4に割当てられた単位領域3のアクセスのために、先頭
アドレス3aが制御部6に与えられる。制御部6は、ア
ドレス範囲情報7を用いて範囲比較を行なう。即ち、ア
ドレス範囲情報7の最小アドレスLと最大アドレスHと
を比較して、与えられた先頭アドレスが両者の間に存在
するか否かの判断を行なう。与えられた先頭アドレスが
この間に存在しなければ、不当なアドレスであるとの検
証結果が得られる。
次に、単位領域幅情報8を用いて、例えば、先に説明し
た各単位領域の先頭アドレスを求め、その先頭アドレス
と与えられた先頭アドレスとが一致するか否かの比較を
行なう。演算で求められた何れかの単位領域の先頭アド
レスと一致した場合には、与えられた先頭アドレスが正
当であるとの検証結果が得られる。尚、この場合、より
簡潔な方法があり、その詳細は第4図を用いて後述する
以上のように、本発明の方法では、少量のアドレス範囲
情報7と単位領域幅情報8という付加的データを用いて
、先頭アドレスの検証を行ない、検証前の先頭アドレス
をそのまま使用して、記憶装置をアクセスすることはな
い。
第4図を用いて、本発明の方法の更に具体的な実施例を
説明する。
第4図は、本発明のアドレス検証方法の実施例を示すフ
ローチャートである。また、第5図に、その動作説明図
を示す。
第5図は、連続した記憶領域2の最小アドレスLと最大
アドレスH.領域幅S及び与えらえた先頭アドレスAの
関係を示す説明図である。即ち、第5図に示したように
、連続した記憶領域2中の実線で囲んだ単位領域3の先
頭アドレスAが、何れかのアクセス主体から与えられた
とする。
ここで、第4図において、検証作業が開始されると、先
ず、AがLと等しいか、あるいはそれより大きいかが判
断される(ステップSl).AがLよりも小さければ、
不正なアドレスと判断され、アクセス拒否通知等の所定
の処理が行なわれる(ステップS7).AがLよりも大
きいかあるいは等しい場合には、今度は、AがHよりも
小さいかあるいは等しいかが判断される(ステップS2
)。AがHよりも大きければ、やはり不正なアドレスと
しての処理が行なわれる(ステップS7)。それ以外の
場合には、ステップS1及びステップS2の判断により
、少なくとも与えられた先頭アドレスAが、連続した記
憶領域2の範囲にあることが確認される。
次に、ステップS3において、AからLが減算されて、
Dが求められる。このDは、第5図に示すように、連続
した記憶領域2の最小アドレスLから与えられた先頭ア
ドレスAまでの幅を示す。
次に、第4図ステップS4において、Dを単位領域3の
領域幅Sにより除算する。即ち、最小アドレスLと与え
られた先頭アドレスAの間には、必ず第5図中破線で区
切ったように整数個の単位領域が存在する筈である。従
って、第4図ステップS4によって、DをSで除算する
と、その答は整数となり、余りが存在しない筈である。
ステップS5においては、その余りが“O”か否かを判
断する。余りが“O“以外であれば、不正なアドレスと
しての処理が行なわれる(ステップS7)。余りが“O
”であれば、与えられた先頭アドレスAは、正当なアド
レスを示すものと判断される。従って、第4図ステップ
S6において、正当アドレス処理が実行される。
以上の処理の場合には、第4図に示すように、ステップ
Sl,ステップS2,ステップs5において、それぞれ
1回ずつ比較演算を行ない、ステップS3において減算
を1回行ない、ステップS4において剰余演算を1回行
なうことにより検証が完了する。このように、演算回数
が少なく、又、演算自体極めて簡単な内容のものであり
、検証作業が高速になる。しかも、記憶装置1に格納す
る付加的データは、単位領域3の総数や割当てられたア
クセス主体4の数に依存しないで、一定量の少量の情報
に限定される.また、たとえ、アクセス主体4から誤っ
た先頭アドレスが与えられたとしても、それを用いて直
接記憶領域1をアクセスすることはなく、アドレスエラ
ー発生の恐れがない。
本発明は以上の実施例に限定されない。
第l図のアドレス範囲情報7は、先に説明したように、
記憶装置l上のアドレスの範囲を、直接又は間接的に示
す種々の情報により構成することができる。また、単位
領域幅情報8は、単位領域3の幅を、直接又は間接的に
示す種々の情報から構成することができる。また、先頭
アドレスとアドレス範囲情報7どの比較や、単位領域幅
情報8を用いた比較演算等は、各情報の内容に応じて適
宜変更することはいうまでもない. (発明の効果) 以上説明した本発明のアドレス検証方法によれば、記憶
装置中に、少量のアドレス範囲情報や単位領域幅情報を
格納しておくことにより、高速に確実にアドレスの検証
を行なうことが可能である。しかも、その付加的データ
は、アクセス主体数等に存在せず一定である。また、ア
クセス主体から与えられた誤ったアドレスを用いて、記
憶装置のアクセスを行なうことがないので、障害の発生
を未然に防止することもできる。
【図面の簡単な説明】
第1図は本発明のアドレス検証方法を実施したシステム
ブロック図、第2図は従来のアドレス検証方法を実施し
たシステムブロック図、第3図は従来の他のアドレス検
証方法を実施したシステムブロック図、第4図は本発明
のアドレス検証方法の実施例を示すフローチャート、第
5図は本発明の方法の動作説明図である。 l・・・記憶装置、2・・・連続した記憶領域、3・・
・単位領域、4・・・アクセス主体、6・・・制御部、
7・・・アドレス範囲情報、8・・・単位領域幅情報。 本発明のアドレス検証方法を実施したシステムブロック
図第  1  図 従来のアドレス検証方法を実施したシステムブロック図
第2図 従来の他の検区方法を実施したシステムブロック図第3
図 本発明の実施例フローチャー 第4図 本発明の動作説明図 第5図 −356−

Claims (1)

  1. 【特許請求の範囲】 記憶装置上の連続した記憶領域を、一定の幅の複数の単
    位領域で区分し、各単位領域をそれぞれ任意のアクセス
    主体に割当てるものにおいて、前記連続した記憶領域の
    前記記憶装置上のアドレスの範囲を直接又は間接的に示
    すアドレス範囲情報と、前記単位領域の幅を直接又は間
    接的に示す単位領域幅情報とを保持し、 前記何れかのアクセス主体から、当該アクセス主体に割
    当てられた前記単位領域のアクセスのために、その先頭
    アドレスが与えられたとき、前記アクセス主体から与え
    られた先頭アドレスと前記アドレス範囲情報とを比較し
    て、当該先頭アドレスが、前記連続した記憶領域の範囲
    に含まれるか否かの判断と、 前記単位領域の先頭アドレスが、前記アドレス範囲情報
    と前記単位領域幅情報とにより演算で求められる何れか
    の単位領域の先頭アドレスとを比較して、両者が一致す
    るか否かの判断とから検証結果を得ることを特徴とする
    アドレス検証方法。
JP15590689A 1989-06-20 1989-06-20 アドレス検証方法 Pending JPH0322058A (ja)

Priority Applications (1)

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JP15590689A JPH0322058A (ja) 1989-06-20 1989-06-20 アドレス検証方法

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JP15590689A Pending JPH0322058A (ja) 1989-06-20 1989-06-20 アドレス検証方法

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JP (1) JPH0322058A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115256A (ja) * 1994-10-19 1996-05-07 Nec Ic Microcomput Syst Ltd 記憶制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115256A (ja) * 1994-10-19 1996-05-07 Nec Ic Microcomput Syst Ltd 記憶制御装置

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