JPH02105231A - マイクロコンピュータの試験方式 - Google Patents
マイクロコンピュータの試験方式Info
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- JPH02105231A JPH02105231A JP63258635A JP25863588A JPH02105231A JP H02105231 A JPH02105231 A JP H02105231A JP 63258635 A JP63258635 A JP 63258635A JP 25863588 A JP25863588 A JP 25863588A JP H02105231 A JPH02105231 A JP H02105231A
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピータの試験方式に関し、特に
、読出専用メモリ（以下ＲＯＭと記す）とランダム・ア
クセス・メモリ（以下ＲＡＭと記す）とプログラム可能
なメモリ（以下ＦＲＯＭと記す）及びインターフェース
回路を−チップに内蔵したマイクロコンピュータの試験
方式に関する。
、読出専用メモリ（以下ＲＯＭと記す）とランダム・ア
クセス・メモリ（以下ＲＡＭと記す）とプログラム可能
なメモリ（以下ＦＲＯＭと記す）及びインターフェース
回路を−チップに内蔵したマイクロコンピュータの試験
方式に関する。
一般に、集積回路の製品検査工程では、高温での動作試
験や、高温雰囲気の中で長時間製品を動作させて製品に
熱及び電気ストレスを加え、初期故障を検出するバーン
・イン試験が行われている。
験や、高温雰囲気の中で長時間製品を動作させて製品に
熱及び電気ストレスを加え、初期故障を検出するバーン
・イン試験が行われている。
しかし、マイクロコンピュータのような複雑なランダム
・ゲートを有する製品は、単に電源電圧を印加しただけ
では回路の動作状態が固定してしまうので、回路の中に
電気ストレスのかからない部分がでる。
・ゲートを有する製品は、単に電源電圧を印加しただけ
では回路の動作状態が固定してしまうので、回路の中に
電気ストレスのかからない部分がでる。
この場合に、リセットしてクロ、り信号を印加すれば、
ＲＯＭに書かれているユーザ・プログラムを実行するが
、製造工程では、ユーザの周辺回路が接続されずそのプ
ログラムが動作すべき環境ではないので、無限のループ
に入シ込んでストレスのかからない部分を無くすことは
できない。
ＲＯＭに書かれているユーザ・プログラムを実行するが
、製造工程では、ユーザの周辺回路が接続されずそのプ
ログラムが動作すべき環境ではないので、無限のループ
に入シ込んでストレスのかからない部分を無くすことは
できない。
その対策として、従来から被試験マイクロコンピータの
回路全体を動作させるようなプログラムを予め作成し、
それを外部から被試験マイクロコンピュータに入力して
実行させてバーン・イン試験をする方式（以下、ダイナ
ばツクバーン・イン試験と記す）がある。
回路全体を動作させるようなプログラムを予め作成し、
それを外部から被試験マイクロコンピュータに入力して
実行させてバーン・イン試験をする方式（以下、ダイナ
ばツクバーン・イン試験と記す）がある。
第５図は従来の集積回路の試験装置の一例のブロック図
である。
である。
集積回路の試験装置は、ＲＯＭ、ＬＬＡＭ及び直列イン
タフェース回路を有するｎ個のマイクロコンピュータＱ
！ｔ−Ｑｓａを実装したｍ個の供試ボードＢ１ｃｍＢｍ
ｃをヒータ２で加熱した恒温槽１に入れ、電源３とパタ
ーンメモリ５ｃのパターンプログラム信号Ｓ、ｃを入力
するパターン信号発生回路４ｃの出力するパターンデー
タ信号Ｓ、Ｄを１０数本の配線束よシなるパターンデー
タ線Ｌ８を介してｍｘｎ個の全被試験マイクロコンピュ
ータＱ １１〜Ｑｍ ｎに並列に供給している。
タフェース回路を有するｎ個のマイクロコンピュータＱ
！ｔ−Ｑｓａを実装したｍ個の供試ボードＢ１ｃｍＢｍ
ｃをヒータ２で加熱した恒温槽１に入れ、電源３とパタ
ーンメモリ５ｃのパターンプログラム信号Ｓ、ｃを入力
するパターン信号発生回路４ｃの出力するパターンデー
タ信号Ｓ、Ｄを１０数本の配線束よシなるパターンデー
タ線Ｌ８を介してｍｘｎ個の全被試験マイクロコンピュ
ータＱ １１〜Ｑｍ ｎに並列に供給している。
バタンメモリ５ｅには、被試験マイクロコンピュータＱ
ｌｔ〜Ｑｍｎの内部回路全体を動作させるプログラムが
記憶されており、バタン信号発生回路４ｃはこのバタン
メモリ５ｃからバタンプログラム信号ＳＰＣを受けて、
プログラムバタン信号ＳｐＤを発生させ、全マイクロコ
ンビーータＱ■〜Ｑｍｎを動作させる。
ｌｔ〜Ｑｍｎの内部回路全体を動作させるプログラムが
記憶されており、バタン信号発生回路４ｃはこのバタン
メモリ５ｃからバタンプログラム信号ＳＰＣを受けて、
プログラムバタン信号ＳｐＤを発生させ、全マイクロコ
ンビーータＱ■〜Ｑｍｎを動作させる。
このようにして、高温のダイナミック試験又は製造工程
スクリーニング試験となる所定時間のダイナば、り・バ
ーン・イン試験が行なわれていた。
スクリーニング試験となる所定時間のダイナば、り・バ
ーン・イン試験が行なわれていた。
上述のマイクロコンピュータの試験方式では試験時に外
部からプログラムを供給してマイクロコンピュータを動
作させるので、マイクロコンピュータが不良になったか
否かをダイナばツク・バーン・イン試験中に判定できず
、良否の判定のためにはダイナば、り・バーン・イン試
験後にＬＳＩ試験装置を用いてマイクロコンビーータの
全機能について試験する必要があり、良否の判定のため
に多くの時間を費してしまうという欠点があった。
部からプログラムを供給してマイクロコンピュータを動
作させるので、マイクロコンピュータが不良になったか
否かをダイナばツク・バーン・イン試験中に判定できず
、良否の判定のためにはダイナば、り・バーン・イン試
験後にＬＳＩ試験装置を用いてマイクロコンビーータの
全機能について試験する必要があり、良否の判定のため
に多くの時間を費してしまうという欠点があった。
上述した従来のマイクロコンピュータの試験方式に対し
、本発明は試験結果の情報を記憶するＰＲＯＭを備えた
マイクロコンビーータがダイナミック・バーン・イン試
験等の各種試験の実施中に試験結果の良否の情報をＦＲ
ＯＭに書込む手段を有しているため、試験後にこのＦＲ
ＯＭの内容を読出すだけでマイクロコンピュータの良否
の判定ができるという相違点を有する。
、本発明は試験結果の情報を記憶するＰＲＯＭを備えた
マイクロコンビーータがダイナミック・バーン・イン試
験等の各種試験の実施中に試験結果の良否の情報をＦＲ
ＯＭに書込む手段を有しているため、試験後にこのＦＲ
ＯＭの内容を読出すだけでマイクロコンピュータの良否
の判定ができるという相違点を有する。
試験装置に設けたバタンメモリに記憶してある試験プロ
グラムを被試験マイクロコンピュータに内蔵したランダ
ム・アクセス・メモリに転送し、前記被試験マイクロコ
ンピュータが前記ランダム・アクセス・メモリに格納さ
れた前記試験プログラムをセルフ実行することにより前
記被試験マイクロコンピュータの各構成要素を試験しこ
の試験の結果の情報を前記被試験マイクロコンピュータ
に内蔵した不揮発性メモリに記憶させることを特徴とす
る。
グラムを被試験マイクロコンピュータに内蔵したランダ
ム・アクセス・メモリに転送し、前記被試験マイクロコ
ンピュータが前記ランダム・アクセス・メモリに格納さ
れた前記試験プログラムをセルフ実行することにより前
記被試験マイクロコンピュータの各構成要素を試験しこ
の試験の結果の情報を前記被試験マイクロコンピュータ
に内蔵した不揮発性メモリに記憶させることを特徴とす
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例により試験するマイクロ
コンビーータのブロック図である。被試験マイクロコン
ピュータＱ１ｔはＣＰＵＩＩとユーザープログラムを記
憶したプログラムＲＯＭ１３と、受信バッファを有する
直列インターフェース回路１５を介して動作するプログ
ラムを記憶し九プートストラップＲＯＭ１２と几ＡＭ１
４と試験結果の情報を記憶するＦＲＯＭ１７と周辺回路
１６とを含んで構成されている。通常はプログラムＲＯ
Ｍ１３が選択、Ｐ）ＬＯＭ１７は非選択となっているが
、ブートスドラ、プＲＯＭ選択信号８８Ｂが入力された
ときにはインバータｌによシブ−トストラップＲＯＭ１
２が選択され、選択信号ＳＤＲにより２８０Ｍ１７が選
択される。
コンビーータのブロック図である。被試験マイクロコン
ピュータＱ１ｔはＣＰＵＩＩとユーザープログラムを記
憶したプログラムＲＯＭ１３と、受信バッファを有する
直列インターフェース回路１５を介して動作するプログ
ラムを記憶し九プートストラップＲＯＭ１２と几ＡＭ１
４と試験結果の情報を記憶するＦＲＯＭ１７と周辺回路
１６とを含んで構成されている。通常はプログラムＲＯ
Ｍ１３が選択、Ｐ）ＬＯＭ１７は非選択となっているが
、ブートスドラ、プＲＯＭ選択信号８８Ｂが入力された
ときにはインバータｌによシブ−トストラップＲＯＭ１
２が選択され、選択信号ＳＤＲにより２８０Ｍ１７が選
択される。
第２図は第１図のマイクロコンピュータを実装した試験
装置のプロ、り図であり、以下に第１図と第２図を用い
て本発明の第１の実施例を説明する。
装置のプロ、り図であり、以下に第１図と第２図を用い
て本発明の第１の実施例を説明する。
試験装置はｎ個の被試験マイクロコンピュータＱ ■〜
Ｑ１ｆｉが実装された供試ボードＢ、及び同様に構成さ
れた各供試ボードＢ！〜Ｂｍと、入力端にバタンプログ
ラム信号ＳＰを受け、出力端から直列データ信号ＳＳＯ
を出力し直列データ信号線ＩＢＤを介して被試験マイク
ロコンピュータＱ ｌｔ −Ｑｍｎの受信端’Ｉ’ｓｔ
ｔに供給するパターン信号発生回路４を有している。尚
、第１図の各端子ＴＢＲＩ ＴＲＴｃ及びＴｓＲは、第
２図の６配ｆｆＱ ｉｎｎ ＋ ／Ｒｐ ｌｃ及びｌｓ
ｏと接続している。
Ｑ１ｆｉが実装された供試ボードＢ、及び同様に構成さ
れた各供試ボードＢ！〜Ｂｍと、入力端にバタンプログ
ラム信号ＳＰを受け、出力端から直列データ信号ＳＳＯ
を出力し直列データ信号線ＩＢＤを介して被試験マイク
ロコンピュータＱ ｌｔ −Ｑｍｎの受信端’Ｉ’ｓｔ
ｔに供給するパターン信号発生回路４を有している。尚
、第１図の各端子ＴＢＲＩ ＴＲＴｃ及びＴｓＲは、第
２図の６配ｆｆＱ ｉｎｎ ＋ ／Ｒｐ ｌｃ及びｌｓ
ｏと接続している。
まず、恒温槽ｌ内はヒーター２で高温（例えば１００℃
）に加熱される。電源３は電源線ｌＤ及び接地線を通し
て被試験マイクロコンピュータＱｌｌ〜Ｑｍｎに電源電
圧を供給する。バタン信号発生回路４はクロック信号線
ｌＣを通してクロック信号Ｓｃを、ブートストラップＲ
ＯＭ選択信号線Ｉｎｍを通してブートストラップＲＯＭ
選択信号ＳＤＲをそれぞれ全マイクロコンピュータＱ＋
ｔ −ＱｍｎのブートストラップＲＯＭ選択信号端Ｔ
Ｂｎに同時に伝達する。
）に加熱される。電源３は電源線ｌＤ及び接地線を通し
て被試験マイクロコンピュータＱｌｌ〜Ｑｍｎに電源電
圧を供給する。バタン信号発生回路４はクロック信号線
ｌＣを通してクロック信号Ｓｃを、ブートストラップＲ
ＯＭ選択信号線Ｉｎｍを通してブートストラップＲＯＭ
選択信号ＳＤＲをそれぞれ全マイクロコンピュータＱ＋
ｔ −ＱｍｎのブートストラップＲＯＭ選択信号端Ｔ
Ｂｎに同時に伝達する。
パ考ン信号発生回路４がリセット信号線Ｉｎ を通じて
リセット信号ＳＲを発生すると各マイクロコンピュータ
Ｑ■〜ＱｍａはブートストラップＲＯＭ選択信号がハイ
レベルなのでブートスドラ、プＲＯＭ１２を選択し、リ
セット解除後ＣＰＵＩＩはブートスドラ、プＲＯＭ１２
に格納されているプログラムを実行する。バタン信号発
生回路４はリセット信号ＳＲを発生後バタンメモリ５に
記憶されているバタンプログラムＳＰを読み出し、１ビ
ツトずつ直列に直列データ信号線ＩＢＤに出方する。各
マイクロコンピュータＱ Ｉｔ〜Ｑｍｎは直列インタフ
ェース回路１５を用いて同時に直列データ信号ＳＳＯを
受信する。
リセット信号ＳＲを発生すると各マイクロコンピュータ
Ｑ■〜ＱｍａはブートストラップＲＯＭ選択信号がハイ
レベルなのでブートスドラ、プＲＯＭ１２を選択し、リ
セット解除後ＣＰＵＩＩはブートスドラ、プＲＯＭ１２
に格納されているプログラムを実行する。バタン信号発
生回路４はリセット信号ＳＲを発生後バタンメモリ５に
記憶されているバタンプログラムＳＰを読み出し、１ビ
ツトずつ直列に直列データ信号線ＩＢＤに出方する。各
マイクロコンピュータＱ Ｉｔ〜Ｑｍｎは直列インタフ
ェース回路１５を用いて同時に直列データ信号ＳＳＯを
受信する。
ＣＰＵＩＩはブートストラップ）ＬＯＭ１２に格納され
ているプログラムに従って受信バッファ続出信号ＳＲＥ
をハイレベルとし、受信バッファから読出したデータを
アドレス信号線ｌＡ及びデータ信号線ｌＢ を使ってＲ
ＡＭ１４の先頭アドレスから順次書き込む。この処理を
所定のバイト数の受信が終了するまで行う。その後、几
ＡＭ１４の先頭アドレスに分岐し、ＲＡＭ１４に書込ま
れたプログラムを実行する。このプログラムにより被試
験マイクロコンピュータＱ ■〜Ｑｒｎｎの回路全体を
動作させ、ダイナミック・バーン・イン試験を実施する
ことができる。
ているプログラムに従って受信バッファ続出信号ＳＲＥ
をハイレベルとし、受信バッファから読出したデータを
アドレス信号線ｌＡ及びデータ信号線ｌＢ を使ってＲ
ＡＭ１４の先頭アドレスから順次書き込む。この処理を
所定のバイト数の受信が終了するまで行う。その後、几
ＡＭ１４の先頭アドレスに分岐し、ＲＡＭ１４に書込ま
れたプログラムを実行する。このプログラムにより被試
験マイクロコンピュータＱ ■〜Ｑｒｎｎの回路全体を
動作させ、ダイナミック・バーン・イン試験を実施する
ことができる。
試験中に不良が発生した場合プログラムはエラー処理ル
ーチンに分岐し、ＣＰＵＩＩはＰＲＯＭ書込信号ｓｐａ
を出力してデータ信号線ｌＢを介して２８０Ｍ１７にエ
ラー情報を書込み、不良の発生した被試験マイクロコン
ピュータは動作を停止する。従ってダイナミック・バー
ン・イン試験終了後にＬＳＩ試験装置によシ選択信号８
ＢＲをハイレベルとして再びＰＲ，０Ｍ１７を選択し、
ＣＰＵ１１からのＰ几ＯＭ読出信号ＳＲＤにより２８０
Ｍ１７の内容を読出せば被試験マイクロコンピュータが
ダイナミ、り・バーン・イン試験中に不良となったか否
かを判定でき、従来のように被試験マイクロコンピュー
タの全機能の試験をする必要がない。
ーチンに分岐し、ＣＰＵＩＩはＰＲＯＭ書込信号ｓｐａ
を出力してデータ信号線ｌＢを介して２８０Ｍ１７にエ
ラー情報を書込み、不良の発生した被試験マイクロコン
ピュータは動作を停止する。従ってダイナミック・バー
ン・イン試験終了後にＬＳＩ試験装置によシ選択信号８
ＢＲをハイレベルとして再びＰＲ，０Ｍ１７を選択し、
ＣＰＵ１１からのＰ几ＯＭ読出信号ＳＲＤにより２８０
Ｍ１７の内容を読出せば被試験マイクロコンピュータが
ダイナミ、り・バーン・イン試験中に不良となったか否
かを判定でき、従来のように被試験マイクロコンピュー
タの全機能の試験をする必要がない。
第３図は第１図および第２図に示す実施例のマイクロコ
ンピータの試験方式をフローチャートで示した本のであ
る。第１図及び第２図を用いて第３図を説明する。
ンピータの試験方式をフローチャートで示した本のであ
る。第１図及び第２図を用いて第３図を説明する。
ステップ１０１〜１０８は前述のとおシの手順を示して
いる。尚、ＦＲＯＭ１７は最初のゝゝｏｏＨ″（Ｈは１
６進表示を表わす）にイニシャライズされているとする
。被試験マイクロコンピータＱ １ｔ −Ｑ＋ｎｎのＲ
ＡＭ１４に転送されたプログラムはまずＣＰＵＩＩの試
験を行う（ステップ１０９）。
いる。尚、ＦＲＯＭ１７は最初のゝゝｏｏＨ″（Ｈは１
６進表示を表わす）にイニシャライズされているとする
。被試験マイクロコンピータＱ １ｔ −Ｑ＋ｎｎのＲ
ＡＭ１４に転送されたプログラムはまずＣＰＵＩＩの試
験を行う（ステップ１０９）。
ここで試験の結果ＣＰ Ｕ １−１の動作が不良と判断
された場合はプログラムはＲＡＭ１４内に格納されたエ
ラー処理ルーチンヘジャンプし、エラー処理ルーチンで
はＰＲＯＭ書込信号ｓｐａを出力してデータ信号線ｌＢ
を介してＦＲＯＭ１７にエラー情報ゝゝＯＩＨ“を書
込む。その後不良を検出した被試験マイクロコンピュー
タは動作を停止する（ステ、プ１１２）。
された場合はプログラムはＲＡＭ１４内に格納されたエ
ラー処理ルーチンヘジャンプし、エラー処理ルーチンで
はＰＲＯＭ書込信号ｓｐａを出力してデータ信号線ｌＢ
を介してＦＲＯＭ１７にエラー情報ゝゝＯＩＨ“を書
込む。その後不良を検出した被試験マイクロコンピュー
タは動作を停止する（ステ、プ１１２）。
ＣＰＵＩＩの動作が正常と判断された場合、次はプログ
ラムＲＯＭ１３の試験を行なう（ステ。
ラムＲＯＭ１３の試験を行なう（ステ。
プ１ｌｌ）。前述と同様に動作不良が検出されるとＰＲ
ＯＭ１７にはエラー情報Ｖ″０２Ｈ“が書込まれ、不良
を検出した被試験マイクロコンピュタは動作を停止する
（ステップ１１５）。プログラムＲＯＭ１３の動作が正
常と判断された場合、次に周辺回路１６の試験を行なう
（ステップ１１４）。
ＯＭ１７にはエラー情報Ｖ″０２Ｈ“が書込まれ、不良
を検出した被試験マイクロコンピュタは動作を停止する
（ステップ１１５）。プログラムＲＯＭ１３の動作が正
常と判断された場合、次に周辺回路１６の試験を行なう
（ステップ１１４）。
前述と同様に動作不良が検出されるとＰＲＯＭ１７にエ
ラー情報゛ゝ０３Ｈ“が書込まれ、不良を検出した被試
験マイクロコンピュータは動作を停止する（ステップ１
１７）。これら一連の処理は所定の時間内繰り返し行わ
れ（ステップ１１８）、最終的に不良が検出されなかっ
た被試験マイクロコンピュータのＰＲＯＭ１７には良品
を表わす情報として’ＦＦＨ”が書込まれる（ステップ
１１９）。
ラー情報゛ゝ０３Ｈ“が書込まれ、不良を検出した被試
験マイクロコンピュータは動作を停止する（ステップ１
１７）。これら一連の処理は所定の時間内繰り返し行わ
れ（ステップ１１８）、最終的に不良が検出されなかっ
た被試験マイクロコンピュータのＰＲＯＭ１７には良品
を表わす情報として’ＦＦＨ”が書込まれる（ステップ
１１９）。
以上でダイナばツク・バーン・イン試験は終了する。
その後、ＬＳＩ試験装置にて被試験マイクロコンピュー
タＱ１１〜ＱｍｎのＰＲＯＭ１７の内容をそれぞれ読出
せば（ステップ１２０）、ダイナＱ”１り・バーン・イ
ン試験によって不良が発生したか否かを即座に判定でき
る。例えばＰＲＯＭ１７のデータが９ＦＦＨ“であれば
ダイナば、り・バーン・イン試験中に不良が発生しなか
ったことを表わし ％％ ０３ Ｈ“であればダイナミ
、り・バニン・イン試験中に周辺回路１６に何らかの不
具合が発生したことを表わしている。すなわち従来のよ
うにダイナば、り・バーン・イン試験後に被試験マイク
ロコンピュータの全機能について試験をする必要がない
。
タＱ１１〜ＱｍｎのＰＲＯＭ１７の内容をそれぞれ読出
せば（ステップ１２０）、ダイナＱ”１り・バーン・イ
ン試験によって不良が発生したか否かを即座に判定でき
る。例えばＰＲＯＭ１７のデータが９ＦＦＨ“であれば
ダイナば、り・バーン・イン試験中に不良が発生しなか
ったことを表わし ％％ ０３ Ｈ“であればダイナミ
、り・バニン・イン試験中に周辺回路１６に何らかの不
具合が発生したことを表わしている。すなわち従来のよ
うにダイナば、り・バーン・イン試験後に被試験マイク
ロコンピュータの全機能について試験をする必要がない
。
尚、本実施例では被試験マイクロコンピュータの各機能
の試験をＣＰＵ 、プログラムＲＯＭ、周辺回路の順番
で行なったが、この順番は特に規定するものではない。
の試験をＣＰＵ 、プログラムＲＯＭ、周辺回路の順番
で行なったが、この順番は特に規定するものではない。
また、エラー情報及び良品を表わす情報をそれぞれ’０
１ｌｌ〜０３Ｈ“、Ｖ″ＦＦＨ“とじたが具体的な数値
について特に限定すも良く、そのバイト数にも制限はな
い。
１ｌｌ〜０３Ｈ“、Ｖ″ＦＦＨ“とじたが具体的な数値
について特に限定すも良く、そのバイト数にも制限はな
い。
第４図は本発明の第２の実施例を示すブロック図である
。前述の第１の実施例ではマイクロコンピュータのダイ
ナば、り・バーン・イン試Ｍについて本発明を応用した
ものであったが、第２の実施例は常温における通常の動
作試験について本発明を応用した例である。
。前述の第１の実施例ではマイクロコンピュータのダイ
ナば、り・バーン・イン試Ｍについて本発明を応用した
ものであったが、第２の実施例は常温における通常の動
作試験について本発明を応用した例である。
第４図において、第２図と同様の機能を有する部分は同
一番号を付してあるＵ第２図と異なる点は、複数の被試
験マイクロコンピュータＱｔｔ〜Ｑｉゎがそれぞれ内蔵
するポート回路の出力端子Ｐに表示４＆置ＤＩｌ〜Ｄ五
〇を備えたことである。
一番号を付してあるＵ第２図と異なる点は、複数の被試
験マイクロコンピュータＱｔｔ〜Ｑｉゎがそれぞれ内蔵
するポート回路の出力端子Ｐに表示４＆置ＤＩｌ〜Ｄ五
〇を備えたことである。
第１の実施例中で詳細に説明１．ｆｃとおり、まず被試
験マイクロコンビーータＱｔｔ〜Ｑｔｎに電源３より電
源電圧を供給し、続いてパターン信号発生ブートストラ
ップｆ（、ＯＭに格納されたプログラムが実行されると
バタンプログラム８．が直列データ信号線１ｓＤを介し
て被試験マイクロコンピュータＱ ■〜Ｑ１□の直列イ
ンターフェース回路の受信端子ＴＡＨに入力され、内蔵
するＲＡＭＫ書込まれる。その後被試験マイクロコンピ
ータＱｓｌ〜ＱＩｎはＲＡＭに書込まれたプログラムを
セルフ実行し、内蔵する２８０ＭにＣＰＵ等各機能の試
験結果を書込む。
験マイクロコンビーータＱｔｔ〜Ｑｔｎに電源３より電
源電圧を供給し、続いてパターン信号発生ブートストラ
ップｆ（、ＯＭに格納されたプログラムが実行されると
バタンプログラム８．が直列データ信号線１ｓＤを介し
て被試験マイクロコンピュータＱ ■〜Ｑ１□の直列イ
ンターフェース回路の受信端子ＴＡＨに入力され、内蔵
するＲＡＭＫ書込まれる。その後被試験マイクロコンピ
ータＱｓｌ〜ＱＩｎはＲＡＭに書込まれたプログラムを
セルフ実行し、内蔵する２８０ＭにＣＰＵ等各機能の試
験結果を書込む。
ここで、最終的に良品と判定されたものに対してはマイ
クロコンビ、−夕の内蔵するホード回路の出力端子Ｐか
らハイレベルを出力するようにプログラムを構成してお
く。表示回路ＤＩｌ〜ＤＩＩｌｌはこのハイレベルを検
出すると例えばＬＥＤ等を点燈させて良品であることを
示す。このようにすれば複数のマイクロコンピュータを
一度に短時間で試験することができ、試験のためのシス
テムも通常のＬＳＩ試験装置より簡易化されたものを用
いることができる。
クロコンビ、−夕の内蔵するホード回路の出力端子Ｐか
らハイレベルを出力するようにプログラムを構成してお
く。表示回路ＤＩｌ〜ＤＩＩｌｌはこのハイレベルを検
出すると例えばＬＥＤ等を点燈させて良品であることを
示す。このようにすれば複数のマイクロコンピュータを
一度に短時間で試験することができ、試験のためのシス
テムも通常のＬＳＩ試験装置より簡易化されたものを用
いることができる。
以上説明したように本発明は被試験マイクロコンビーー
タに内蔵されているランダム・アクセス・メモリに試験
プログラムを転送して試験プログラムをセルフ実行させ
、良否の判定結果を不揮発性メモリに書込むことによシ
、ダイナば、り・バ−ン・イン試験等の各種試験実施後
に不揮発性メモリの内容を胱出すだけで良否の判定がで
きるので、良否の判定のための試験時間を大幅に削減で
き、さらに試験のためのシステムを大幅に簡易化できる
ので製品検査工程における効率化及びコスト低減につな
がり、安価なマイクロコンピュータを提供できるという
効果がある。
タに内蔵されているランダム・アクセス・メモリに試験
プログラムを転送して試験プログラムをセルフ実行させ
、良否の判定結果を不揮発性メモリに書込むことによシ
、ダイナば、り・バ−ン・イン試験等の各種試験実施後
に不揮発性メモリの内容を胱出すだけで良否の判定がで
きるので、良否の判定のための試験時間を大幅に削減で
き、さらに試験のためのシステムを大幅に簡易化できる
ので製品検査工程における効率化及びコスト低減につな
がり、安価なマイクロコンピュータを提供できるという
効果がある。
４、
よび試験装置のブロック図、第３図は第１図および第２
図に示す本発明の第１の実施例の手順を示すフローチャ
ート、第４図は本発明の第２の実施例を示すブロック図
、第５図は従来の集積回路の試験装置のブロック図であ
る。 １１・・・・・ＣＰＵ、１２・・・・・・プートストラ
ップ几ＯＭ％ １３・・・・・・プログラム几ＯＭ、１
４・・・・・・ＩｔＡＭ、１５・・・・・・直列インタ
ーフェース回路、１７°゛・・・ＰｆＬＯＭ％Ｑ１１〜
Ｑｍｎ・・・・・・マイクロコンピュタ、Ｔ８Ｒ・・・
・・・受信端、Ｄｌｌ’＝ＤＩ。・・・・・・表示装置
。 代理人 弁理士 内 原 晋 ｃ ＳＲ 第 ？ 団 第 又 ・１亘；漕 第 國
図に示す本発明の第１の実施例の手順を示すフローチャ
ート、第４図は本発明の第２の実施例を示すブロック図
、第５図は従来の集積回路の試験装置のブロック図であ
る。 １１・・・・・ＣＰＵ、１２・・・・・・プートストラ
ップ几ＯＭ％ １３・・・・・・プログラム几ＯＭ、１
４・・・・・・ＩｔＡＭ、１５・・・・・・直列インタ
ーフェース回路、１７°゛・・・ＰｆＬＯＭ％Ｑ１１〜
Ｑｍｎ・・・・・・マイクロコンピュタ、Ｔ８Ｒ・・・
・・・受信端、Ｄｌｌ’＝ＤＩ。・・・・・・表示装置
。 代理人 弁理士 内 原 晋 ｃ ＳＲ 第 ？ 団 第 又 ・１亘；漕 第 國
Claims (1)
- 試験装置に設けたパタンメモリに記憶してある試験プロ
グラムを被試験マイクロコンピュータに内蔵したランダ
ム・アクセス・メモリに転送し、前記被試験マイクロコ
ンピュータが前記ランダム・アクセス・メモリに格納さ
れた前記試験プログラムをセルフ実行することにより前
記被試験マイクロコンピュータの各構成要素を試験しこ
の試験の結果の情報を前記被試験マイクロコンピュータ
に内蔵した不揮発性メモリに記憶させることを特徴とす
るマイクロコンピュータの試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258635A JP2906417B2 (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータの試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258635A JP2906417B2 (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータの試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105231A true JPH02105231A (ja) | 1990-04-17 |
| JP2906417B2 JP2906417B2 (ja) | 1999-06-21 |
Family
ID=17323010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258635A Expired - Lifetime JP2906417B2 (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータの試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906417B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230291B1 (en) | 1997-08-28 | 2001-05-08 | Nec Corporation | Microcomputer including burn-in test circuit and burn-in test method thereof including mode switching device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017543A (ja) * | 1983-07-08 | 1985-01-29 | Fujitsu Ltd | 自動試験デ−タ処理方式 |
| JPS61221837A (ja) * | 1985-03-27 | 1986-10-02 | Oki Electric Ind Co Ltd | コンピユ−タの検査方法 |
-
1988
- 1988-10-13 JP JP63258635A patent/JP2906417B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017543A (ja) * | 1983-07-08 | 1985-01-29 | Fujitsu Ltd | 自動試験デ−タ処理方式 |
| JPS61221837A (ja) * | 1985-03-27 | 1986-10-02 | Oki Electric Ind Co Ltd | コンピユ−タの検査方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230291B1 (en) | 1997-08-28 | 2001-05-08 | Nec Corporation | Microcomputer including burn-in test circuit and burn-in test method thereof including mode switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906417B2 (ja) | 1999-06-21 |
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