JPH01140241A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
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- JPH01140241A JPH01140241A JP62299114A JP29911487A JPH01140241A JP H01140241 A JPH01140241 A JP H01140241A JP 62299114 A JP62299114 A JP 62299114A JP 29911487 A JP29911487 A JP 29911487A JP H01140241 A JPH01140241 A JP H01140241A
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は集積回路の試験装置に関し、特に、読出専用メ
モリ（以下ＲＯＭと記す）と２７ダム・アクセス・メモ
リ（以下ＲＡＭと記す）及びインタフェース回路を一チ
ップに内蔵した集積回路の試験装置に関する。
モリ（以下ＲＯＭと記す）と２７ダム・アクセス・メモ
リ（以下ＲＡＭと記す）及びインタフェース回路を一チ
ップに内蔵した集積回路の試験装置に関する。
一般に、集積回路の製品検査工程では、高温での動作試
験や、高温雰囲気の中で長時間製品を動作させて製品に
熱及び電気ストレスを加え、初期故障を検出するバーン
・イン試験が行われている。
験や、高温雰囲気の中で長時間製品を動作させて製品に
熱及び電気ストレスを加え、初期故障を検出するバーン
・イン試験が行われている。
しかし、ｉイクロコンピュータのような複雑なランダム
・ゲートを有する製品は、単にｔ源嵐圧を印加しただけ
では回路の動作状態が固定してしまうので１回路の中に
電気ストレスのかからない部分がでる。
・ゲートを有する製品は、単にｔ源嵐圧を印加しただけ
では回路の動作状態が固定してしまうので１回路の中に
電気ストレスのかからない部分がでる。
この場合に、リセットしてクロック信号を印加すｎは、
ＲＯＭに書かれているユーザ・プログラムを実行するが
、製造工程では、ユーザの周辺回路が接続されずそのプ
ログラムが動作すべき環境では彦いので、無限のループ
に入シ込んでストレスのかからない部分を無くすことは
できない。
ＲＯＭに書かれているユーザ・プログラムを実行するが
、製造工程では、ユーザの周辺回路が接続されずそのプ
ログラムが動作すべき環境では彦いので、無限のループ
に入シ込んでストレスのかからない部分を無くすことは
できない。
その対策として、従来から被試験マイクロコンピュータ
の回路全体を動作させるようなプログラムを予め作成し
、それを外部から被試験マイクロコンピュータに入力し
て実行させてバーン・イン試験をする装置（以下、ダイ
ナミックバーン・イン装置と記す）がある。
の回路全体を動作させるようなプログラムを予め作成し
、それを外部から被試験マイクロコンピュータに入力し
て実行させてバーン・イン試験をする装置（以下、ダイ
ナミックバーン・イン装置と記す）がある。
第５図は従来の集積回路の試験装置の一例のブロック図
である。
である。
集積回路の試験装置は、ＲＯＭ、ＲＡＭ及び直列インタ
フェース回路を有するｎ個のマイクロコンピュータＱ、
Ｉ−Ｑ１ｎ を実装したｍ個の供試ボードＢ ｒｃ −
Ｂｍｃをヒータ２で加熱した恒温槽ｌに入れ、電源３と
パターンメモリ５ｅのパターンプログラム信号Ｓｐｃを
入力するパターン信号発生回路４゜の出力するパターン
データ信号Ｓ、Ｄを１０数本の配線束よシなるパターン
データＭＬｓを介して、ｍＸｒ１個の全被試験マイクロ
コンピュータ９口〜らに並列に供給し１いる。
フェース回路を有するｎ個のマイクロコンピュータＱ、
Ｉ−Ｑ１ｎ を実装したｍ個の供試ボードＢ ｒｃ −
Ｂｍｃをヒータ２で加熱した恒温槽ｌに入れ、電源３と
パターンメモリ５ｅのパターンプログラム信号Ｓｐｃを
入力するパターン信号発生回路４゜の出力するパターン
データ信号Ｓ、Ｄを１０数本の配線束よシなるパターン
データＭＬｓを介して、ｍＸｒ１個の全被試験マイクロ
コンピュータ９口〜らに並列に供給し１いる。
バタンメモリ５゜に扛、被試験マイクロコンピュータＱ
ｌｌ〜Ｑ１．１の内部回路全体を動作させるプログラム
が記憶されておシ、バタン信号発生回路４ｃはこのバタ
ンメモリ５ｃからバタンプログラム信号Ｓ、ｃを受けて
、プログラムバタン信号ＳＰＤを発生サセ、全マイクロ
コンピュータＱｌｌ〜Ｑｏ１ｒＩを動作させる。
ｌｌ〜Ｑ１．１の内部回路全体を動作させるプログラム
が記憶されておシ、バタン信号発生回路４ｃはこのバタ
ンメモリ５ｃからバタンプログラム信号Ｓ、ｃを受けて
、プログラムバタン信号ＳＰＤを発生サセ、全マイクロ
コンピュータＱｌｌ〜Ｑｏ１ｒＩを動作させる。
このようにして、高温のダイナミック試験又は製造工程
スクリーニング試験となる所定時間のダイナミック・バ
ーン・イン試験が行なわれていた。
スクリーニング試験となる所定時間のダイナミック・バ
ーン・イン試験が行なわれていた。
上述の集積回路の試験装置は、プログラムを実行させる
ためには全マイクロコンピュータに対してクロック信号
、リセット信号、例えば８ビツトのパターンデータ信号
及びその他の制御信号等を同時に並列供給を行うので、
配線本数の多いパターンデータ線や大容量のパターン信
号発生回路を要し、装置が複雑になるという問題がめり
た。
ためには全マイクロコンピュータに対してクロック信号
、リセット信号、例えば８ビツトのパターンデータ信号
及びその他の制御信号等を同時に並列供給を行うので、
配線本数の多いパターンデータ線や大容量のパターン信
号発生回路を要し、装置が複雑になるという問題がめり
た。
本発明の目的は、配線が簡単で容量の小袋いパターン信
号発生回路を有する集積回路の試験装置を提供すること
にある。
号発生回路を有する集積回路の試験装置を提供すること
にある。
第１の発明の集積回路の試験装置に、
囚 ＲＯＭ、ＲＡＭ及び直列インタフェース回路を有し
前記ＲＡＭの命令を読出して実行するｎ個の被試験マイ
クロコンピュータを実装し、かつ前記直列イン、ｌｉ７
エース回路の受信端及び送信端がｎ個の被試験マイクロ
コンピュータについてカスケードに接続された供試ボー
ドのｍ個、 ■ 入力端にパターンプログラム信号を受け、出力端か
ら直列インタフェース信号を出力し、前記供試ボードの
第１の前記受信端と第ｎのに前記直列データ信号を供給
するパターン信号発生回路 を含んで構成されている。
前記ＲＡＭの命令を読出して実行するｎ個の被試験マイ
クロコンピュータを実装し、かつ前記直列イン、ｌｉ７
エース回路の受信端及び送信端がｎ個の被試験マイクロ
コンピュータについてカスケードに接続された供試ボー
ドのｍ個、 ■ 入力端にパターンプログラム信号を受け、出力端か
ら直列インタフェース信号を出力し、前記供試ボードの
第１の前記受信端と第ｎのに前記直列データ信号を供給
するパターン信号発生回路 を含んで構成されている。
第２の発明の集積回路の試験装置は、
（Ａ） ＲＯＭ、ＲＡＭ及び直列インタフェース回路
を有し前記ＲＡＭの命令ｔＭ出して実行するｎ個の被試
験マイクロコンビ二一部を実装し、かつ前記直列インタ
フェース回路の受信端及び送信端がｎ個の被試験マイク
ロコンピュータについてカスケードに接続された供試ボ
ードのｍ個、 ■ 入力端にパターンプログラム信号を受け。
を有し前記ＲＡＭの命令ｔＭ出して実行するｎ個の被試
験マイクロコンビ二一部を実装し、かつ前記直列インタ
フェース回路の受信端及び送信端がｎ個の被試験マイク
ロコンピュータについてカスケードに接続された供試ボ
ードのｍ個、 ■ 入力端にパターンプログラム信号を受け。
出力端から直列データ信号を前記ｍ個の供試ボードのそ
れぞれＭｌの前記受信端に並列に供試するパターン信号
発生回路、 を含んで構成されている。
れぞれＭｌの前記受信端に並列に供試するパターン信号
発生回路、 を含んで構成されている。
第３の発明の集積回路の試験装置は、ＲＯＭ。
ＲＡＭ及び直列インタフェース回路とを有し前記ＲＡＭ
に記憶されたデータを命令として実行可能なマイクロコ
ンピュータの前記直列インタフェース回路に受信した直
列データ信号を前記ＲＡＭに転送し所定のバイト数を受
信した後実行する手段を有する複数の被試験マイクロコ
ンビ為−夕を試験する集積回路の試験装置において、前
記被試験マイクロコンビ晶−夕に実行させる試験プログ
ラムを記憶する手段と前記試験プログラムの命令コード
を前記被試験マイクロコンビ１−夕に直夕１ｊ転送して
前記試験プログラムをセルフ実行させる手段とを含んで
構成されている。
に記憶されたデータを命令として実行可能なマイクロコ
ンピュータの前記直列インタフェース回路に受信した直
列データ信号を前記ＲＡＭに転送し所定のバイト数を受
信した後実行する手段を有する複数の被試験マイクロコ
ンビ為−夕を試験する集積回路の試験装置において、前
記被試験マイクロコンビ晶−夕に実行させる試験プログ
ラムを記憶する手段と前記試験プログラムの命令コード
を前記被試験マイクロコンビ１−夕に直夕１ｊ転送して
前記試験プログラムをセルフ実行させる手段とを含んで
構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図及び第２図は第１の発明の一実施例のブロック図
及びマイクロ；ンビ為−夕のブロック図である。
及びマイクロ；ンビ為−夕のブロック図である。
集積回路の試験装置は、ＲＯＭ１２．１３及びＲＡＭ１
４及び直列インタフェース回路１５を有しプログラムＲ
ＯＭ１３を読出して実行するｎ個の被試験マイクロコン
ビ晶−夕Ｑｕ〜Ｑｔｎを実装し、かつ直列インタフェー
ス回路１５の受信端ＴＡＢ及び送信端Ｔ８Ｔがｎ個につ
いてカスケード接続されている供試ボードＢ、及び同様
に構成され７各供試ボード内の最初の受信端と最後の送
信蝋もカスケード接続された供試ボードＢ鵞〜Ｂｍと、
入力端にパターンプログラム信号Ｓ、を受け、出力端か
ら直列データ信号ＳＳＤを出力し直列データ信号線ｆｉ
ｓｎ；＋を介して第１の供試ボードＢ＋の第１の被試験
マイクロコンピュータ９口の受信端Ｔｓｕに供給するパ
ターン信号発生回路４を有している。
４及び直列インタフェース回路１５を有しプログラムＲ
ＯＭ１３を読出して実行するｎ個の被試験マイクロコン
ビ晶−夕Ｑｕ〜Ｑｔｎを実装し、かつ直列インタフェー
ス回路１５の受信端ＴＡＢ及び送信端Ｔ８Ｔがｎ個につ
いてカスケード接続されている供試ボードＢ、及び同様
に構成され７各供試ボード内の最初の受信端と最後の送
信蝋もカスケード接続された供試ボードＢ鵞〜Ｂｍと、
入力端にパターンプログラム信号Ｓ、を受け、出力端か
ら直列データ信号ＳＳＤを出力し直列データ信号線ｆｉ
ｓｎ；＋を介して第１の供試ボードＢ＋の第１の被試験
マイクロコンピュータ９口の受信端Ｔｓｕに供給するパ
ターン信号発生回路４を有している。
なお、最後のマイクロコンピュータＱｍｎのブートスト
ラップ終了端子’ｒｎｇからプートストラップ終了ＩＢ
Ｅを介してパターン信号発生回り接続している。
ラップ終了端子’ｒｎｇからプートストラップ終了ＩＢ
Ｅを介してパターン信号発生回り接続している。
第２図に示すように、被試験マイクロコンピュータＱｕ
は、ＣＰＵＩＩとユーザプログラムを記憶したプログラ
ムＲＯＭ１３と、受信バッファ及び送信バッファを有す
る直列インタフェース回路１５を介して動作するプログ
ラムを記憶したプートストラップＲＯＭ１２とＲＡＭ１
４を含んで構成されている。
は、ＣＰＵＩＩとユーザプログラムを記憶したプログラ
ムＲＯＭ１３と、受信バッファ及び送信バッファを有す
る直列インタフェース回路１５を介して動作するプログ
ラムを記憶したプートストラップＲＯＭ１２とＲＡＭ１
４を含んで構成されている。
通常はプログラムＲＯＭ１３が選択されているが、ブー
トストラップＲＯＭ選択信号ｓｕｎが入力されたときだ
けインバータＩによりフ゛−トストラップＲＯＭ１２が
選択される。
トストラップＲＯＭ選択信号ｓｕｎが入力されたときだ
けインバータＩによりフ゛−トストラップＲＯＭ１２が
選択される。
各端子ＴＢＲ・ＴＲｒ Ｔｃ・ＴＩＥ、ＴＳＲ及びＴＳ
Ｔは、それぞれ第１図の各配線Ｊ！ＢＲ＃ ｂ ａ Ｉ
Ｃ＃ ＩＢＥ ＃ １１８ ＩＩ ＃ 及び１１ｎと
接続している。
Ｔは、それぞれ第１図の各配線Ｊ！ＢＲ＃ ｂ ａ Ｉ
Ｃ＃ ＩＢＥ ＃ １１８ ＩＩ ＃ 及び１１ｎと
接続している。
次に、第１図及び第２図のブロック図の動作を説明する
。
。
まず、恒温槽１内はヒータ２で１００℃に加熱する。
次に、電源４から電源線ＩＤ及び接地線を通して、バー
ン・インされる被試験マイクロコンピュータＱＩＩ−Ｑ
Ｉｒｒｎに電源電圧を供給する。
ン・インされる被試験マイクロコンピュータＱＩＩ−Ｑ
Ｉｒｒｎに電源電圧を供給する。
バタン信号発生回路４はクロック信号線ＩＣを通してク
ロック信号＆を、プートストラップＲＯＭ選択信号線ｆ
ｆ１ＢＲを通してプートストラップＲＯＭ選択信号ＳＢ
Ｂをそれぞれ全マイクロコンピュータＱｌｌ ％のプー
トストラップＲＯＭ選択信号端Ｔａに並列に伝達する。
ロック信号＆を、プートストラップＲＯＭ選択信号線ｆ
ｆ１ＢＲを通してプートストラップＲＯＭ選択信号ＳＢ
Ｂをそれぞれ全マイクロコンピュータＱｌｌ ％のプー
トストラップＲＯＭ選択信号端Ｔａに並列に伝達する。
リセット信号！ｉ ｉｎを通してリセット信号ＳＲを全
マイクロコンピュータＱｓｓ〜Ｑｍｎに供給すると、プ
ートストラップＲＯＭ１２が選択されているのでリセッ
ト解除後ＣＰＵＩＩはプートストラップＲＯＭ１２に書
れているプログラムを実行する。
マイクロコンピュータＱｓｓ〜Ｑｍｎに供給すると、プ
ートストラップＲＯＭ１２が選択されているのでリセッ
ト解除後ＣＰＵＩＩはプートストラップＲＯＭ１２に書
れているプログラムを実行する。
バタン信号発生回路４昧リセツト信号Ｓｎを発生後、バ
タンメモリ５に記憶されているパターンプログラム信号
ＳＰを読出し、１ビツト毎に直列に直列データ信号線Ｉ
Ｌ８Ｄに直列データＳＢＤを出力する。
タンメモリ５に記憶されているパターンプログラム信号
ＳＰを読出し、１ビツト毎に直列に直列データ信号線Ｉ
Ｌ８Ｄに直列データＳＢＤを出力する。
被試験マイクロコンピユー２９口の直列インタガフエー
ス回路１５の受信端ＴＳＲＦｉ直列データ信号５ｓｌ）
を受信する。
ス回路１５の受信端ＴＳＲＦｉ直列データ信号５ｓｌ）
を受信する。
ＣＰＵＩＩはプートストラップＲＯＭ１３のプログ２ム
によって読出信号Ｓ聾を出力して、受信直列データＳｓ
ｎを直列インタ−７エｔス回路１５の受信バッファから
読出し、アドレス信号線ム及びデータ信号線ムを使って
ＲＡＭ１４に誓込むとともに、書込信号Ｓｗを出力して
直列インクガフエイス回路１５の送信バッファに１＝込
む。
によって読出信号Ｓ聾を出力して、受信直列データＳｓ
ｎを直列インタ−７エｔス回路１５の受信バッファから
読出し、アドレス信号線ム及びデータ信号線ムを使って
ＲＡＭ１４に誓込むとともに、書込信号Ｓｗを出力して
直列インクガフエイス回路１５の送信バッファに１＝込
む。
直列インク命フェース回路１５は、送信バッファの直列
送信データＳｓＴを送信端Ｔ’ｓ’ｒからカスケード接
続されている次段の被試販マイクロコンピュータＱＩ２
の直列インタフェース回路１５の受信端ＴＳＫに供給す
る。
送信データＳｓＴを送信端Ｔ’ｓ’ｒからカスケード接
続されている次段の被試販マイクロコンピュータＱＩ２
の直列インタフェース回路１５の受信端ＴＳＫに供給す
る。
同様にして以下順次第ｎの被試験マイクロコンピュータ
Ｑ１［１の送信端ＴＳＴまで直列送信データ８８丁が伝
えられる。
Ｑ１［１の送信端ＴＳＴまで直列送信データ８８丁が伝
えられる。
バタン信号発生回′Ｒｒ４から続いて送られる次の直列
データ信号ＳＡＤも同様に処理される。
データ信号ＳＡＤも同様に処理される。
最後の直列データ信号ＳＳＤの受信が終了するとＣＰＵ
ＩＩはプートストラップ終了信号ＳＢＫを発生し、ＲＡ
Ｍ１４の先頭アドレスにジャンプしてＲＡＭ１４に畳か
詐たプログラムを実行始め、第１のマイクロコンピュー
タＱＩ＋の全内部回路が動作し始める。
ＩＩはプートストラップ終了信号ＳＢＫを発生し、ＲＡ
Ｍ１４の先頭アドレスにジャンプしてＲＡＭ１４に畳か
詐たプログラムを実行始め、第１のマイクロコンピュー
タＱＩ＋の全内部回路が動作し始める。
各マイクロコンピュータＱ１１〜Ｑ工はカスケード接続
されているので、順々にプートストラップＰｒ了信号Ｓ
ａｇがそれぞれのマイクロコンピュータから発せらｎ４
最後に第ｍｘｎのマイクロコンピュータＱｍ％−）スト
ラップ終了信号ＳＢＥが発せられるとプートストラップ
終了信号線ｆｌＢｇを通してバタン信号発生回Ｍ４は、
プログラムの命令がバーン・イン試験される被試験全製
品に伝達されたことを知る。
されているので、順々にプートストラップＰｒ了信号Ｓ
ａｇがそれぞれのマイクロコンピュータから発せらｎ４
最後に第ｍｘｎのマイクロコンピュータＱｍ％−）スト
ラップ終了信号ＳＢＥが発せられるとプートストラップ
終了信号線ｆｌＢｇを通してバタン信号発生回Ｍ４は、
プログラムの命令がバーン・イン試験される被試験全製
品に伝達されたことを知る。
以上のようにしてプログラム命令をｍｘｎ個のマイクロ
コンピュータＱｓ＋〜Ｑｍｎに伝達し、回路全体を動作
させ、ダイナミックバーン・イン試験〜Ｂｍと接続する
線の数は従来の十数本から５本に減少できた。
コンピュータＱｓ＋〜Ｑｍｎに伝達し、回路全体を動作
させ、ダイナミックバーン・イン試験〜Ｂｍと接続する
線の数は従来の十数本から５本に減少できた。
なお、プートストラップ終了信号ＳＢＥがバタン信号発
生回路４に伝達されないときには、エラー信号を発生し
て異常を知らせることも出来る。
生回路４に伝達されないときには、エラー信号を発生し
て異常を知らせることも出来る。
この集積回路の試験装置は、高温安定後に直ぐマイクロ
コンピュータの動作良否を検出すれば、−ＬＳＩテスタ
となり、例えば１時間以上の高温動作後に動作良否を検
出すれば、ダイナミック・バーン・イン試験装置として
使用出来る。
コンピュータの動作良否を検出すれば、−ＬＳＩテスタ
となり、例えば１時間以上の高温動作後に動作良否を検
出すれば、ダイナミック・バーン・イン試験装置として
使用出来る。
第３図はＷ１２の発明の一実施例のブロック図である。
集積回路の試験装置は、パターン信号発生回路４の出力
端と接続された直列データ信号線ρ■がｍ個の供試ボー
ドＢ ｔｌ ”” ＢｆｎＩの６第１の受信端Ｔ８Ｒに
すべて並列に接続され、６第ｎの送信端子ＴｓＴは開放
している点が異る以外は第１図の第１の発明の実施例と
同様である。
端と接続された直列データ信号線ρ■がｍ個の供試ボー
ドＢ ｔｌ ”” ＢｆｎＩの６第１の受信端Ｔ８Ｒに
すべて並列に接続され、６第ｎの送信端子ＴｓＴは開放
している点が異る以外は第１図の第１の発明の実施例と
同様である。
ここで、全マイクロコンピュータの直列インタフェース
回路１５受及び送信端のカスケード接続は、それぞれの
供試ボードＢ１〜Ｂｍの中だけである。
回路１５受及び送信端のカスケード接続は、それぞれの
供試ボードＢ１〜Ｂｍの中だけである。
本発明は第１のｎＸｍ個のプートストラップ回路のうち
に不良が発生しても、それが実装された供試ボード内だ
けの影響で済むという利点がちる。
に不良が発生しても、それが実装された供試ボード内だ
けの影響で済むという利点がちる。
第４図は第３の発明の一実施例のブロック図である。
集積回路の試験装置は、全被試験マイクロコンピュータ
ＱＣｓ〜Ｑｍｆｌの全ての送信端Ｔ８Ｈに直列データ線
ｆｉｓｐが接続さ扛ている点が異る以外は第３凶の第２
の発明のブロック１と同一である。
ＱＣｓ〜Ｑｍｆｌの全ての送信端Ｔ８Ｈに直列データ線
ｆｉｓｐが接続さ扛ている点が異る以外は第３凶の第２
の発明のブロック１と同一である。
従って、直列データ信号ＳＢＤは全てのマイクロコンピ
ュータＱｌ ” Ｑｍｎの直列インタフェース回船１５
の受信端’Ｉ’ｓａに同時に供給さ匹る。
ュータＱｌ ” Ｑｍｎの直列インタフェース回船１５
の受信端’Ｉ’ｓａに同時に供給さ匹る。
次に第２図及び第４図を参照してブロック図の動作を説
明する。
明する。
恒温槽１内盆ヒータ２によっで高温（たとえば１００℃
）に設定する。
）に設定する。
電源３は電源線ＩＤ及び接地線を通して被試験マイクロ
コンピュータＱ、ρ−Ｑ、ｎｎに電蝕電圧を供給する。
コンピュータＱ、ρ−Ｑ、ｎｎに電蝕電圧を供給する。
バタン信号発生回船４はクロック信号線ｉ。を通じてク
ロック信号Ｓｃ ｋｍ ブートストラップ’ＲＯＭ選択
信号線ｆｉａｕ’ｉ−通してプートストラップＲＯＭ選
択信＋ｊＳＢＲをそれぞれ全マ１クロコンビエータＱ＋
ｔ〜Ｑｔｍ、のプートストラップＲＯＭ選択イ６号端Ｔ
ＢＲに同時に伝達する。
ロック信号Ｓｃ ｋｍ ブートストラップ’ＲＯＭ選択
信号線ｆｉａｕ’ｉ−通してプートストラップＲＯＭ選
択信＋ｊＳＢＲをそれぞれ全マ１クロコンビエータＱ＋
ｔ〜Ｑｔｍ、のプートストラップＲＯＭ選択イ６号端Ｔ
ＢＲに同時に伝達する。
バタン信号発生回路４がリセット信号線ムを通じてリセ
ット信号ＳＲを発生すると各マイクロコンピュータＱ■
〜ｑヨはプートストラップＲＯＭ選択信号線ＩＢＲがハ
イレベルなのでプートストラップＲＯＭ１２を選択し、
リセット解除後ＣＰＵＩＩはプートストラップＲＯＭ１
２に格納されているプログラムを実行する。
ット信号ＳＲを発生すると各マイクロコンピュータＱ■
〜ｑヨはプートストラップＲＯＭ選択信号線ＩＢＲがハ
イレベルなのでプートストラップＲＯＭ１２を選択し、
リセット解除後ＣＰＵＩＩはプートストラップＲＯＭ１
２に格納されているプログラムを実行する。
バタン信号発生回路４はリセット信号５Ｒｔ−発生後バ
タンメモリ５に記憶されているパターンプログラムＳｐ
ｔ読出し、１ビツトずつ直列に直列データ信号線ｐｓｎ
に出力する。
タンメモリ５に記憶されているパターンプログラムＳｐ
ｔ読出し、１ビツトずつ直列に直列データ信号線ｐｓｎ
に出力する。
各マイクロコンピュータＱ１１〜Ｑｒ１１ｎは直列イン
タフェース回路１５を用いて同時に直列データ信号線１
ｓｎの直列データ信号ＳＳＯを受信する。
タフェース回路１５を用いて同時に直列データ信号線１
ｓｎの直列データ信号ＳＳＯを受信する。
ＣＰＵＩＩはプートストラップＲＯＭ１２に格納されて
いるプログラムによって以下に示す処理を行なう。
いるプログラムによって以下に示す処理を行なう。
ｌ 直列インタフェース回路１５内の受信バッファに直
列データ信号ＳＳＤが受信端ＴＲＤから受信し受信バッ
ファに読込まれると、ＣＰＵＩＩは受信バッファ続出し
信号ＳＲをハイレベルとする。
列データ信号ＳＳＤが受信端ＴＲＤから受信し受信バッ
ファに読込まれると、ＣＰＵＩＩは受信バッファ続出し
信号ＳＲをハイレベルとする。
２ ＣＰＵＩＩは直列データ信号線１ｓｎ ｋ介して
受信バッファの値を読込み、その値ｆ ＲＡＭ１４の先
頭アドレスに書込む。
受信バッファの値を読込み、その値ｆ ＲＡＭ１４の先
頭アドレスに書込む。
３ 前述の処理ｋ）ＶＡ久ＲＡＭ１４への書込みアドレ
スを更新しながら所定のバイト数の受信が終了するまで
行なう。
スを更新しながら所定のバイト数の受信が終了するまで
行なう。
４ ＲＡＭ１４先頭アドレスに分岐し、 Ｒ）ｈＭ１
４に書込まｎたプログラムを実行する。
４に書込まｎたプログラムを実行する。
以上のように、試験中に実行するプログラムをバタン信
号発生口Ｍ４より読込み、全被試験マイクロコンピュー
タＱ■〜Ｑｍｎの回錯全体を動作させ、ダイナミック試
験を簡単な配線構成で経済的に行える。
号発生口Ｍ４より読込み、全被試験マイクロコンピュー
タＱ■〜Ｑｍｎの回錯全体を動作させ、ダイナミック試
験を簡単な配線構成で経済的に行える。
この場合は、各被試験マイクロコンピュータが独立に動
作するので、試験中に不良のマイクロコンピュータが発
生しても他に影響を与えない。
作するので、試験中に不良のマイクロコンピュータが発
生しても他に影響を与えない。
なお本発明の直列インタフェース回路を利用してプログ
ラムを被試験マイクロコンピュータに入力するアクセス
時間は、恒温槽の温度設定立上げ時間内に終了するので
、試験時間の増加はない。
ラムを被試験マイクロコンピュータに入力するアクセス
時間は、恒温槽の温度設定立上げ時間内に終了するので
、試験時間の増加はない。
以上説明したように本発明は、被試験マイクロコンピュ
ータに内蔵されている直列インク７工−ス回路の全受信
端に直列データ信号を供給して全回路が動作するプログ
ラムを実行させることＫよシ、バタン信号発生回路が簡
単で、パターン信号線の本数の少い集積回路の試験回踏
が得らｎるという効果がある。
ータに内蔵されている直列インク７工−ス回路の全受信
端に直列データ信号を供給して全回路が動作するプログ
ラムを実行させることＫよシ、バタン信号発生回路が簡
単で、パターン信号線の本数の少い集積回路の試験回踏
が得らｎるという効果がある。
第１図及び第２図は第１の発明の一実施例のブロック図
及びマイクロコンピュータのブロック図、第３図は第２
の発明の一実施例のブロック図、第４図は第３の発明の
一実施例のブロック図、第５図は従来の集積回路の試験
装置の一例のブロック図である。 ４・・・・・・パターン信号発生同時、１５・・・・・
・直列インタフエース回路、Ｂｍ・曲・第ｎの供試ボー
ド、Ｑｍｎ・・・・・・第ｎの供試ボードの第ｎめマイ
クロコンピュータｓｓＰ・・・・・・パターンプログラ
ム信号、ＳＳＤ・・・・・・・直列データ信号、ＴｓＱ
・・曲受信端、Ｔｓτ・・・・・・送信端。 代理人 弁理士 内 原 音 劣３図 茶、ｆ図
及びマイクロコンピュータのブロック図、第３図は第２
の発明の一実施例のブロック図、第４図は第３の発明の
一実施例のブロック図、第５図は従来の集積回路の試験
装置の一例のブロック図である。 ４・・・・・・パターン信号発生同時、１５・・・・・
・直列インタフエース回路、Ｂｍ・曲・第ｎの供試ボー
ド、Ｑｍｎ・・・・・・第ｎの供試ボードの第ｎめマイ
クロコンピュータｓｓＰ・・・・・・パターンプログラ
ム信号、ＳＳＤ・・・・・・・直列データ信号、ＴｓＱ
・・曲受信端、Ｔｓτ・・・・・・送信端。 代理人 弁理士 内 原 音 劣３図 茶、ｆ図
Claims (1)
- 【特許請求の範囲】 １ （Ａ）ＲＯＭ、ＲＡＭ及び直列インタフェース回路を有
し前記ＲＡＭの命令を読出して実行するｎ個の被試験マ
イクロコンピュータを実装し、かつ前記直列インタフェ
ース回路の受信端及び送信端がｎ個の被試験マイクロコ
ンピュータについてカスケードに接続された供試ボード
のｍ個、 （Ｂ）入力端にパターンプログラム信号を受け、出力端
から直列インタフェース信号を出力し、前記供試ボード
の第１の前記受信端と第ｎの前記送信端とを前記ｍ個の
供試ボードについて直列に接続された回路の第１の前記
供試ボードに前記直列データ信号を供給するパターン信
号発生回路、 を含むことを特徴とする集積回路の試験装置。 ２ （Ａ）ＲＯＭ、ＲＡＭ及び直列インタフェース回路を有
し前記ＲＡＭの命令を読出して実行するｎ個の被試験マ
イクロコンピュータを実装し、かつ前記直列インタフェ
ース回路の受信端及び送信端がｎ個の被試験マイクロコ
ンピュータについてカスケードに接続された供試ボード
のｍ個、 （Ｂ）入力端にパターンプログラム信号を受け、出力端
から直列データ信号を前記ｍ個の供試ボードのそれぞれ
第１の前記受信端に並列に供試するパターン信号発生回
路、 を含むことを特徴とする集積回路の試験装置。 ３ ＲＯＭ、ＲＡＭ及び直列インタフェース回路とを有し前
記ＲＡＭに記憶されたデータを命令として実行可能なマ
イクロコンピュータの前記直列インタフェース回路に受
信した直列データ信号を前記ＲＡＭに転送し所定のバイ
ト数を受信した後実行する手段を有する複数の被試験マ
イクロコンピュータを試験する集積回路の試験装置にお
いて、前記被試験マイクロコンピュータに実行させる試
験プログラムを記憶する手段と前記試験プログラムの命
令コードを前記被試験マイクロコンピュータに直列転送
して前記試験プログラムをセルフ実行させる手段とを含
むことを特徴とする集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299114A JPH01140241A (ja) | 1987-11-26 | 1987-11-26 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299114A JPH01140241A (ja) | 1987-11-26 | 1987-11-26 | 集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140241A true JPH01140241A (ja) | 1989-06-01 |
Family
ID=17868304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299114A Pending JPH01140241A (ja) | 1987-11-26 | 1987-11-26 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140241A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JP2002369625A (ja) * | 2001-08-09 | 2002-12-24 | Yoshinobu Ito | 植木鉢 |
| JP2015169524A (ja) * | 2014-03-06 | 2015-09-28 | 株式会社アドバンテスト | 試験装置、キャリブレーションデバイス、キャリブレーション方法、および試験方法 |
-
1987
- 1987-11-26 JP JP62299114A patent/JPH01140241A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JP2002369625A (ja) * | 2001-08-09 | 2002-12-24 | Yoshinobu Ito | 植木鉢 |
| JP2015169524A (ja) * | 2014-03-06 | 2015-09-28 | 株式会社アドバンテスト | 試験装置、キャリブレーションデバイス、キャリブレーション方法、および試験方法 |
| US9791512B2 (en) | 2014-03-06 | 2017-10-17 | Advantest Corporation | Test apparatus, test method, calibration device, and calibration method |
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