CN102522981A - 一种高速并行接口电路 - Google Patents

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Abstract

本发明适用于数字通信领域，提供了一种高速并行接口电路，包括：接收数据并整形的LVDS接收模块；与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。本发明采用纯数字的采样时钟相位调整和字调整方式对源同步数据进行准确采样和恢复，通过对训练数据采样时钟相位的计算反馈输出到采样时钟的多路选择器来改变采样时钟的相位，从而使时钟采样发生在数据有效窗口的中央。

Description

一种高速并行接口电路
技术领域
本发明属于数字通信领域，尤其涉及一种高速并行接口电路。
背景技术
随着数字通信业务的蓬勃发展导致通信系统对传输带宽提出了更高的挑战，例如10Gbps高速并行接口在光纤通信、数据交换、网络通信等方面有着广泛的应用。高速并行传输的瓶颈之一是对数据的有效恢复，数据恢复中主要存在两个问题：一是当单线传输速率越来越快时，相应的每位数据所占的时间窗口不断减小，导致时钟很难在数据的有效窗口准确采样；二是由于并行传输的各条数据路径延迟不同，导致接收端无法有效的同步接收并行传输的各路数据。
在现有技术中，高速数据传输主要采用时钟数据恢复的方式进行，即从高速传输的数据流中提取出时钟信息，再用提取出的时钟来对数据流进行采样，保证时钟采样沿落在有效的采样窗口内。时钟数据恢复电路主要由边沿检测器、频率捕获器、相位跟踪器和时钟恢复器组成，首先通过边沿检测器检测数据沿的跳变提取相位信息，然后通过相位提取电路的自振荡调整时钟的相位，最后通过时钟恢复器以监视和调整相位提取电路输出的时钟频率，其中时钟恢复器由高频参考时钟振荡源、滤波器、鉴相器和分频器构成，这些都是设计较复杂、对精度要求极高的模拟电路，对集成电路的生产工艺也有特殊的要求，且时钟数据恢复电路对于突发的数据信号，其大相位的抖动容易导致锁相环失锁，锁相环锁定时间较长，往往不能满足快速同步要求。 
发明内容
本发明的目的在于：提供一种高速并行接口电路，旨在解决上述背景技术中存在的问题。
本发明的目的是这样实现的：
一种高速并行接口电路，包括：
接收数据并整形的LVDS接收模块；
与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；
与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及
与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。
所述采样转换模块包括：
在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及
与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。
所述位同步模块包括：
产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；
与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及
与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。
所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。
所述n为16。
所述采样时钟调整模块检测接收数据的跳变沿，在数据发生跳变沿时，控制多路选择器以每次1/n的精度调整输出的采样时钟的相位，并计算接收数据变化至中间沿的移相次数counter1和接收数据变化至左边沿的移相次数counter2，以及计算并存储采样时钟移相位(counter1+counter2)/2；所述多路选择器根据所述采样时钟移相位输出最佳采样点。
所述字同步模块包括移位计算单元和异步FIFO单元，所述移位计算单元用于在训练阶段基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储移位数，以及在正常数据传输阶段按照所存移位数对数据进行移位，并将移位调整后的数据写入异步FIFO单元。
所述移位计算单元还用于在完成移位并计算出移位数后产生WrdRdy信号；对所述异步FIFO单元的读信号在各通道的移位计算单元均已产生WrdRdy信号，并且所有的WrdRdy信号均有效时有效。
所述对各通道的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入所述异步FIFO单元中；对于所述异步FIFO单元的读信号在AllRdy有效至少一个时钟周期后有效。
本发明的突出优点是：本发明采用纯数字的采样时钟相位调整和字调整方式对源同步数据进行准确采样和恢复，通过对训练数据采样时钟相位的计算反馈输出到采样时钟的多路选择器来改变采样时钟的相位，从而使时钟采样发生在数据有效窗口的中央，并且能够不受外界温度、湿度、干扰等的影响。
附图说明
图1是本发明实施例提供的高速并行接口电路的结构图；
图2是本发明实施例提供的高速并行接口电路中采样转换模块的结构图；
图3是本发明实施例提供的高速并行接口电路中位同步模块的结构图
图4是本发明实施例提供的高速并行接口电路中字同步模块的结构图。
 
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
高速并行数据的传输由多个通道组成，在本发明实施例中，各通道的高速并行接口电路结构如图1所示。每一个单通道(并行数据中的一位数据路径)包括位同步和字同步两个部分。
位同步部分包括依次电性连接的低电压差分信号(LVDS)接收模块1、采样转换模块2和位同步模块3。LVDS接收模块1接收各通道中的数据并进行整形后输出，采样转换模块2在采样时钟下对接收的数据进行采样并转换为并行数据，位同步模块3为采样转换模块2提供采样时钟，对接收的数据进行恢复，并根据接收的数据调整采样时钟至最佳采样点，字同步模块4通过对接收到的数据进行移位调整，使各个通道数据的字对齐。
在高速并行接口正常工作时，发送端将先发送预设的一定系列的训练序列，以供接收端完成初始的位同步和字同步处理。
图2示出了本发明实施例提供的上述采样转换模块2的结构，包括上升沿采样单元21、下降沿采样单元22和采样组合单元23。
LVDS接收模块1输出的数据将同时输入至上升沿采样单元21和下降沿采样单元22。上升沿采样单元21和下降沿采样单元22在同个采样时钟下分别在数据的上升沿和下降沿进行采样并存储，本发明实施例中，每个采样时钟下，上升沿采样单元21和下降沿采样单元22分别采样2位数据（分2个时钟周期完成），由采样组合单元23对这4位采样数据进行组合，通过顺序调整合成4位并行数据，以便于降低内部数据处理的时钟，还便于其后的位同步处理与训练序列的字同步处理。本发明实施例无需特殊的双沿采集寄存器就能实现输入的串行数据到并行数据的转换。
图3示出了本发明实施例提供的上述位同步模块3的结构，包括DLL锁相环31、多相位时钟无毛刺切换的多路选择器32和采样时钟调整模块33。
在本发明实施例中，DLL锁相环31基于LVDS接收模块1输出的源同步时钟(即发送数据端发出的随路时钟)信号产生n（n为大于1的整数，例如n为8、16等）个相位的采样时钟，多路选择器32从该n个相位时钟中选择一个作为采样转换模块2的采样时钟。采样时钟调整模块33将采样组合单元23输出的并行数据恢复出原始数据，并根据接收数据与预设的基准数据的比较结果，输出相应的相位调整信号，多路选择器32则根据该相位调整信号调整输出的相位时钟，直至输出的相位时钟为最佳采样点，即将时钟的上升沿与下降沿调整到数据采样窗口的中央，采样时钟调整模块33将计算并存储相位调整的数据。所述最佳采样点，在本发明实施例中，即为上述n个相位采样时钟中的最佳采样时钟，通常处于两个相邻发生跳变沿的数据对应的采样时钟的中间的时钟可以认为是最佳采样点。
作为本发明的一个实施例，训练数据以“0000_0000_0000_0000_0011_1111_1111_1111_1111”为一组由发送端进行多次发送，以“0011”为基准数据，当接收的数据为非基准数据时，采样时钟调整模块33根据其与基准数据比较的结果，发送相应的加/减相位的控制信号至多路选择器32，例如接收的数据为“0001”，则采样时钟调整模块33发送减相位的控制信号。更进一步，采样时钟调整模块33还可以根据将接收数据移位至基准数据的移位数，控制多路选择器32加/减相应位数的相位，多路选择器32调整相位的最小精度是1/n。
在本发明的另一个实施例中，采样时钟调整模块33通过检测接收数据电平的跳变沿，例如可通过对4位数据进行两两相邻位的异或来检测，如以“0001”为例，通过异或将得到右边沿“001”，当接收数据发生跳变沿时，采样时钟调整模块33将发送触发信号给多路选择器32，由多路选择器32每次对采样时钟相位加/减1/n，直到采样时钟调整模块33接收的数据沿变化为中间沿“010”（即“0011”的异或值），此时采样时钟调整模块33计算出移相次数counter1（即从“001”到“010”的移相次数），并继续控制多路选择器32进行相位调整，直到采样时钟调整模块33接收的数据沿变化为左边沿“100”，此时采样时钟调整模块33再次计算出移相次数counter2（即从“001”到“100”的移相次数），最终计算出采样时钟移相位(counter1+counter2)/2并存储，在正常数据传输时，采样时钟调整模块33将根据该采样时钟移相位控制多路选择器32输出最佳相位的采样时钟。在上述相位调整的过程中，采样时钟调整模块33对接收的数据恢复后将实时地输出给字同步模块4。
每个通道数据恢复完成后给出BitRdy信号，控制字同步模块4可以对数据进行同步处理。所述字同步模块4的结构如图4所示，包括移位计算单元41和基于流处理的异步FIFO单元42。
字同步同样会用到训练数据的跳变沿，例如，训练序列为“0000_0000_0000_0000_0011_1111_1111_1111_1111”，且以“0011”为同步字，移位计算单元41基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储所移的位数，并将移位调整后的数据写入异步FIFO单元42。例如，当接收到并行数据是“0001”，则移位计算单元41将数据左移一位。移位计算单元41完成移位并计算出移位数后将产生WrdRdy信号，当每个通道的移位计算单元41均产生了WrdRdy信号，并且所有的WrdRdy信号均有效时，将触发接收端的控制单元读取各通道的异步FIFO单元42中的数据。作为本发明的一个优选实施例，将对各通道产生的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入到异步FIFO单元42中，对于异步FIFO单元42的读信号则最好在AllRdy有效至少一个时钟周期后有效。在训练完成后，正常数据传输时，移位计算单元41将根据训练时计算所得的移位数对接收的数据进行移位调整。
上述训练序列数据、基准数据、同步字以及移位操作可以任意设计，不受上述所限。
本发明采用纯数字的采样时钟相位调整和字调整方式对源同步数据进行准确采样和恢复，通过对训练数据采样时钟相位的计算反馈输出到采样时钟的多路选择器来改变采样时钟的相位，从而使时钟采样发生在数据有效窗口的中央，并且能够不受外界温度、湿度、干扰等的影响，然后再通过字调整使并行数据总线上的数据同步。本发明不依赖于具体的集成电路生产工艺，所使用的IP核是主流流片厂商的主流工艺上免费提供的，可以相对较低的成本在ASIC芯片上实现高速数据传输接口，同时本发明的数据同步只需要较低的等待时间，且能容忍更高的抖动和传输延迟。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种高速并行接口电路，其特征在于，包括：
接收数据并整形的LVDS接收模块；
与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；
与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及
与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。
2.如权利要求1所述的高速并行接口电路，其特征在于，所述采样转换模块包括：
在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及
与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。
3.如权利要求1所述的高速并行接口电路，其特征在于，所述位同步模块包括：
产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；
与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及
与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。
4.如权利要求3所述的高速并行接口电路，其特征在于，所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。
5.如权利要求3所述的高速并行接口电路，其特征在于，所述n为16。
6.如权利要求3所述的高速并行接口电路，其特征在于，所述采样时钟调整模块检测接收数据的跳变沿，在数据发生跳变沿时，控制多路选择器以每次1/n的精度调整输出的采样时钟的相位，并计算接收数据变化至中间沿的移相次数counter1和接收数据变化至左边沿的移相次数counter2，以及计算并存储采样时钟移相位(counter1+counter2)/2；所述多路选择器根据所述采样时钟移相位输出最佳采样点。
7.如权利要求1所述的高速并行接口电路，其特征在于，所述字同步模块包括移位计算单元和异步FIFO单元，所述移位计算单元用于在训练阶段基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储移位数，以及在正常数据传输阶段按照所存移位数对数据进行移位，并将移位调整后的数据写入异步FIFO单元。
8.如权利要求7所述的高速并行接口电路，其特征在于，所述移位计算单元还用于在完成移位并计算出移位数后产生WrdRdy信号；对所述异步FIFO单元的读信号在各通道的移位计算单元均已产生WrdRdy信号，并且所有的WrdRdy信号均有效时有效。
9.如权利要求8所述的高速并行接口电路，其特征在于，所述对各通道的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入所述异步FIFO单元中；对于所述异步FIFO单元的读信号在AllRdy有效至少一个时钟周期后有效。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219992A (zh) * 2013-01-31 2013-07-24 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
CN103905728A (zh) * 2014-03-03 2014-07-02 中国科学院长春光学精密机械与物理研究所 航天相机lvds数据可靠传输接收方法
CN107274921A (zh) * 2016-03-31 2017-10-20 三星电子株式会社 基准电压自训练的方法和电路以及存储器系统
CN109150488A (zh) * 2018-08-01 2019-01-04 清华大学 基于双边沿检测的低复杂度定时同步处理方法及装置
CN110995241A (zh) * 2019-12-13 2020-04-10 中国电子科技集团公司第二十研究所 一种自适应相位调整的lvds延时电路
CN111193509A (zh) * 2019-12-31 2020-05-22 上海循态信息科技有限公司 源同步数据采样点自动校准方法及系统
CN111224649A (zh) * 2020-01-17 2020-06-02 深圳市紫光同创电子有限公司 高速接口的固定延时电路
CN111404631A (zh) * 2020-02-25 2020-07-10 云知声智能科技股份有限公司 一种lvds高速串行通信时钟同步实现方法及系统
CN111930176A (zh) * 2020-09-30 2020-11-13 伟恩测试技术(武汉)有限公司 多路lvds数据处理装置及方法
CN112055128A (zh) * 2019-06-06 2020-12-08 海信视像科技股份有限公司 图像数据采样方法及装置、电子设备、存储介质
CN112732619A (zh) * 2021-01-11 2021-04-30 合肥富煌君达高科信息技术有限公司 一种高速lvds接口通信训练方法及装置
WO2021082418A1 (zh) * 2019-10-30 2021-05-06 苏州浪潮智能科技有限公司 一种并行总线相位校正的方法及装置
CN113886300A (zh) * 2021-09-23 2022-01-04 珠海一微半导体股份有限公司 一种总线接口的时钟数据自适应恢复系统及芯片
CN113961503A (zh) * 2021-10-27 2022-01-21 成都旋极历通信息技术有限公司 一种低压差分信号异步接收方法及装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385972A (zh) * 2001-05-14 2002-12-18 华为技术有限公司 光通信系统中上行高速数据的同步接收方法与电路
CN101383790A (zh) * 2007-09-07 2009-03-11 精工爱普生株式会社 高速串行接口电路及电子设备
CN101771527A (zh) * 2009-12-16 2010-07-07 南京弘毅电气自动化有限公司 一种异步通信的时钟提取装置和方法
JP2010213204A (ja) * 2009-03-12 2010-09-24 Hitachi Kokusai Electric Inc データ送受信方法
CN101950278A (zh) * 2010-09-21 2011-01-19 昆山芯视讯电子科技有限公司 高速低功耗串行通信数据接收接口架构
CN202406095U (zh) * 2011-12-28 2012-08-29 成都三零嘉微电子有限公司 一种高速并行接口电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385972A (zh) * 2001-05-14 2002-12-18 华为技术有限公司 光通信系统中上行高速数据的同步接收方法与电路
CN101383790A (zh) * 2007-09-07 2009-03-11 精工爱普生株式会社 高速串行接口电路及电子设备
JP2010213204A (ja) * 2009-03-12 2010-09-24 Hitachi Kokusai Electric Inc データ送受信方法
CN101771527A (zh) * 2009-12-16 2010-07-07 南京弘毅电气自动化有限公司 一种异步通信的时钟提取装置和方法
CN101950278A (zh) * 2010-09-21 2011-01-19 昆山芯视讯电子科技有限公司 高速低功耗串行通信数据接收接口架构
CN202406095U (zh) * 2011-12-28 2012-08-29 成都三零嘉微电子有限公司 一种高速并行接口电路

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219992B (zh) * 2013-01-31 2016-01-27 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
CN103219992A (zh) * 2013-01-31 2013-07-24 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
CN103905728A (zh) * 2014-03-03 2014-07-02 中国科学院长春光学精密机械与物理研究所 航天相机lvds数据可靠传输接收方法
CN103905728B (zh) * 2014-03-03 2017-02-08 中国科学院长春光学精密机械与物理研究所 航天相机lvds数据可靠传输接收方法
CN107274921A (zh) * 2016-03-31 2017-10-20 三星电子株式会社 基准电压自训练的方法和电路以及存储器系统
CN107274921B (zh) * 2016-03-31 2023-11-21 三星电子株式会社 基准电压自训练的方法和电路以及存储器系统
CN109150488A (zh) * 2018-08-01 2019-01-04 清华大学 基于双边沿检测的低复杂度定时同步处理方法及装置
CN112055128A (zh) * 2019-06-06 2020-12-08 海信视像科技股份有限公司 图像数据采样方法及装置、电子设备、存储介质
WO2021082418A1 (zh) * 2019-10-30 2021-05-06 苏州浪潮智能科技有限公司 一种并行总线相位校正的方法及装置
US11789488B2 (en) 2019-10-30 2023-10-17 Inspur Suzhou Intelligent Technology Co., Ltd. Parallel bus phase correction method and device
CN110995241A (zh) * 2019-12-13 2020-04-10 中国电子科技集团公司第二十研究所 一种自适应相位调整的lvds延时电路
CN111193509B (zh) * 2019-12-31 2023-06-16 上海循态量子科技有限公司 源同步数据采样点自动校准方法及系统
CN111193509A (zh) * 2019-12-31 2020-05-22 上海循态信息科技有限公司 源同步数据采样点自动校准方法及系统
CN111224649A (zh) * 2020-01-17 2020-06-02 深圳市紫光同创电子有限公司 高速接口的固定延时电路
CN111224649B (zh) * 2020-01-17 2021-06-18 深圳市紫光同创电子有限公司 高速接口的固定延时电路
WO2021143083A1 (zh) * 2020-01-17 2021-07-22 深圳市紫光同创电子有限公司 高速接口的固定延时电路
CN111404631B (zh) * 2020-02-25 2022-02-18 云知声智能科技股份有限公司 一种lvds高速串行通信时钟同步实现方法及系统
CN111404631A (zh) * 2020-02-25 2020-07-10 云知声智能科技股份有限公司 一种lvds高速串行通信时钟同步实现方法及系统
CN111930176A (zh) * 2020-09-30 2020-11-13 伟恩测试技术(武汉)有限公司 多路lvds数据处理装置及方法
CN112732619A (zh) * 2021-01-11 2021-04-30 合肥富煌君达高科信息技术有限公司 一种高速lvds接口通信训练方法及装置
CN112732619B (zh) * 2021-01-11 2023-08-11 合肥中科君达视界技术股份有限公司 一种高速lvds接口通信训练方法及装置
CN113886300A (zh) * 2021-09-23 2022-01-04 珠海一微半导体股份有限公司 一种总线接口的时钟数据自适应恢复系统及芯片
CN113886300B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种总线接口的时钟数据自适应恢复系统及芯片
CN113961503A (zh) * 2021-10-27 2022-01-21 成都旋极历通信息技术有限公司 一种低压差分信号异步接收方法及装置
CN113961503B (zh) * 2021-10-27 2024-04-12 成都旋极历通信息技术有限公司 一种低压差分信号异步接收方法及装置

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