CN111404631B - 一种lvds高速串行通信时钟同步实现方法及系统 - Google Patents

Abstract

本发明提供了一种lvds高速串行通信时钟同步实现方法及系统，其方法包括：预设数目个时钟采样电路、时钟选择控制电路和数据输出选择电路，其中：基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；基于数据输出选择电路和时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出。通过设置数字电路进行串行通信，不仅设计逻辑小，还降低通信功耗和使用面积。

Description

一种lvds高速串行通信时钟同步实现方法及系统

技术领域

本发明涉及电子通信技术领域，特别涉及一种lvds高速串行通信时钟同步实现方法及系统。

背景技术

随着电子设计技术的不断进步，高速率信号的互连及宽带信道的应用与日俱增，所需传送的数据量越来越大，速度越来越快。

LVDS(Low-VoltageDifferentialSignaling)低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，这种传输技术可以达到155Mbps以上，LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的PCB连线，也可以是平衡电缆，因此LVDS已经成为片间通信使用最广的接口之一，比如在我们的芯片中用来传输视频数据作为显示输出。现有的设计都是使用serdesPHY来实现LVDS数据的接收。由于serdesPHY是一种通用串并转换模块，其内部含有大量模拟电路，所以功耗和面积上没有优势，而且可移植性差，不同的工艺需要使用不同的模块。

发明内容

本发明提供一种lvds高速串行通信时钟同步实现方法，用以通过纯数字电路进行串行通信，不仅对工艺没有要求，而且其整体的设计逻辑小，可降低通信功耗和使用面积。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，包括：预设数目个时钟采样电路、时钟选择控制电路和数据输出选择电路，其中：

基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出。

在一种可能实现的方式中，所述预设数目个时钟采样电路分别与所述时钟选择控制电路和数据输出选择电路连接；

且所述时钟选择控制电路还与所述数据输出选择电路连接。

在一种可能实现的方式中，所述预设数目个时钟采样电路的时钟频率与发送所述串行输入数据的发送时钟同频；

且所述预设数目为6，且每个时钟采样电路的时钟相位差为60°。

在一种可能实现的方式中，所述对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据的步骤包括：

建立与采样时钟数据相关的时序图；

对所述时序图进行裕量标注，并获取标注的裕量结果；

对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

在一种可能实现的方式中，所述选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路的步骤包括：

对每个时钟采样电路进行第一标记，同时对与所述时钟采样电路一一对应的采样时钟数据进行第二标记，并建立标记检索表；

当选择出最优时钟数据时，获取对应的第二标记，并在建立的所述标记检索表中，获取与所述第二标记对应的第一标记的时钟采样电路；

此时，获取的时钟采样电路即为最优采样电路。

在一种可能实现的方式中，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出之后，还包括：

对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理；

获取区域块切割处理后的子区域中的区域数据，并对所述区域数据进行预处理，确定预处理后的所述区域数据中是否存在待检验数据；

若存在，按照标准数据验证库，判断所述待检验数据是否错误，若是，进行报警警示，同时，对所述待检验数据进行纠正处理，并存储；

否则，直接将所述区域数据进行存储。

在一种可能实现的方式中，对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理时，还包括：

对切割处理后的每个子区域的区域边界进行监测，并根据监测结果，确定所述区域边界上是否存在被切割数据；

若存在，确定所述被切割数据的切割字符是否完整，若是，确定所述切割字符对应的切割字节是否完整，若是，确定所述被切割数据切割完整；

若确定的所述切割字符不完整，则将不完整的切割字符，基于区域边界，规划到与之切割字符相应的一侧，获得一个完整切割字符；

同时，当完整切割字符对应的切割字节不完整时，基于区域边界，将不完整的切割字节的完整切割字符，规划到与之切割字节相应的一侧，获得一个完整切割字节；

当所有切割字节都切割完整时，获得合格的区域数据，并继续执行后续操作。

本发明实施例提供一种lvds高速串行通信时钟同步实现系统，包括：

采样模块，用于基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

处理模块，用于基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

选择模块，用于基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出。

在一种可能实现的方式中，所述处理模块包括：

建立单元，用于建立与采样时钟数据相关的时序图；

标注单元，用于对所述时序图进行裕量标注，并获取标注的裕量结果；

确定单元，用于对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明实施例中一种lvds高速串行通信时钟同步实现方法的流程图；

图2为本发明实施例中一种lvds高速串行通信时钟同步实现方法的电路连接图；

图3为本发明实施例中串行输入数据的区域切割图；

图4为本发明实施例中一种lvds高速串行通信时钟同步实现系统的结构框图；

图5为本发明实施例中处理模块的结构图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，如图1所示，包括：预设数目个时钟采样电路、时钟选择控制电路和数据输出选择电路，其中：

步骤1：基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

步骤2：基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

步骤3：基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出。

上述预设数目为6，且6个采样时钟电路之间的时钟相位差为60°，对采样时钟数据进行预设比较处理，是为了选出在时序上裕量最大的时钟。

上述每个采样时钟电路接收的数据是一样的，只是基于每个时钟的相位的不同，接收的数据在时间上存在不同。

上述技术方案的有益效果是：用以通过纯数字电路进行串行通信，不仅对工艺没有要求，而且其整体的设计逻辑小，可降低通信功耗和使用面积。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，所述预设数目个时钟采样电路分别与所述时钟选择控制电路和数据输出选择电路连接；

且所述时钟选择控制电路还与所述数据输出选择电路连接。

如图2所示，预设数目为6，且每个时钟采样电路分别对应有连接端口，分别为clk0～clk5，且为6个频率相同相位不同的时钟信号，并输入到采样时钟电路。

上述技术方案的有益效果是：便于通过进行电路的线路连接，便于进行串行通信，有效降低通信功耗。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，所述预设数目个时钟采样电路的时钟频率与发送所述串行输入数据的发送时钟同频；

且所述预设数目为6，且每个时钟采样电路的时钟相位差为60°。

上述技术方案的有益效果是：通过确定相位差，是为了更好的确定最优采样电路，降低通信功耗。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，所述对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据的步骤包括：

建立与采样时钟数据相关的时序图；

对所述时序图进行裕量标注，并获取标注的裕量结果；

对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

上述建立时序图，是为了将采样时钟数据的时钟信号进行建立，且为了获取建立裕量和保持裕量，通过对其进行标注，获得标注的裕量结果。

预设比较处理，是为了选出在时序图上裕量最大的时钟。

上述技术方案的有益效果是：通过建立时序图，便于直观的对裕量结果进行标注，为后续进行预设比较处理，节省时间。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，所述选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路的步骤包括：

对每个时钟采样电路进行第一标记，同时对与所述时钟采样电路一一对应的采样时钟数据进行第二标记，并建立标记检索表；

当选择出最优时钟数据时，获取对应的第二标记，并在建立的所述标记检索表中，获取与所述第二标记对应的第一标记的时钟采样电路；

此时，获取的时钟采样电路即为最优采样电路。

例如：对时钟采样电路的第一标记分别为：a1、a2、a3、a4、a5和a6；

对应的对采样时钟数据的第二标记分别为：a11、a22、a33、a44、a55和a66；且a1与a11一一对应，以此类推。

上述技术方案的有益效果是：通过进行第一标记和第一标记，便于建立一一对应的检索表，通过根据第二标记，为确定第一标记对应的时钟采样电路，提供方便。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出之后，还包括：

对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理；

获取区域块切割处理后的子区域中的区域数据，并对所述区域数据进行预处理，确定预处理后的所述区域数据中是否存在待检验数据；

若存在，按照标准数据验证库，判断所述待检验数据是否错误，若是，进行报警警示，同时，对所述待检验数据进行纠正处理，并存储；

否则，直接将所述区域数据进行存储。

如图3所示，例如：串行输入数据为c，区域块切割处理之后获得子区域，c1、c2和c3，其中，每个子区域中存在的数据即为区域数据；

对区域数据进行预处理，是为了对区域数据进行空白数据的删除，为后续操作，提供便利，提高处理效率；

上述待验证数据是区域数据中，除去空白数据之后的其中一部分；

当待验证数据中存在错误数据时，对其错误数据进行纠正，如：待验证数据为11011111时，其中错误数据为0，应该错误数据0纠正为1，得到11111111；

上述报警警示，即为待验证数据中存在错误数据的报警警示。

上述技术方案的有益效果是：通过对输出的数据进行区域切割，便于对输出的数据进行区域精细处理，通过对每个区域数据中存在的待验证数据进行判断，是为了便于及时对其进行纠正，提高其的准确性，通过进行存储，便于将数据进行保留，避免数据丢失。

本发明实施例提供一种lvds高速串行通信时钟同步实现方法，对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理时，还包括：

对切割处理后的每个子区域的区域边界进行监测，并根据监测结果，确定所述区域边界上是否存在被切割数据；

若存在，确定所述被切割数据的切割字符是否完整，若是，确定所述切割字符对应的切割字节是否完整，若是，确定所述被切割数据切割完整；

若确定的所述切割字符不完整，则将不完整的切割字符，基于区域边界，规划到与之切割字符相应的一侧，获得一个完整切割字符；

同时，当完整切割字符对应的切割字节不完整时，基于区域边界，将不完整的切割字节的完整切割字符，规划到与之切割字节相应的一侧，获得一个完整切割字节；

当所有切割字节都切割完整时，获得合格的区域数据，并继续执行后续操作。

如果存在字符1，且在切割时，将字符1进行分割，此时，需要将分割的字符1进行规划处理，得到一个完整的字符1，便于确保字符的完整性；

如果存在字节100，当获得一个完整字符1后，如果其的区域边界是在1与00之间，则将1规划到00一边，得到一个完整的字节100，便于确定字节的完整性。

上述继续执行后续操作，即为进行预处理、错误纠正、存储等操作。

上述技术方案的有益效果是：对分割处理后的区域边界的字符、字节进行完整性判断和不完整字符和字节的规划，便于获取完整的字节，使得其对数据处理时，其数据处理的高效性，同时，提高字节完整的可靠性。

本发明实施例提供一种lvds高速串行通信时钟同步实现系统，如图4所示，包括：

采样模块，用于基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

处理模块，用于基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

选择模块，用于基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出。

上述技术方案的有益效果是：用以通过纯数字电路进行串行通信，不仅对工艺没有要求，而且其整体的设计逻辑小，可降低通信功耗和使用面积。

本发明实施例提供一种lvds高速串行通信时钟同步实现系统，如图5所示，所述处理模块包括：

建立单元，用于建立与采样时钟数据相关的时序图；

标注单元，用于对所述时序图进行裕量标注，并获取标注的裕量结果；

确定单元，用于对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

上述技术方案的有益效果是：通过建立时序图，便于直观的对裕量结果进行标注，为后续进行预设比较处理，节省时间。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种lvds高速串行通信时钟同步实现方法，其特征在于，包括：预设数目个时钟采样电路、时钟选择控制电路和数据输出选择电路，其中：

基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出；

所述预设数目个时钟采样电路的时钟频率与发送所述串行输入数据的发送时钟同频；

且所述预设数目为6，且每个时钟采样电路的时钟相位差为60°；

所述对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据的步骤包括：

建立与采样时钟数据相关的时序图；

对所述时序图进行裕量标注，并获取标注的裕量结果；

对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

2.如权利要求1所述的方法，其特征在于，

所述预设数目个时钟采样电路分别与所述时钟选择控制电路和数据输出选择电路连接；

且所述时钟选择控制电路还与所述数据输出选择电路连接。

3.如权利要求1所述的方法，其特征在于，所述选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路的步骤包括：

对每个时钟采样电路进行第一标记，同时对与所述时钟采样电路一一对应的采样时钟数据进行第二标记，并建立标记检索表；

当选择出最优时钟数据时，获取对应的第二标记，并在建立的所述标记检索表中，获取与所述第二标记对应的第一标记的时钟采样电路；

此时，获取的时钟采样电路即为最优采样电路。

4.如权利要求1所述的方法，其特征在于，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出之后，还包括：

对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理；

获取区域块切割处理后的子区域中的区域数据，并对所述区域数据进行预处理，确定预处理后的所述区域数据中是否存在待检验数据；

若存在，按照标准数据验证库，判断所述待检验数据是否错误，若是，进行报警警示，同时，对所述待检验数据进行纠正处理，并存储；

否则，直接将所述区域数据进行存储。

5.如权利要求4所述的方法，其特征在于，对选择的与最优时钟采样电路相关的串行输入数据进行区域块切割处理时，还包括：

对切割处理后的每个子区域的区域边界进行监测，并根据监测结果，确定所述区域边界上是否存在被切割数据；

若存在，确定所述被切割数据的切割字符是否完整，若是，确定所述切割字符对应的切割字节是否完整，若是，确定所述被切割数据切割完整；

若确定的所述切割字符不完整，则将不完整的切割字符，基于区域边界，规划到与之切割字符相应的一侧，获得一个完整切割字符；

同时，当完整切割字符对应的切割字节不完整时，基于区域边界，将不完整的切割字节的完整切割字符，规划到与之切割字节相应的一侧，获得一个完整切割字节；

当所有切割字节都切割完整时，获得合格的区域数据，并继续执行后续操作。

6.一种lvds高速串行通信时钟同步实现系统，其特征在于，包括：

采样模块，用于基于预设数目个时钟采样电路，分别对数据同步头的串行输入数据进行采样，并获得预设数目个采样时钟数据和预设数目个串行输入数据；

处理模块，用于基于时钟选择控制电路，对获得的预设数目个采样时钟数据进行预设比较处理，选择最优时钟数据，并根据最优时钟数据，确定最优时钟采样电路；

选择模块，用于基于数据输出选择电路和所述时钟选择控制电路确定的最优时钟采样电路，从预设数目个串行输入数据中选择与最优时钟采样电路相关的串行输入数据进行数据输出；

所述预设数目个时钟采样电路的时钟频率与发送所述串行输入数据的发送时钟同频；

且所述预设数目为6，且每个时钟采样电路的时钟相位差为60°；

所述处理模块包括：

建立单元，用于建立与采样时钟数据相关的时序图；

标注单元，用于对所述时序图进行裕量标注，并获取标注的裕量结果；

确定单元，用于对获取的所有裕量结果进行预设比较处理，确定最大裕量结果，并将所述最大裕量结果对应的时钟数据，作为最优时钟数据。

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