CN104901657A - 一种全数字去抖动电路及方法 - Google Patents

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韩雁
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Abstract

本发明公开了一种全数字去抖动电路及方法。该去抖动电路包括沿检测电路、数字削波电路和采样电路。沿检测电路由两个D触发器和一个同或门组成，用于检测输入的含抖动的方波信号的上升沿和下降沿；数字削波电路由带有异步复位端的计数器和D触发器组成，用于对信号进行削波处理；采样电路由两个D触发器组成，用于对信号的采样，最终输出为干净的方波信号。与现有的数字削波等去抖动方法相比，本发明提出的去抖动方法在有效去除抖动的同时，降低了数字削波引入的延迟，保证了方波信号的占空比，特别适用于晶闸管移相触发控制等对相位要求比较严格的应用领域。

Description

一种全数字去抖动电路及方法
技术领域
本发明涉及一种集成电路技术，尤其涉及一种能得到低延时、可靠方波的全数字去抖动电路。
背景技术
在任何电路设计中，信号的正确性都是非常重要的，当信号中存在抖动时，往往造成电路的误触发，从而导致整个电路系统的运行错误。方波信号广泛应用于集成电路领域中，由于实际环境中存在的噪声、干扰等，使进入电路的方波信号的上升下降沿附近存在抖动，如按键信号、比较器的输出等，如图1所示输入信号带有噪声，经过过零比较器后，输出方波的上升沿和下降沿附近有较为密集的脉冲抖动，这些脉冲信号会造成下一级电路的误动作。因此，如何消除这些抖动至关重要。
已有较常用的去抖动方法是对方波信号上升下降沿附近的抖动进行数字削波处理，数字削波方法具体的处理流程如下：输入为低电平时，用于延时的计数器复位，当输入信号跳变为高电平时，启动计数器开始计数，当计数达到设定的上限值时，输出跳变为高电平，在计数的过程中，如果输入信号跳变为低电平，输出也立即跳变为低电平。
这个过程很容易通过带异步复位端的计数器以及带异步复位端的D触发器来实现，具体实现原理图如图2所示。当输入V IN为低电平时，由于输入连接到了计数器和D触发器的复位端，因而计数器和D触发器均复位，计数器的进位输出端C以及D触发器的Q端输出为0。当V IN跳变为高电平时，计数器启动计数，如果V IN保持为高电平，当计数达到上限值M时，进位输出端C产生下降沿进位脉冲，由于下降沿触发的D触发器的D输入端直接连接到高电平，因而输出立即跳变为高电平，如果计数过程中，V IN跳变为低电平，则计数器和D触发器进入复位状态，输出立即跳变为低电平。该电路对含噪声输入波形的响应如图3所示。由图可知，输入信号在上升沿开始被削掉t d，如果输入信号的正向抖动脉宽小于t d，则直接被削波过滤。假设时钟CLK的周期为T，则td约等于MT，因此通过设置计数器的时钟频率以及计数的上限值可以控制削波时间t d。削波时间t d的设计需要根据干扰脉冲宽度来设定，如果削波时间t d设计得不合理，则干扰脉冲不能被充分滤除。
显然，削波时间t d会导致输出信号的上升沿相对输入产生一段延时t d，t d受计数器计数上限M以及时钟周期T决定，其中M为常量，因而时钟周期T的精度决定了延时t d的可控性，如果时钟CLK采用片外晶振产生，则t d受PVT的影响可以忽略。需要注意的是，由于CLK和V IN并不同步，时钟的频率的高低也会对延时t d的精度产生影响。
该方案的主要问题在于，处理后的信号仅在上升沿延迟t d，下降沿相对原信号没有延迟，处理后的信号占空比不再为输入方波信号的占空比，虽然可以通过对上升沿和下降沿均进行削波处理来改善这一问题，但仍不能解决延时所带来的相位延迟问题，这些缺陷限制了该应用在对相位要求严格的领域，如晶闸管移相触发控制中的使用。
发明内容
针对现有去抖动方法存在的处理后的方波信号相对原信号占空比发生改变，并存在相位延迟的问题，本发明提供了一种全数字去抖动电路及方法，为了实现本发明的目的，采用以下的技术方案来实现：
沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检测输入信号的上升沿和下降沿；
数字削波电路，利用计数对信号延时，即进行削波处理；
采样电路，用于信号采样，得到干净无抖动的方波信号。
所述的沿检测电路由2个D触发器D1、D2和一个同或门实现。D触发器D1、D2为上升沿触发的D触发器。D1、D2的时钟端均连接输入的高频时钟信号CLK，D1的D端为输入的含抖动的方波信号V IN，D1的Q端连接D2的D端，D1的Q端和D2的Q端作为所述同或门的输入。
所述的数字削波电路由带有异步复位端的模M计数器和上升沿触发的D触发器D3组成。所述计数器和触发器的复位端连接所述沿检测电路同或门的输出，所述计数器的时钟端连接高频时钟信号CLK；所述D触发器D3的时钟端连接模M计数器的输出，D端连接高电平。所述计数器的模M用来控制数字削波的时间，可根据实际情况进行配置。
所述的采样电路由D触发器D4和D5组成。所述D触发器D4为上升沿触发的D触发器，所述的D触发器D5为下降沿触发的D触发器。D4和D5的时钟端均连接所述D触发器D3的Q端，D4的D端连接输入含抖动的方波信号V IN，D5的D端连接D4的Q端，D5的反相输出端                                                为所述全数字去抖动电路的输出，即干净无抖动的方波信号。
一种全数字去抖动方法，
1）通过沿检测电路同时检测方波信号V IN的上升沿和下降沿，在信号沿输出负的窄脉冲信号V 1；如果方波信号没有干扰，信号V 1仅在V IN上升沿和下降沿附近产生一个窄脉冲信号；如果方波信号存在干扰，则在V IN的上升沿和下降沿会有较为密集的窄脉冲信号；
2）对负的窄脉冲信号进行t d时间削波处理，得到方波信号V 2，经过削波处理以后，多余的窄脉冲干扰已经被过滤，方波信号V 2为干净的无干扰波形；
3）用方波信号V 2的上升沿对方波信号V IN采样，得到信号V 3；由于V 2的上升沿相对比较器输入信号的零点已经延后了t d，此时，方波信号V IN已经稳定，因而得到稳定的相对输入延时t d的无抖动方波信号；
4）用V 2的下降沿对V 3进行采样，并对采样的信号反相，得到上升沿和下降沿干净无抖动的同步信号V OUT。
所述的削波时间t d由时钟CLK的频率和模M计数器的模M决定，当t d设计为同步输入信号周期的1/4左右时，基本可以滤除输入信号的干扰；同时，在输入信号V IN没有受到干扰时，如果时钟CLK的频率足够高，则V OUT相对V IN基本没有延迟。
所述的一种全数字去抖动方法，保证了输出方波信号相对原方波信号占空比保持不变。
本发明的有益效果：与现有的数字削波等去抖动方法相比，本发明提出的去抖动方法在有效去除抖动的同时，降低了数字削波引入的延迟，保证了方波信号的占空比，特别适用于晶闸管移相触发控制等对相位要求比较严格的应用领域。
附图说明
图1为过零比较器对含噪声输入响应波形；
图2为传统数字削波电路实现；
图3为传统数字削波电路对含抖动方波的响应波形；
图4为本发明实施例中全数字去抖动的具体电路原理图；
图5为本发明实施例中全数字去抖动方法节点波形示意图。
具体实施方式
下面结合附图和具体实施方式对本发明全数字去抖动电路和方法作进一步详细描述，但是所做示例不作为对本发明的限制。
一种全数字去抖动方法的实现电路，包括：
沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检测输入信号的上升沿和下降沿；
数字削波电路，利用计数对信号延时，即进行削波处理；
采样电路，用于信号采样，得到干净无抖动的方波信号。
为便于理解本发明的全数字去抖动电路，图4给出了本发明去抖动电路的具体原理图。输入V IN为带有抖动的方波信号，CLK为高频时钟信号，工作过程简述如下：
触发器D1和D2的采样时钟CLK为高频时钟信号，利用D1和D2对输入含抖动的方波信号V IN进行两级采样，第一级和第二级的采样结果进入同或门，得到同或门的输出V 1。在V IN稳定期间，两级D触发器的采样结果相同，V 1输出高电平信号；在V IN上升下降沿附近，如果V IN是干净的方波信号，那么V 1只输出一个负脉冲，而如果V IN是含抖动的方波信号，那么V 1输出密集的负脉冲。
输出V 1作为削波电路的复位信号。在V 1为高电平期间，计数器启动计数，当计数器计数到上限值，进位输出端产生下降沿进位脉冲，由于下降沿触发的D触发器D3的D输入端直接连接到高电平，因而输出V 2立即跳变为高电平，计数器开始下一轮计数，V 2维持高电平。如果在计数过程中，V 1跳变为低电平，则计数器和D触发器进入复位状态，输出V 2立即跳变为低电平，直至V 1的负脉冲消失，计数器重新启动计数并最终将输出V 2拉为高电平。
采样电路对V IN进行两级采样，首先将V 2作为采样D触发器D4的采样时钟对V IN进行采样，得到不含抖动的信号V 3，并将V 2的反相作为采样D触发器D5的采样时钟对V 3进行第二级采样，最终得到干净无抖动的同步信号V OUT。
图5给出了本发明全数字去抖动方法的节点波形示意图，根据该示意图可以得到本发明全数字去抖动方法流程：
1）通过沿检测电路同时检测方波信号V IN的上升沿和下降沿，在信号沿输出负的窄脉冲信号V 1。如果方波信号没有干扰，信号V 1仅在V IN上升沿和下降沿附近产生一个窄脉冲信号；如果方波信号存在干扰，则在V IN的上升沿和下降沿会有较为密集的窄脉冲信号。
2）对负的窄脉冲信号进行t d时间削波处理，得到方波信号V 2，经过削波处理以后，多余的窄脉冲干扰已经被过滤，方波信号V 2为干净的无干扰波形。
3）用方波信号V 2的上升沿对方波信号V IN采样，得到信号V 3。由于V 2的上升沿相对比较器输入信号的零点已经延后了t d，此时，方波信号V IN已经稳定，因而得到稳定的相对输入延时t d的无抖动方波信号。
4）用V 2的下降沿对V 3进行采样，并对采样的信号反相，得到上升沿和下降沿干净无抖动的同步信号V OUT。
削波时间t d由时钟CLK的频率和模M计数器的模M决定。当t d设计为同步输入信号周期的1/4左右时，基本可以滤除输入信号的干扰。同时，在输入信号V IN没有受到干扰时，如果时钟CLK的频率足够高，则V OUT相对V IN基本没有延迟。并且保证了输出方波信号稳定的占空比。
该去抖动方法将方波信号上升沿和下降沿处的抖动同时滤除，得到干净方波，消除了传统数字削波方法引入的较大延迟，并不改变输入方波信号的占空比。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种全数字去抖动电路，其特征在于，包括：
沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检测输入信号的上升沿和下降沿；
数字削波电路，利用计数对信号延时，即进行削波处理；
采样电路，用于信号采样，得到干净无抖动的方波信号。
2.如权利要求1所述的全数字去抖动电路，其特征在于，所述的沿检测电路由2个D触发器D1、D2和一个同或门实现。
3.如权利要求2所述的全数字去抖动电路，其特征在于，所述的D触发器D1、D2为上升沿触发的D触发器。
4.如权利要求2所述的全数字去抖动电路，其特征在于，所述的D触发器D1、D2的时钟端均连接输入的高频时钟信号CLK，D1的D端为输入的含抖动的方波信号V IN，D1的Q端连接D2的D端，D1的Q端和D2的Q端作为所述同或门的输入。
5.如权利要求1所述的全数字去抖动电路，其特征在于，所述的数字削波电路由带有异步复位端的模M计数器和上升沿触发的D触发器D3组成，所述计数器和触发器的复位端连接所述沿检测电路同或门的输出，所述计数器的时钟端连接高频时钟信号CLK；所述D触发器D3的时钟端连接模M计数器的输出，D端连接高电平；所述计数器的模M用来控制数字削波的时间，可根据实际情况进行配置。
6.如权利要求1所述的全数字去抖动电路，其特征在于，所述的采样电路由D触发器D4和D5组成，所述D触发器D4为上升沿触发的D触发器，所述的D触发器D5为下降沿触发的D触发器，D4和D5的时钟端均连接所述D触发器D3的Q端，D4的D端连接输入含抖动的方波信号V IN，D5的D端连接D4的Q端，D5的反相输出端                                                为所述全数字去抖动电路的输出，即干净无抖动的方波信号。
7.一种全数字去抖动方法，其特征在于：
1）通过沿检测电路同时检测方波信号V IN的上升沿和下降沿，在信号沿输出负的窄脉冲信号V 1；如果方波信号没有干扰，信号V 1仅在V IN上升沿和下降沿附近产生一个窄脉冲信号；如果方波信号存在干扰，则在V IN的上升沿和下降沿会有较为密集的窄脉冲信号；
2）对负的窄脉冲信号进行t d时间削波处理，得到方波信号V 2，经过削波处理以后，多余的窄脉冲干扰已经被过滤，方波信号V 2为干净的无干扰波形；
3）用方波信号V 2的上升沿对方波信号V IN采样，得到信号V 3；由于V 2的上升沿相对比较器输入信号的零点已经延后了t d，此时，方波信号V IN已经稳定，因而得到稳定的相对输入延时t d的无抖动方波信号；
4）用V 2的下降沿对V 3进行采样，并对采样的信号反相，得到上升沿和下降沿干净无抖动的同步信号V OUT。
8.根据权利要求7所述的一种全数字去抖动方法，其特征在于：所述的削波时间t d由时钟CLK的频率和模M计数器的模M决定，当t d设计为同步输入信号周期的1/4左右时，基本可以滤除输入信号的干扰；同时，在输入信号V IN没有受到干扰时，如果时钟CLK的频率足够高，则V OUT相对V IN基本没有延迟。
9.根据权利要求7所述的一种全数字去抖动方法，其特征在于：保证了输出方波信号相对原方波信号占空比保持不变。
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