CN110166045B - 一种提取信号变化沿的快照电路 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种提取信号变化沿的快照电路。本发明包括：使能与时钟控制电路和快照输出电路；使能与时钟控制电路用于产生控制快照输出电路工作的信号，包括使能、复位与时钟信号；快照输出电路用于在使能与时钟控制电路控制下，在使能窗口信号有效区间内，被提取时钟变化沿到来后，产生一个变化沿信号；之后被适当复位，准备输出下一个变化沿信号，其输出为快照信号变化沿，反映被提取信号的相位信息。本发明处理高频率的被提取信号，输出信号频率接近参考时钟信号，从而降低相位信息处理电路工作频率，减少相位信息处理电路的功耗与设计难度。

Description

一种提取信号变化沿的快照电路

技术领域

本发明属于集成电路技术领域，具体涉及一种提取信号变化沿的快照电路。

背景技术

时钟产生电路广泛应用于各种电路系统中。为了获取所需的频率和噪声性能的时钟，一般使用锁相环（Phase-Locked Loop, PLL），倍频延迟锁定环（Multiplying Delay-Locked Loop, MDLL）等闭环系统为核心的时钟产生电路。闭环系统需要检测输出信号与参考时钟信号之间的误差，进而调整输出，使得误差逐渐趋近于零。在开环系统中，如注入锁定时钟倍频器（Injection-Locked Clock Multiplier, ILCM），也需要负反馈环路将振荡器的频率调整至目标频率。在现有技术中，模拟系统通常使用鉴频鉴相器（PhaseFrequency Detector， PFD）或亚采样鉴相器（Sub-Sampling Phase Detector, SSPD）检测输出信号与输入参考时钟信号的误差，而数字系统中通常使用时间数字转换器（Time-to-Digital Converter, TDC）检测输出信号与输入参考时钟信号的时间误差。若闭环系统中使用了鉴频鉴相器或时间数字转换器和分频器，误差检测电路输出信号的输入参考时钟信号频率一致，但系统带内噪声较大；若闭环系统中使用了亚采样鉴频器或时间数字转换器，直接比较系统输出信号与输入参考时钟信号，则误差检测电路需要处理高频率的系统输出信号，通常高达数吉赫兹以上，设计难度较高。已有的快照电路设计只能在参考时钟信号的上升沿之后提取信号变化沿，上述情况中，误差检测电路每个输入参考时钟信号周期内，进行一次检测，系统进行一次调整。

为了优化系统噪声性能，降低误差检测电路的设计难度，提高系统工作效率，相关领域技术人员希望采用直接比较系统输出信号与输入参考时钟信号，同时保持误差检测电路处理的信号均为低频率的信号，并且能够在一个输入参考时钟信号周期内获得更多的系统输出信号的相位误差信息，更多的相位误差信息还可以被应用于系统后台数字校正中。

发明内容

本发明的目的在于提供一种相位信息获取效率高的提取信号变化沿的快照电路。

本发明提供的提取信号变化沿的快照电路，是将被提取信号的相位信息信号，转换到更低的频率，使误差比较电路（如鉴频鉴相器或时间数字转换器等）直接比较获得、处理被提取信号与输入参考时钟信号误差信息。同时，在一个输入参考时钟信号的一个周期内，由上升沿或下降沿触发工作，获得两次相位信息，因此提高了相位信息获取的效率。

本发明提供的提取信号变化沿的快照电路，包括：使能与时钟控制电路，快照输出电路；其中，所述使能与时钟控制电路用于产生控制快照输出电路工作的信号，包括使能、复位与时钟信号；所述快照输出电路，用于在使能与时钟控制电路控制下，在使能窗口信号有效区间内，被提取时钟变化沿到来后，产生一个变化沿信号；之后被适当复位，准备输出下一个变化沿信号，其输出为快照信号变化沿，其反映被提取信号的相位信息。

本发明提供的提取信号变化沿的快照电路，沿用输出信号的变化沿表示被提取信号的变化沿，被表示的被提取信号的变化沿在参考时钟信号的变化沿之后，参考时钟信号的变化沿包括上升沿或下降沿。

本发明中，参考时钟信号变化沿形式选择有：（1）只有上升沿有效；（2）只有下降沿有效；（3）上升沿与下降沿均有效。如此灵活地选择工作模式，满足不同系统需求，在低功耗场景下减少有效的工作次数，在高性能场景下则可以每参考时钟周期工作两次，获取更多相位信息。

在不同的实施例中，快照输出信号有多种表示被提取信号变化沿的形式，可以用上升沿或下降沿表示，取决于系统需求。具体如：

（1）用输出信号的上升沿表示被提取信号的变化沿；

（2）用输出信号的下降沿表示被提取信号的变化沿。

提取被提取信号的上升沿或是下降沿，可以设计不同具体的快照输出电路实现。

本发明中，输入信号包括：

参考时钟信号，作为提供本电路的参考变化沿，包括上升沿或下降沿；

被提取时钟信号，用于被提取变化沿的对象，其变化沿，包括上升沿或下降沿，被本电路的输出的变化沿表示；

复位信号，用于复位内部电路，使内部寄存器复位至初始状态，并使输出为默认静止状态；

本发明中，输入信号还包括：

参考时钟变化沿选择信号，用于选择电路提取变化沿的工作开始于参考时钟信号的上升沿或下降沿。

本发明中，所述的使能与时钟控制电路，包括：使能信号产生电路，用于在参考时钟变化沿到来后产生有效的使能信号；使能窗口信号产生电路，用于根据使能信号产生一个在一定时间宽度有效的使能窗口信号；触发时钟信号产生电路，用于在使能窗口信号有效的时间内，基于被提取信号产生一个时钟信号。

本发明中，所述使能信号产生电路，在参考时钟变化沿的触发下，其输出使能信号从定义为无效的状态，变化为有效的状态。

一种可能的实施例中，所述使能信号产生电路由D触发器实现，其数据输入端口连接参考信号；若需要提取被提取信号的上升沿，时钟输入端口连接被提取信号的反相信号，若需要提取被提取信号的下降沿，时钟输入端口连接被提取信号的正相信号，输出作为使能信号，正相输出端口对应正相使能信号，反相输出端口对应反相使能信号。

本发明中，所述使能窗口信号产生电路，在使能信号后，输出使能窗口信号从定义为无效的状态，变化为有效的状态，一段时间后，从定义为有效的状态，变化为无效的状态，即输出一个具有一定时间宽的有效的信号。

其中，输出的使能窗口信号的有效时间宽度，通过不同的延时电路实现，如缓冲器延时电路，或计数器电路等等，该时间宽度设计为可编程控制，由输入控制字控制。

此外，使能窗口信号产生电路还输出一个时钟信号，该时钟信号在输出的使能窗口信号从定义为有效的状态，变化为无效的状态时，输出一个变化沿，并在一定时间后被复位，该时钟信号同时标识本次提取快照输出完成。

一种可能的实施例中，所述使能窗口信号产生电路由两个D触发器，一个逻辑运算单元和两个延时电路实现：

第一个D触发器数据输入端口连接固定电平信号，时钟输入端口连接正相使能信号，复位端口连接正相使能信号的延时电路的输出，输出作为正相使能窗口信号；

第二个D触发器数据输入端口连接固定电平信号，时钟输入端口连接反相使能信号，复位端口连接反相使能信号的延时电路的输出，输出作为反相使能窗口信号；

逻辑运算单元用于根据参考时钟变换沿选择信号，输出使能窗口信号：

（1）如选择参考时钟上升沿，则输出正相使能窗口信号；

（2）如选择参考时钟的下降沿，则输出反相使能窗口信号；

（3）如选择参考时钟的上升沿和下降沿，则输出包含正相使能窗口信号与反相使能窗口信号有效区间的信号；

两个延时电路输入分别为正相使能信号，反相使能信号，输出与输入延时的大小将决定使能信号的宽度。

本发明中，所述触发时钟信号产生电路，在使能窗口信号有效时，输出变化的时钟，输出的触发时钟信号由被提取信号生成，反映被提取信号的相位信息。

本发明中，通过使能窗口信号由被提取信号的逻辑运算产生输出，包括是但不限于与运算或非运算等。

本发明中，所述快照输出电路，由触发时钟的变化沿触发，包括上升沿或下降沿，输出一个变化沿，包括是上升沿或下降沿，并由适当的控制信号复位，准备输出下一次变化沿，该复位信号只需在输出变化沿之后有效即可。

在一个可能的实施例中，所述快照输出电路由一个D触发器实现，其数据输入端口连接固定电平信号，若以输出快照信号的上升沿表示被提取信号的变换沿，则连接固定高电平，若以输出快照信号的下降沿表示被提取信号的变化沿，时钟输入端口连接触发时钟信号，复位端口连接反相使能窗口信号，输出作为快照输出信号。

本发明处理高频率的被提取信号，输出信号频率接近参考时钟信号，从而降低相位信息处理电路工作频率，减少相位信息处理电路的功耗与设计难度。

附图说明

图1为本发明实施例的顶层结构框图。

图2为本发明实施例的具体功能框图。

图3为本发明实施例提供的一种提取信号变换沿快照电路的波形图。

图4为本发明实施例提供的一种使能信号产生电路的电路图。

图5为本发明实施例提供的一种使能窗口信号产生电路的电路图。

图6为本发明实施例提供的一种用于使能窗口信号产生电路的计数器延时电路的电路图。

图7为本发明实施例提供的一种用于使能窗口信号产生电路的逻辑运算单元的电路图。

图8为本发明实施例提供的一种用于触发时钟产生电路的电路图。

图9为本发明实施例提供的一种用于快照输出电路的电路图。

图10为本发明实施例提供的一种应用了提取信号变化沿的快照电路的全数字锁相环结构框图。

图中标号：100为使能与时钟控制电路，200为快照输出电路；110为使能信号产生电路，120为使能窗口产生电路，130为触发时钟产生电路；121为计数器延时电路，122为逻辑运算单元。

具体实施方式

时钟产生电路通常基于锁相环，倍频延迟锁定环等闭环系统，或采用开环系统，如注入锁定时钟倍频器为基础。闭环系统需要检测输出信号与参考时钟信号之间的误差，进而调整输出，使得误差逐渐趋近于零，开环系统也需要负反馈环路将振荡器的频率调整至目标频率。针对时钟产生电路中，需要检测输出信号与参考时钟信号之间误差的需求，本发明提出了一种提取信号变化沿的快照电路，由输入参考时钟信号变化沿触发，被提取信号变化沿到来后，输出产生一个变化沿。这样，将被提取信号的相位信息的信号，转换到更低的频率，实现鉴频鉴相器或时间数字转换器等误差比较电路直接比较获得处理被提取信号与输入参考时钟信号误差信息。同时，本发明在一个输入参考时钟信号的一个周期内，由上升沿或下降沿触发工作，获得两次相位信息，因此提高了相位信息获取的效率。

在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。

提取信号变化沿的快照电路，在应用中主要用于在低频参考时钟信号的变化沿处，提取高频信号的特定变化沿，实现被提取信号的相位信息从高频转化到与参考时钟信号频率相当的低频处，降低相位信息处理电路的工作频率，从而降低电路的设计难度和功耗。

图1是实施例的顶层结构框图，主要包括单元100使能与时钟控制电路和单元200所示的快照输出电路。其中单元100的使能与时钟控制电路，接收输入参考时钟信号和被提取信号，产生单元200快照输出电路工作所需要的使能窗口信号和出发时钟信号，从而令其产生代表被提取信号相位信息的输出快照信号。

图2是实施例提供的一种具体功能框图，其中单元100使能与时钟控制电路由单元110使能信号产生电路，单元120使能窗口信号产生电路和单元130触发时钟产生电路组成。单元110使能信号产生电路根据输入参考时钟信号和被提取信号产生使能信号，单元120使能串口信号产生电路根据使能信号有效，产生具有一定时间宽度有效窗口的使能窗口信号，单元130触发时钟产生电路在使能窗口信号的有效窗口内，基于被提取信号产生触发时钟，触发单元200快照输出电路输出变化沿。

所述信号之间的波形图如图3所示。使能信号高电平有效，包括正相使能信号和反相使能信号，二者互为反相关系。以正相使能信号说明其产生方式，参考时钟信号的变化沿到来后，包括上升沿或下降沿，被提取信号的下降沿处，正相使能信号从低电平变化到高电平。使能窗口信号高电平有效，在使能信号的变化沿由低电平变化到高电平，延时一定时间后，由高电平变化到低电平，延时的长短由电路具体实现形式决定。触发时间信号为使能窗口信号有效时间内的被提取信号部分。输出快照信号在触发时钟的每个有效使能窗口内第一个上升沿处由低电平变化为高电平，代表被提取信号在使能窗口信号内的第一个上升沿。

图3所示的波形图仅为一种在参考时钟信号的，包括上升沿或下降沿后，提取被提取信号第一个上升沿的示例。通过不同的电路实现形式，还可以实现仅在参考时钟信号上升沿或下降沿提取被提取信号的变换沿，包括上升沿或下降沿。

图4是实施例提供的一种使能信号产生电路，D触发器的时钟输入端口为被提取信号的反相信号，数据输入端口为参考时钟信号，这样，D触发器实现在被提取信号的下降沿对参考时钟信号采样，输出必在被提取信号的下降沿后才发生变化，得到正相使能信号和反相使能信号。

图5是实施例提供的一种使能窗口信号产生电路，由两个D触发器，一个单元122逻辑运算单元和两个单元121计数器延时电路实现，其中：

第一个D触发器数据输入端口连接固定电平信号，时钟输入端口连接正相使能信号，反相复位端口连接正相使能信号的延时电路的输出，输出作为正相使能窗口信号；

第二个D触发器数据输入端口连接固定电平信号，时钟输入端口连接反相使能信号，反相复位端口连接反相使能信号的延时电路的输出，输出作为反相使能窗口信号。

实施例给出两个单元121计数器延时电路的一种实现，如图6所示，输入分别为正相使能信号，反相使能信号，计数时钟为被提取信号，在使能信号有效，延时若干个被提取信号周期，输出为延时后的使能信号，该信号也可输出用作使能信号窗口结束的标识信号。

实施例给出单元122逻辑运算单元的一种实现，如图7所示，的用于根据参考时钟变换沿选择信号，输出使能窗口信号：

（1）如选择参考时钟上升沿，则输出正相使能窗口信号；

（2）如选择参考时钟的下降沿，则输出反相使能窗口信号；

（3）如选择参考时钟的上升沿和下降沿，则输出包含正相使能窗口信号与反相使能窗口信号有效区间的信号。

图8是实施例提供的一种触发时钟产生电路，输出为使能窗口信号与被提取信号的与逻辑运算结果，即使能窗口信号有效时的被提取信号。

图9是实施例提供的一种快照电路，由一个D触发器实现，数据输入端口连接固定电平信号，如高电平，时钟输入端口连接触发时钟信号，反相复位端口连接使能窗口信号的延时电路的输出，输出在触发时钟的每个有效使能窗口内第一个上升沿处由低电平变化为高电平，代表被提取信号在使能窗口信号内的第一个上升沿。

图10是实施例提供的一种应用了提取信号变化沿的快照电路的全数字锁相环。快照电路提取参考时钟附近的输出信号的上升沿，时间数字转换器比较快照电路输出与参考时钟信号的相位误差信号，与频率锁定环的频率误差信号相加后，通过环路滤波器，控制数控振荡器，以此实现输出信号的误差趋于零，获得所需的频率和噪声特性的输出信号。该实例中，快照电路输出频率与参考时钟信号一致，因此时间数字转换器只需要工作在参考时钟信号的低频率，而无需直接处理高频率全数字锁相环输出信号，设计难度较低，能效更高。全数字反馈环路中不需要分频器，为亚采样工作，因此可以取得更高的噪声性能。

以上通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

Claims (14)

1.一种提取信号变化沿的快照电路，其特征在于，包括：

使能与时钟控制电路，用于产生控制快照输出电路工作的信号，所述信号包括使能、复位与时钟信号；

快照输出电路，用于在使能与时钟控制电路控制下，于被提取时钟变化沿到来后，产生一个变化沿信号；之后被复位，准备输出下一个变化沿信号，其输出为快照信号变化沿，反映被提取信号的相位信息；

其中，用输出信号的变化沿表示被提取信号的变化沿，被表示的被提取信号的变化沿在参考时钟信号的变化沿之后，参考时钟信号的变化沿包括上升沿或下降沿；

有效的参考时钟信号变化沿选择形式有：

（1）只有上升沿有效，参考时钟上升沿之后，被提取信号的变化沿到来，输出一个变化沿，表示被提取信号的变化沿；

（2）只有下降沿有效，参考时钟下降沿之后，被提取信号的变化沿到来，输出一个变化沿，表示被提取信号的变化沿；

（3）上升沿与下降沿均有效，参考时钟上升沿或下降沿之后，被提取信号的变化沿到来，输出一个变化沿，表示被提取信号的变化沿。

2.根据权利要求1所述的快照电路，其特征在于，被提取信号的变化沿，由被输出信号的变化沿表示，包括：

（1）用输出信号的上升沿表示被提取信号的变化沿；

（2）用输出信号的下降沿表示被提取信号的变化沿。

3.根据权利要求1所述的快照电路，其特征在于，输入信号包括：

参考时钟信号，用于作为提供本电路的参考变化沿，包括上升沿或下降沿；

被提取时钟信号，用于被提取变化沿的对象，其变化沿，包括上升沿或下降沿，被本电路的输出的变化沿表示；

复位信号，用于复位内部电路，使内部寄存器复位至初始状态，并使输出为默认静止状态；

参考时钟变化沿选择信号，用于选择电路提取变化沿的工作开始于参考时钟信号的上升沿或下降沿。

4.根据权利要求1-3之一所述的快照电路，其特征在于，所述使能与时钟控制电路，包括：

使能信号产生电路，用于在参考时钟变化沿到来后产生有效的使能信号；

使能窗口信号产生电路，用于根据使能信号产生一个在一定时间宽度有效的使能窗口信号；

触发时钟信号产生电路，用于在使能窗口信号有效的时间内，基于被提取信号产生一个时钟信号。

5.根据权利要求4所述的快照电路，其特征在于，所述使能信号产生电路，在参考时钟变化沿的触发下，其输出使能信号从定义为无效的状态，变化为有效的状态。

6.根据权利要求4所述的快照电路，其特征在于，所述使能信号产生电路由D触发器实现，D触发器的数据输入端口连接参考信号，当需要提取被提取信号的上升沿，时钟输入端口连接被提取信号的反相信号，当需要提取被提取信号的下降沿，时钟输入端口连接被提取信号的正相信号，输出作为使能信号，正相输出端口对应正相使能信号，反相输出端口对应反相使能信号。

7.根据权利要求4所述的快照电路，其特征在于，所述使能窗口信号产生电路，在使能信号后，输出使能窗口信号从定义为无效的状态，变化为有效的状态，一段时间后，从定义为有效的状态，变化为无效的状态，即输出一个具有一定时间宽的有效的信号。

8.根据权利要求7所述的快照电路，其特征在于，所述使能窗口信号产生电路输出的使能窗口信号的有效时间宽度，通过延时电路实现，该时间宽度设计为可编程控制，由输入控制字控制。

9.根据权利要求8所述的快照电路，其特征在于，所述使能窗口信号产生电路还输出一个时钟信号，该时钟信号在输出的使能窗口信号从定义为有效的状态，变化为无效的状态时，输出一个变化沿，并在一定时间后被复位，该时钟信号同时标识本次提取快照输出完成。

10.根据权利要求7-9之一所述的快照电路，其特征在于，所述使能窗口信号产生电路由两个D触发器、一个逻辑运算单元和两个延时电路实现；其中：

第一个D触发器数据输入端口连接固定电平信号，时钟输入端口连接正相使能信号，复位端口连接正相使能信号的延时电路的输出，输出作为正相使能窗口信号；

第二个D触发器数据输入端口连接固定电平信号，时钟输入端口连接反相使能信号，复位端口连接反相使能信号的延时电路的输出，输出作为反相使能窗口信号；

逻辑运算单元用于根据参考时钟变换沿选择信号，输出使能窗口信号：

（1）如选择参考时钟上升沿，则输出正相使能窗口信号；

（2）如选择参考时钟的下降沿，则输出反相使能窗口信号；

（3）如选择参考时钟的上升沿和下降沿，则输出包含正相使能窗口信号与反相使能窗口信号有效区间的信号；

两个延时电路输入分别为正相使能信号，反相使能信号，输出与输入延时的大小将决定使能信号的宽度。

11.根据权利要求4所述的快照电路，其特征在于，所述触发时钟信号产生电路，在使能窗口信号有效时，输出变化的时钟，输出的触发时钟信号由被提取信号生成，反映被提取信号的相位信息。

12.根据权利要求11所述的快照电路，其特征在于，通过使能窗口信号与被提取信号的逻辑运算产生输出。

13.根据权利要求1所述的快照电路，其特征在于，所述快照输出电路，由触发时钟的变化沿触发，包括上升沿或下降沿，输出一个变化沿，包括是上升沿或下降沿，并由适当的控制信号复位，准备输出下一次变化沿，该控制信号只需在输出变化沿之后有效即可。

14.根据权利要求13所述的快照电路，其特征在于，所述快照输出电路由一个D触发器实现，其数据输入端口连接固定电平信号，若以输出快照信号的上升沿表示被提取信号的变换沿，则连接固定高电平，若以输出快照信号的下降沿表示被提取信号的变化沿，时钟输入端口连接触发时钟信号，复位端口连接反相使能窗口信号，输出作为快照输出信号。

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