RU2300170C1 - Частотно-фазовый детектор - Google Patents
Частотно-фазовый детектор Download PDFInfo
- Publication number
- RU2300170C1 RU2300170C1 RU2006101347/09A RU2006101347A RU2300170C1 RU 2300170 C1 RU2300170 C1 RU 2300170C1 RU 2006101347/09 A RU2006101347/09 A RU 2006101347/09A RU 2006101347 A RU2006101347 A RU 2006101347A RU 2300170 C1 RU2300170 C1 RU 2300170C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- output
- input
- flip
- gate
- Prior art date
Links
Images
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Изобретение относится к радиотехнике и автоматике и может быть использовано в системах автоматического регулирования параметров промышленных установок. Техническим результатом является повышение точности работы частотно-фазового детектора путем компенсации погрешности от неидентичности и искажения фронтов входных сигналов в двухвходовом интеграторе. Частотно-фазовый детектор содержит D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, лоический элемент ИЛИ, два JK-триггера, инверсные выходы которых подключены к входам логического элемента И-НЕ, прямой выход D-триггера подсоединен к первому входу второго логического элемента И и к J-входам JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ. Входы логического элемента ИЛИ являются входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен к R-входам JK-триггеров, прямые выходы которых подсоединены к вторым входам логических элементов И. С-входы JK-триггеров подключены к входам логического элемента ИЛИ. Выходы логических элементов И подсоединены к входам интегратора, выход которого является выходом частотно-фазового детектора. 3 ил.
Description
Изобретение относится к радиотехнике и автоматике и может быть использовано в системах автоматического регулирования параметров промышленных установок.
Известен частотно-фазовый детектор, содержащий четыре D-триггера и логический элемент И-НЕ, в котором первая входная клемма соединена с С-входом первого D-триггера и R-входом второго D-триггера. Вторая входная клемма детектора соединена с С-входом второго D-триггера и R-входом первого D-триггера. Прямой выход первого D-триггера соединен с D-входом третьего D-триггера и первой выходной клеммой детектора. С-вход третьего D-триггера соединен с R-входом первого D-триггера, прямой выход - с второй выходной клеммой детектора, а инверсный выход - с первым входом элемента И-НЕ, выход которого соединен с третьей выходной клеммой детектора, второй вход соединен с инверсным выходом четвертого D-триггера. Прямой выход последнего соединен с четвертой выходной клеммой детектора, С-вход - с R-входом второго D-триггера, а D-вход - с прямым выходом второго D-триггера и пятой выходной клеммой детектора [1].
Недостатком указанного частотно-фазового детектора является низкая точность.
Известен также частотно-фазовый детектор, содержащий первый и второй D-триггеры, входы синхронизации которых являются входами частотно-фазового детектора, а информационные D-входы D-тригтеров являются входами логической единицы, элемент И-НЕ, входы которого соединены с прямыми выходами первого и второго D-триггеров, а выход - с входами сброса D-триггеров, четыре резистора, два конденсатора и операционный усилитель, выход которого является выходом частотно-фазового детектора, причем инверсный выход первого D-триггера соединен через последовательно подсоединенные первый и второй резисторы с прямым выходом второго D-триггера, а точка соединения первого и второго резисторов подключена к инвертирующему входу операционного усилителя и первому выводу первого конденсатора, другой вывод которого соединен с выходом операционного усилителя, прямой выход первого D-триггера соединен через последовательно подключенные третий и четвертый резисторы с инверсным выходом второго D-триггера, а точка соединения третьего и четвертого резисторов подключена к неинвертирующему входу операционного усилителя и к первому выводу конденсатора, другой вывод которого подключен к общей шине [2].
Недостатком указанного частотно-фазового детектора является низкая точность.
Наиболее близким по технической сущности и достигаемому результату к заявляемому изобретению является импульсный частотно-фазовый детектор, который содержит D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-триггера, прямой выход которого подсоединен к первому входу первого логического элемента И, дополнительных два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ. Логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-вход первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора [3].
Недостатком указанного частотно-фазового детектора является низкая точность, обусловленная погрешностью от влияния следующих факторов:
1. Неидентичность фронтов входных импульсов;
2. Зависимость коэффициентов передачи блоков задержки от частоты и искажение ими формы сигналов.
Заявляемое изобретение решает задачу создания частотно-фазового детектора, лишенного указанного выше недостатка.
Техническим результатом, достигаемым при использовании заявляемого изобретения, является повышение точности работы за счет исключения влияния перечисленных факторов на выходной сигнал частотно-фазового детектора.
Поставленная цель достигается тем, что в частотно-фазовый детектор, содержащий D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-тригера, прямой выход которого подсоединен к первому входу первого логического элемента И, введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-тригера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.
Сопоставительный анализ с прототипом показывает, что заявляемый частотно-фазовый детектор отличается тем, что в него дополнительно введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.
Таким образом, заявляемый частотно-фазовый детектор соответствует критерию изобретения «Новизна».
Сравнение заявляемого технического решения с другими техническими решениями в данной области не позволило выявить в них признаки, отличающие заявляемый частотно-фазовый детектор от прототипа. Это позволяет сделать вывод о соответствии критерию «Изобретательский уровень».
На фиг.1 приведена структурная электрическая схема частотно-фазового детектора, на фиг.2 и 3 - временные диаграммы, поясняющие его работу.
Частотно-фазовый детектор содержит логический элемент ИЛИ 1, D-триггер 2, два JK-триггера 3, 4, два логических элемента И 5, 7, логический элемент И-НЕ 6 и интегратор 8.
Первый и второй входы логического элемента ИЛИ являются первым и вторым входами частотно-фазового детектора и подключены к С-входам первого и второго JK-триггеров 3 и 4 соответственно. Выход логического элемента ИЛИ 1 подключен к С-входу D-триггера 2, D-вход которого подсоединен к источнику сигнала логической единицы. Прямой выход D-триггера 2 подсоединен одновременно к J-входам первого и второго JK-триггеров 3, 4 и к первому входу первого логического элемента И 5. Инверсный выход D-триггера 2 подсоединен одновременно к К-входам первого и второго JK-триггеров 3, 4. Инверсные выходы первого и второго JK-триггеров 3, 4 подсоединены к первому и второму входам логического элемента И-НЕ 6, выход которого подключен одновременно к R-входу D-триггера 2 и S-входам первого и второго JK-триггеров 3, 4. Прямые выходы первого и второго JK-триггеров 3, 4 подсоединены к вторым входам первого и второго логических элементов И 5 и 7 соответственно. Выходы первого и второго логических элементов И 5 и 7 подключены к первому и второму входам интегратора 8, выход которого является выходом частотно-фазового детектора.
Частотно-фазовый детектор работает следующим образом.
В исходном состоянии на прямых выходах логического элемента ИЛИ 1, D-тригтера 2, инверсных выходах JK-триггеров 3, 4, на выходе логических элементов И 5, 6 присутствуют сигналы логического нуля, а на инверсном выходе D-триггера 2 прямых выходах JK-триггеров 3, 4 и на выходе логического элемента И-НЕ - сигналы логической единицы. Выходной сигнал интегратора 8 равен нулю. D-триггер 2 и JK-триггеры 3, 4 работают в режиме приема и хранения информации.
На первый и второй входы логического элемента ИЛИ 1 поступают импульсные сигналы Uвх1 и Uвх2 частоты f1 и f2 соответственно. На фиг.2 и 3 через 
и 
обозначены полупериоды входных сигналов Uвх1 и Uвх2, а через φ1 и φ2 - соответственно их начальные фазы.
Первый случай. Пусть частота f1 сигнала Uвх1 больше частоты f2 (фиг.2). На выходе логического элемента ИЛИ 1 формируется последовательность импульсов, полученных логическим сложением сигналов Uвх1 и Uвх2. Выходной сигнал U1 логического элемента ИЛИ 1 подается на С-вход D-триггера 2, который по переднему фронту первого импульса (повторяет передний фронт входного сигнала меньшей фазы) установится в единичное состояние. Прямой выходной сигнал D-триггера 2 U2-1 поступает одновременно на J-входы первого и второго JK-триггеров 3 и 4 и на первые входы логических элементов 5, 7. Сигнал U2-2 с инверсного выхода D-триггера 2 подается одновременно на К-входы первого и второго JK-триггеров 3 и 4, на С-входы которых поступают входные сигналы Uвх1 и Uвх2 соответственно. При комбинации сигналов на входах J=1, K=0 по спаду сигналов Uвх1 и Uвх2 JK-триггеры 3 и 4 соответственно установятся в состояние логического нуля [4]. Инверсные выходные сигналы JK-триггеров 3 и 4 U3-2 и U4-2 подаются на первый и второй входы логического элемента И-НЕ 6. В момент совпадения уровней логической единицы на входах логического элемента И-НЕ 6 на его выходе формируется сигнал сброса U6, который поступает одновременно на R-входы D-триггера 2 и S-входы JK-триггеров 3 и 4 и установит их (сбрасывает) в исходное состояние. Прямые выходные сигналы U3-1 и U4-1 JK-триггеров 3 и 4 подаются на вторые входы логических элементов И 5, 7. На выходе логического элемента И 5 формируются импульсы U5, полученные логическим умножением сигналов U2-1 и U3-1. На выходе логического элемента И 7 формируются импульсы U7, полученные логическим умножением сигналов U2-1 и U4-1. На первый и второй входы интегратора 8 поступают импульсные сигналы U5 и U7 соответственно. Начала импульсов (нижний предел интегрирования) U5 и U7 совпадают с моментами переключения по переднему фронту входного сигнала меньшей фазы D-триггера 2 в единичное состояние. Это позволяет полностью исключить (компенсировать в интеграторе) влияние неидентичности передних фронтов сигналов Uвх1 и Uвх2 на точность частотно-фазового детектора. Концы импульсов U5 и U7 (верхние пределы интегрирования) совпадают с моментами переключения к фронтам импульсов JK-триггеров 3, 4 по спаду входных сигналов Uвх1 и Uвх2 соответственно в нулевое состояние. Это позволяет уменьшить влияние неидентичности задних фронтов входных сигналов Uвх1 и Uвх2 на точность частотно-фазового детектора. После интегрирования на выходе интегратора 8 формируется в виде переменного напряжения отрицательной полярности однозначная информация о частотно-фазовом соотношении входных сигналов Uвх1 и Uвх2.
Работа частотно-фазового детектора для случаев f1<f2 (фиг.3) и f1=f2 (временная диаграмма не приводится) ничем не отличается от работы для описанного случая f1>f2. Поэтому описание работы для этих случаев опускается. Отметим только, что в случаях f1<f2 и f1=f2 на выходе интегратора 8 снимается в виде переменного напряжения определенной полярности однозначная информация о частотно-фазовом и фазовом соотношениях входных сигналов Uвх1 и Uвх2.
Введение новой совокупности признаков позволяет повысить точность работы частотно-фазового детектора компенсированием названной выше погрешности в двухвходовом интеграторе, выбрав нижними пределами интегрирования по первому и второму входам момент перехода через нуль с низкого уровня на высокий уровень входного сигнала меньшей фазы и верхними пределами интегрирования - соответственно моменты переходов через нуль с высокого уровня на низкий уровень сигналов Uвх1 и Uвх2. Кроме того, точность работы частотно-фазового детектора повышается компенсированием в интеграторе температурной погрешности и погрешности от импульсных помех.
Источники информации
1. Авторское свидетельство №1203685, Н03D 13/00, 07.01.1986.
2. Авторское свидетельство №1406717, Н03D 13/00, 30.06.1988.
3. Авторское свидетельство №1095351, H03D 13/00, 30.05.1984 (прототип).
4. Гольденберг А.М. Импульсные устройства. М.: Радио и связь, 1981.
Claims (1)
- Частотно-фазовый детектор, содержащий D-триггер, D-вход которого подсоединен к источнику сигнала логической единицы, два логических элемента И, логический элемент И-НЕ, выход которого подключен к R-входу D-триггера, прямой выход которого подсоединен к первому входу первого логического элемента И, отличающийся тем, что в него введены два JK-триггера, инверсные выходы которых подключены к первому и второму входам логического элемента И-НЕ, прямой выход D-триггера подсоединен одновременно к первому входу второго логического элемента И и к J-входам первого и второго JK-триггеров, S-входы которых подключены к выходу логического элемента И-НЕ, логический элемент ИЛИ, первый и второй входы которого являются первым и вторым входами частотно-фазового детектора, а выход подсоединен к С-входу D-триггера, инверсный выход которого подключен одновременно к К-входам первого и второго JK-триггеров, прямые выходы которых подсоединены к вторым входам первого и второго логических элементов И соответственно, С-входы первого и второго JK-триггеров подключены к первому и второму входам логического элемента ИЛИ, выходы первого и второго логических элементов И подсоединены к первому и второму входам интегратора, выход которого является выходом частотно-фазового детектора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006101347/09A RU2300170C1 (ru) | 2006-01-17 | 2006-01-17 | Частотно-фазовый детектор |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006101347/09A RU2300170C1 (ru) | 2006-01-17 | 2006-01-17 | Частотно-фазовый детектор |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2300170C1 true RU2300170C1 (ru) | 2007-05-27 |
Family
ID=38310815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2006101347/09A RU2300170C1 (ru) | 2006-01-17 | 2006-01-17 | Частотно-фазовый детектор |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2300170C1 (ru) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2483434C1 (ru) * | 2012-03-28 | 2013-05-27 | Андрей Алексеевич Зайцев | Импульсный частотно-фазовый детектор |
| RU2530248C1 (ru) * | 2013-10-07 | 2014-10-10 | Андрей Алексеевич Зайцев | Импульсный частотно-фазовый детектор |
| RU171415U1 (ru) * | 2017-03-17 | 2017-05-30 | Акционерное общество "Научно-исследовательский институт "Полюс" им. М.Ф. Стельмаха" | Фазовый детектор |
| RU2814213C1 (ru) * | 2023-10-02 | 2024-02-28 | Общество с ограниченной ответственностью "Центр инновационных разработок ВАО" | Частотно-фазовый детектор с минимальной длительностью управляющих импульсов |
-
2006
- 2006-01-17 RU RU2006101347/09A patent/RU2300170C1/ru not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2483434C1 (ru) * | 2012-03-28 | 2013-05-27 | Андрей Алексеевич Зайцев | Импульсный частотно-фазовый детектор |
| RU2530248C1 (ru) * | 2013-10-07 | 2014-10-10 | Андрей Алексеевич Зайцев | Импульсный частотно-фазовый детектор |
| RU171415U1 (ru) * | 2017-03-17 | 2017-05-30 | Акционерное общество "Научно-исследовательский институт "Полюс" им. М.Ф. Стельмаха" | Фазовый детектор |
| RU2814213C1 (ru) * | 2023-10-02 | 2024-02-28 | Общество с ограниченной ответственностью "Центр инновационных разработок ВАО" | Частотно-фазовый детектор с минимальной длительностью управляющих импульсов |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110798212B (zh) | 一种时域交织波形合成时序失配校准装置及方法 | |
| US8837639B2 (en) | Parallel synchronizing cell with improved mean time between failures | |
| CA2874459C (en) | Differential clock signal generator | |
| US8610467B2 (en) | Sample and hold circuit | |
| CN104901657A (zh) | 一种全数字去抖动电路及方法 | |
| US9018996B1 (en) | Circuits, architectures, apparatuses, algorithms and methods for providing quadrature outputs using a plurality of divide-by-n dividers | |
| CN212622809U (zh) | 检测电路 | |
| RU2300170C1 (ru) | Частотно-фазовый детектор | |
| US7342425B1 (en) | Method and apparatus for a symmetrical odd-number clock divider | |
| CN2872451Y (zh) | 新型时钟动态切换电路 | |
| CN103166605A (zh) | 一种多相非交叠时钟电路 | |
| RU2517295C1 (ru) | Импульсный селектор | |
| CN108540128B (zh) | 一种时钟分频电路及其分频方法 | |
| CN110504968B (zh) | 一种双异步信号采样计数装置与方法 | |
| US7420398B1 (en) | Pulse extension circuits for extending pulse signals | |
| EP3748859A1 (en) | Dac device having positive dac and negative dac and associated digital-to-analog converting method | |
| RU2806240C1 (ru) | Схема обнаружения и способ обнаружения | |
| US5204885A (en) | Method and device for evaluating a digital signal using a digital counter with lsb signal separately applied to both counter and register | |
| CN103248343A (zh) | 用于校正时钟占空比的边沿选择技术 | |
| CN113644900B (zh) | 内插电路以及马达驱动电路 | |
| EP4220959A1 (en) | Single-ended to differential signal converter, and signal converting method | |
| RU2376703C1 (ru) | Устройство поиска широкополосных сигналов | |
| JPH02179115A (ja) | デジタル信号処理回路 | |
| KR100606407B1 (ko) | 바운스 제거 장치 | |
| KR20230008481A (ko) | 절연 통신용 신호 변환 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20080118 |