CN113676162A - 脉冲信号电平的计算方法和计算电路 - Google Patents
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Abstract
本发明公开了一种脉冲信号电平的计算方法和计算电路。本发明通过在脉冲信号电平变化时，检测时钟信号的状态，然后在所述脉冲信号的下个周期，根据所检测到的时钟信号的状态，控制时钟信号延迟不同时间触发，自所述时钟信号触发时刻起，分别对所述脉冲信号处于第一电平和当前周期内的时钟信号计数获得第一计数值和第二计数值，并据此获得所述脉冲信号的占空比。通过此方式获得的第一计数值、第二计数值及占空比在所述脉冲信号的每个周期内均相同，因此，可以有效地消除计数误差，提高占空比精度，消除屏幕闪烁。
Description
本申请是申请日为2018.03.26，申请号为CN 201810252025.9，发明创造名称为脉冲信号占空比的计算方法和计算电路的原专利申请的分案申请。
技术领域
本发明涉及电力电子技术，更具体地，涉及一种脉冲信号电平的计算方法和计算电路。
背景技术
LED背光模拟调光技术，通常需要获得PWM信号的占空比信息，而目前最广泛应用的是计数器法。例如，将基准时钟信号Clock作为采样信号，对PWM信号的高电平时间Ton和整个周期T分别采样计数，占空比即为Ton与T的计数比值。基准时钟信号Clock的频率越高，则计算得到的占空比越精确。
但是，PWM信号和基准时钟信号Clock可能不是同步的。如图1所示，为计数器法计算PWM信号占空比的信号时序图。图1中，由于PWM信号的高电平时间Ton和周期T的长度不一定是基准时钟信号Clock的整数倍，因此在不同的PWM周期内，高电平时间Ton和周期T的计数可能是不同的。在这种情况下，会降低占空比计算的精确度。
为了提高占空比计算的精确度，有一种方法是将PWM信号和基准时钟信号Clock同步。如图2所示，采用同步法计算PWM信号占空比的信号时序图。在图2中，PWM信号和基准时钟信号Clock同步。在第一个周期PWM信号的高电平时间Ton的下降沿，检测到基准时钟信号Clock是高电平，因该下降沿距离基准时钟信号Clock的上升沿很近，在噪声以及信号抖动的影响下，在下一个PWM周期高电平时间Ton的下降沿，检测到基准时钟信号Clock是低电平。如此，在这两个PWM周期里对高电平时间Ton的计数就会有1个误差。高电平时间Ton越小，因误差所产生的不同周期内的占空比变化就越大。若应用在电子设备的屏幕上，当占空比的变化达到一定值，人眼就会观察到闪烁的现象。
发明内容
有鉴于此，本发明实施例提供了一种脉冲信号电平的计算方法和计算电路，以有效地消除计数误差，提高占空比精度，消除屏幕闪烁。
一方面，本发明提供了一种脉冲信号电平的计算方法，包括以下步骤：
1)当接收到表征所述脉冲信号电平跳变的第一检测信号时，产生表征时钟信号状态的状态信号；所述第一检测信号表征所述脉冲信号由第一电平跳变为第二电平；
2)在所述脉冲信号的下个周期，根据所述状态信号，产生触发信号控制所述时钟信号延迟不同的延时时间触发，使得经延迟所述延时时间后，所述时钟信号的上升沿不会落在对所述时钟信号的上升沿产生误判的时间区间内；
3)对所述触发信号至所述第一检测信号之间的所述时钟信号计数，以获得表征所述第一电平持续时间长度的第一计数值。
优选地，所述计算方法还包括以下步骤：获得基于所述时钟信号周期的表征所述脉冲信号的周期长度的第二计数值，根据所述第一计数值和所述第二计数值的比值，获得所述脉冲信号的第一电平的占空比。
优选地，对所述触发信号至表征所述脉冲信号电平跳变的第二检测信号之间的所述时钟信号计数，以获得所述第二计数值，所述第二检测信号表征所述脉冲信号由第二电平跳变为第一电平。
优选地，所述第一计数值、所述第二计数值和所述占空比在所述脉冲信号的每个周期内均相同。
优选地，所述计算方法还包括以下步骤：根据N1*Tclock+Tdelay计算所述第一电平持续时间长度，其中N1为所述第一计数值，Tclock为所述时钟信号的周期，Tdelay为所述延时时间。
优选地，步骤2)包括：
若所述状态信号表征所述时钟信号处于第一状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第一延时时间触发；
若所述状态信号表征所述时钟信号处于第二状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第二延时时间触发。
优选地，所述第一延时时间大于所述第二延时时间。
优选地，所述第一延时时间和第二延时时间的差值被配置为不大于n/2Tclock-Tnoise，其中Tclock为所述时钟信号的周期，Tnoise为噪声和抖动对所述脉冲信号和所述时钟信号产生影响的时间，n为自然数。
优选地，在所述脉冲信号的第一个周期，对所述时钟信号延迟所述第一延时时间触发。
优选地，所述延时时间为所述时钟信号周期的整数倍。
另一方面，本发明还提供了一种脉冲信号电平的计算电路，所述计算电路包括：
时钟信号检测模块，用于接收表征所述脉冲信号电平变化的第一检测信号，并产生表征时钟信号状态的状态信号；
延时触发模块，用于在所述脉冲信号的下个周期，根据所述状态信号产生触发信号控制所述时钟信号延迟不同的延时时间触发，使得经延迟所述延时时间后，所述时钟信号的上升沿不会落在对所述时钟信号的上升沿产生误判的时间区间内；
计数器模块，用于对所述触发信号至所述第一检测信号之间的所述时钟信号计数，以获得第一计数值，所述第一检测信号表征所述脉冲信号由第一电平跳变为第二电平。
优选地，若检测到的所述时钟信号的状态为第一状态，所述延时触发模块则在所述脉冲信号的下个周期，产生所述触发信号来控制所述时钟信号延迟第一延时时间触发；
若检测到的所述时钟信号的状态为第二状态，所述延时触发模块则在所述脉冲信号的下个周期，产生所述触发信号来控制所述时钟信号延迟第二延时时间触发。
优选地，所述计算电路还包括：
占空比计算模块，根据所述第一计数值和第二计数值的比值，获得所述脉冲信号的第一电平的占空比，其中，所述第二计数值基于所述时钟信号周期获得，用来表征所述脉冲信号的周期长度。
优选地，所述计数器模块还对所述触发信号至第二检测信号之间的所述时钟信号计数，以获得所述第二计数值，所述第二检测信号表征所述脉冲信号由第二电平跳变为第一电平。
优选地，所述计算电路还包括：
脉冲信号检测模块，用于检测所述脉冲信号的电平变化，并产生用于表征所述脉冲信号电平变化的所述第一检测信号和所述第二检测信号。
优选地，所述延时触发模块包括：开关，第二延时时间产生电路和第三延时时间产生电路，
所述第二延时时间产生电路与所述第三延时时间产生电路串联连接，所述第二延时时间产生电路的输入端接收所述第二检测信号，所述第三延时时间的输出端产生所述触发信号；
所述开关与所述第三延时时间产生电路并联，所述开关的控制端由所述状态信号控制；若所述状态信号表征所述时钟信号处于第一状态，则在所述脉冲信号的下个周期，所述状态信号控制所述开关断开；若所述状态信号表征所述时钟信号处于第二状态，则在所述脉冲信号的下个周期，所述状态信号控制所述开关闭合使所述第三延时时间产生电路短路；
其中，所述第一延时时间为所述第二延时时间产生电路产生的第二延时时间和所述第三延时时间产生电路产生的第三延时时间之和。
优选地，所述计算电路还包括：时钟信号产生模块，用于接收所述触发信号，并产生所述时钟信号。
本发明实施例的技术方案通过在脉冲信号电平变化时，检测时钟信号的状态，然后在所述脉冲信号的下个周期，根据所检测到的时钟信号的状态，控制时钟信号延迟不同时间触发，自所述时钟信号触发时刻起，分别对所述脉冲信号处于第一电平和当前周期内的时钟信号计数获得第一计数值和第二计数值，并据此获得所述脉冲信号的占空比。通过此方式获得的占空比数值在所述脉冲信号的每个周期内均相同，因此，可以有效地消除计数误差，提高占空比精度，消除屏幕闪烁。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有的采用计数器法计算PWM信号占空比的信号时序图；
图2是现有的采用同步法计算PWM信号占空比的信号时序图；
图3是依据本发明实施例的一种脉冲信号占空比的计算方法的流程图；
图4为采用图3所示计算方法的信号时序图；
图5-图7分别示出了采用图3所示的计算方式时对应3种不同PWM信号的稳态时序图；
图8是依据本发明实施例的一种脉冲信号占空比计算电路的框图；
图9是依据本发明实施例的一种延时触发模块的原理图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图3是依据本发明实施例的一种脉冲信号占空比的计算方法的流程图。如图3所示，所述计算方法包括：
步骤S100：当接收到表征所述脉冲信号电平跳变的第一检测信号时，产生表征时钟信号状态的状态信号。
步骤S200：在所述脉冲信号的下个周期，根据所述状态信号，产生触发信号控制所述时钟信号延迟不同的延时时间触发。
步骤S200具体包括：
步骤S201：若所述状态信号表征所述时钟信号处于第一状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第一延时时间Tdelay1触发；
步骤S202：若所述状态信号表征所述时钟信号处于第二状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第二延时时间Tdelay2触发。
所述第一延时时间大于所述第二延时时间。在一个示例中，所述第一延时时间Tdelay1和所述第二延时时间Tdelay2满足：Tnoise<Tdelay1-Tdelay2<n/2Tclock-Tnoise，Tnoise为噪声和抖动对所述脉冲信号和所述时钟信号产生的影响时间，Tclock为所述时钟信号的周期,n为自然数。
步骤S300：对所述触发信号至所述第一检测信号之间的所述时钟信号计数，以获得第一计数值。
步骤S400：对所述触发信号至表征所述脉冲信号电平跳变的第二检测信号之间的所述时钟信号计数，以获得第二数值；
步骤S500：根据所述第一计数值和所述第二计数值，获得所述脉冲信号的占空比。
具体地，在步骤S500中，由于延时时间很小，不会影响所述占空比的精度，因此，可以根据所述第一计数值和所述第二计数值的比值获得所述脉冲信号的占空比。在一个示例中，所述第一延时时间和所述第二延时时间可以设置为所述时钟信号周期的整数倍，并设置计时从所述时钟信号周期的整数倍开始，使得计时开始的时刻与所述触发信号保持一致。
在上述或下述实施例中，所述脉冲信号可以是PWM信号或者是其它具有不同电平的脉冲信号；第一电平可以为高电平，而第二电平可以相应地为低电平；或者第一电平可以为低电平，而第二电平可以相应地为高电平；所述时钟信号为高频信号，具有高于所述脉冲信号的频率。当然，脉冲信号和时钟信号的形式并不限于上述示例。所述第一状态可以为低电平状态，所述第二状态可以为高电平状态；或者所述第一状态可以为低电平状态，所述第二状态可以为高电平状态。当然，第一状态和第二状态的形式并不限于上述示例。
为了更好地理解图3中的计算方法，下面结合图4来进行具体说明。
为清楚起见，下面以脉冲信号为PWM信号并且第一检测信号表征所述PWM信号由高电平跳变为低电平，第二检测信号表征所述PWM信号由低电平跳变为高电平以及时钟信号的第一状态为低电平状态，第二状态为高电平状态为例进行说明。
如图4所示，为采用图3所示计算方法的信号时序图，其中，时钟信号Clock1和Clock2分别表示两种不同情况(即延时时间分别为第一延时时间和第二延时时间)的时序。
首先，在PWM信号由高电平跳变为低电平(即下降沿)时，检测所述时钟信号Clock的状态。
若检测到的所述时钟信号Clock1为低电平状态，则在PWM信号的下个周期，将所述时钟信号Clock1延迟第一延时时间Tdelay1触发。
若检测到的所述时钟信号Clock2为高电平状态，则在所述PWM信号的下个周期，将所述时钟信号Clock2延迟第二延时时间Tdelay2触发。
之前，在对图2的描述中曾提到，假设噪声和抖动对PWM信号和Clock信号的影响时间为Tnoise，当时钟信号Clock的上升沿落在Tnoise区间里时，计数值就会有1个误差，即所述Tnoise区间为可能会对所述时钟信号的上升沿产生误判的时间区间。而采用图3所示的计算方法后，如图4所示，无论延时时间为第一延时时间还是第二延时时间，时钟信号Clock的上升沿均不会落在Tnoise区间里，即经延迟所述延时时间后，所述时钟信号的上升沿不会落在对所述时钟信号的上升沿产生误判的时间区间内，由此消除了对PWM信号的导通时间、周期的计数误差。
图5-图7分别示出了采用图3所示计算方式时对应3种不同PWM信号的稳态时序图。
如图5所示，在每一个PWM信号的下降沿，检测到所述时钟信号Clock均为低电平，因此，在每一个PWM信号的下个周期，所述时钟信号Clock均延迟第一延时时间Tdelay1触发。对自所述时钟信号的触发时刻至所述PWM信号的下降沿时之间的时钟信号计数所获得的第一计数值为N1，对自所述时钟信号的触发时刻至所述PWM信号再次出现上升沿时之间的时钟信号计数所获得的第二计数值为N2，可知，PWM信号的高电平时间为N1*Tclock+Tdelay1，周期为N2*Tclock+Tdelay1，故占空比D＝(N1*Tclock+Tdelay1)/(N2*Tclock+Tdelay1)，因第一延时时间Tdelay1很小，可忽略不计，故占空比D计算可简化为D＝N1*Tclock/N2*Tclock＝N1/N2，即可根据所述第一计数值和所述第二计数值的比值获得所述PWM信号的占空比。在这种情况下，对于PWM信号的导通时间和周期的计数值在每一个周期内都是相同的。
如图6所示，在每一个PWM信号的下降沿，检测到所述时钟信号Clock均为高电平，因此，在每一个PWM信号的下个周期，所述时钟信号Clock均延迟第二延时时间Tdelay2触发。对自所述时钟信号的触发时刻至所述PWM信号的下降沿时之间的时钟信号计数所获得的第一计数值为N1’，对自所述时钟信号的触发时刻至所述PWM信号再次出现上升沿时之间的时钟信号计数所获得的第二计数值为N2’，可知，PWM信号的高电平时间为N1’*Tclock+Tdelay2，周期为N2’*Tclock+Tdelay2，故占空比D＝(N1’*Tclock+Tdelay2)/(N2’*Tclock+Tdelay2)，同样地，因第二延时时间Tdelay2很小，可忽略不计，故占空比D计算可简化为D＝N1’*Tclock/N2’*Tclock＝N1’/N2’，即可根据所述第一计数值和所述第二计数值的比值获得所述PWM信号的占空比。同样，在这种情况下，对于PWM信号的导通时间和周期的计数值在每一个周期内都是相同的。
如图7所示，在PWM信号的第一个周期的下降沿，检测到所述时钟信号Clock为低电平状态，则在PWM信号的第二个周期，所述时钟信号Clock延迟第一延时时间Tdealy1触发，而在第二个周期结束时，又检测到所述时钟信号Clock为高电平状态，此时，将所述时钟信号Clock延迟第二延时时间Tdelay2触发。之后，在PWM信号的第三个、第四个……第N个周期内，会不断重复第一个、第二个周期内的工作，所述时钟信号Clock会交替延迟第一延时时间Tdelay1和第二延时时间Tdelay2触发。在图7中，在所述PWM信号的第一个周期内，对自所述时钟信号的触发时刻至所述PWM信号的下降沿时之间的时钟信号计数所获得的第一计数值为N1”，对自所述时钟信号的触发时刻至所述PWM信号再次出现上升沿时之间的时钟信号计数所获得的第二计数值为N2”，可知，PWM信号的高电平时间为N1”*Tclock+Tdelay1，周期为N2”*Tclock+Tdelay1，故占空比D＝(N1”*Tclock+Tdelay1)/(N2”*Tclock+Tdelay1)，同样地，因延时时间Tdelay1很小，可忽略不计，故在所述PWM信号的第一个周期内，占空比D计算可简化为D＝N1”*Tclock/N2”*Tclock＝N1”/N2”。而在所述PWM信号的第二个周期内，虽然延时时间变为Tdelay2，但是占空比D的计算依据上述方式，经简化后，仍然为D＝N1”/N2”。因此，无论是延时时间为第一延时时间Tdelay1还是第二延时时间Tdelay2，均可根据所述第一计数值和所述第二计数值的比值获得所述PWM信号的占空比。同样，在这种情况下，对于PWM信号的导通时间和周期的计数值在每一个周期内都是相同的。
图8是依据本发明实施例的一种脉冲信号占空比计算电路的框图。如图8所示，所述脉冲信号占空比计算电路800包括：
时钟信号检测模块801，用于接收表征所述脉冲信号电平变化的第一检测信号VT1，并产生表征时钟信号状态的状态信号VS；
延时触发模块802，用于在所述脉冲信号的下个周期，根据所述状态信号VS产生触发信号Trigger控制所述时钟信号延迟不同的延时时间触发；
计数器模块803，用于对所述触发信号Trigger至所述第一检测信号VT1之间的所述时钟信号计数，以获得第一计数值N1；以及对所述触发信号Trigger至第二检测信号VT2之间的所述时钟信号计数，以获得第二数值N2；
占空比计算模块804，用于根据所述第一计数值N1和所述第二计数值N2，获得所述脉冲信号的占空比D。
在一个实施例中，所述脉冲信号占空比计算电路800还包括：脉冲信号检测模块805，用于接收脉冲信号，并产生用于表征所述脉冲信号电平变化的第一检测信号VT1和所述第二检测信号VT2。
所述第一检测信号表征所述脉冲信号由第一电平跳变为第二电平，所述第二检测信号表征所述脉冲信号由第二电平跳变为第一电平。
其中,脉冲信号可以由芯片的外部设备产生，例如PWM信号产生电路，再经过芯片的PWM引脚转换为内部的PWM信号；或者可以由芯片内部的PWM信号产生电路直接给出。当然，脉冲信号的产生并不限于上述方式。
在一个实施例中，所述脉冲信号占空比计算电路800还包括：时钟信号产生模块806，用于接收所述触发信号Trigger，并产生所述时钟信号Clock。
在一个实施例中，所述延时触发模块802的具体工作原理包括：例如，若所述状态信号VS表征所述时钟信号Clock处于第一状态，则在所述脉冲信号的下个周期，即接收到第二检测信号VT2时，所述触发信号Trigger控制所述时钟信号Clock相对所述第二检测信号VT2延迟第一延时时间Delay1触发；若所述状态信号VS表征所述时钟信号Clock处于第二状态，则在所述脉冲信号的下个周期，即接收到第二检测信号VT2时，所述触发信号Trigger控制所述时钟信号Clock相对所述第二检测信号VT2延迟第二延时时间Delay2触发。
图9是依据本发明实施例的一种延时触发模块的原理图。如图9所示，所述延时触发模块802包括开关Switch，第二延时时间产生电路和第三延时时间产生电路。
其中，所述第二延时时间产生电路与所述第三延时时间产生电路串联连接，所述第二延时时间产生电路的输入端接收所述第二检测信号VT2，所述第三延时时间的输出端产生所述触发信号Trigger，所述开关Switch与所述第三延时时间产生电路并联，所述开关Switch的控制端由所述状态信号VS控制。
若所述状态信号VS表征所述时钟信号Clock处于第一状态，则在所述脉冲信号的下个周期，所述状态信号VS控制所述开关Switch断开，所述触发信号Trigger控制所述时钟信号Clock相对所述第二检测信号VT2延迟第一延时时间Delay1触发，其中，所述第一延时时间Delay1为所述第二延时时间产生电路产生的第二延时时间Delay2和所述第三延时时间产生电路产生的第三延时时间Delay3之和；若所述状态信号VS表征所述时钟信号Clock处于第二状态，则在所述脉冲信号的下个周期，所述状态信号VS控制所述开关Switch闭合使所述第三延时时间产生电路短路，由此，所述触发信号Trigger控制所述时钟信号Clock相对所述第二检测信号VT2延迟第二延时时间Delay2触发。
在以上各个实施例中，作为一种优选的方式，在所述脉冲信号的第一个周期，所述时钟信号延迟第一延时时间触发。当然，所述时钟信号也可以延迟第二延时时间触发。
本发明实施例的技术方案通过在脉冲信号电平变化时，检测时钟信号的状态，然后在所述脉冲信号的下个周期，根据所检测到的时钟信号的状态，控制时钟信号延迟不同时间触发，自所述时钟信号触发时刻起，分别对所述脉冲信号处于第一电平和当前周期内的时钟信号计数获得第一计数值和第二计数值，并据此获得所述脉冲信号的占空比。通过此方式获得的占空比数值在所述脉冲信号的每个周期内均相同，因此，可以有效地消除计数误差，提高占空比精度，消除屏幕闪烁。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (17)
1.一种脉冲信号的电平计算方法，其特征在于，包括以下步骤：
1)当接收到表征所述脉冲信号电平跳变的第一检测信号时，产生表征时钟信号状态的状态信号；所述第一检测信号表征所述脉冲信号由第一电平跳变为第二电平；
2)在所述脉冲信号的下个周期，根据所述状态信号，产生触发信号控制所述时钟信号延迟不同的延时时间触发，使得经延迟所述延时时间后，所述时钟信号的上升沿不会落在对所述时钟信号的上升沿产生误判的时间区间内；
3)对所述触发信号至所述第一检测信号之间的所述时钟信号计数，以获得表征所述第一电平持续时间长度的第一计数值。
2.根据权利要求1所述的计算方法，其特征在于，所述计算方法还包括以下步骤：获得基于所述时钟信号周期的表征所述脉冲信号的周期长度的第二计数值，根据所述第一计数值和所述第二计数值的比值，获得所述脉冲信号的第一电平的占空比。
3.根据权利要求2所述的计算方法，其特征在于：对所述触发信号至表征所述脉冲信号电平跳变的第二检测信号之间的所述时钟信号计数，以获得所述第二计数值，所述第二检测信号表征所述脉冲信号由第二电平跳变为第一电平。
4.根据权利要求2或3任意一项所述的计算方法，其特征在于：所述第一计数值、所述第二计数值和所述占空比在所述脉冲信号的每个周期内均相同。
5.根据权利要求1所述的计算方法，其特征在于：所述计算方法还包括以下步骤：根据N1*Tclock+Tdelay计算所述第一电平持续时间长度，其中N1为所述第一计数值，Tclock为所述时钟信号的周期，Tdelay为所述延时时间。
6.根据权利要求1所述的计算方法，其特征在于，其中步骤2)包括：
若所述状态信号表征所述时钟信号处于第一状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第一延时时间触发；
若所述状态信号表征所述时钟信号处于第二状态，则在所述脉冲信号的下个周期，将所述时钟信号延迟第二延时时间触发。
7.根据权利要求6所述的计算方法，其特征在于：所述第一延时时间大于所述第二延时时间。
8.根据权利要求7所述的计算方法，其特征在于：所述第一延时时间和第二延时时间的差值被配置为不大于n/2Tclock-Tnoise，其中Tclock为所述时钟信号的周期，Tnoise为噪声和抖动对所述脉冲信号和所述时钟信号产生影响的时间，n为自然数。
9.根据权利要求6所述的计算方法，其特征在于：在所述脉冲信号的第一个周期，对所述时钟信号延迟所述第一延时时间触发。
10.根据权利要求1所述的计算方法，其特征在于：所述延时时间为所述时钟信号周期的整数倍。
11.一种脉冲信号的电平计算电路，其特征在于，所述计算电路包括：
时钟信号检测模块，用于接收表征所述脉冲信号电平变化的第一检测信号，并产生表征时钟信号状态的状态信号；
延时触发模块，用于在所述脉冲信号的下个周期，根据所述状态信号产生触发信号控制所述时钟信号延迟不同的延时时间触发，使得经延迟所述延时时间后，所述时钟信号的上升沿不会落在对所述时钟信号的上升沿产生误判的时间区间内；
计数器模块，用于对所述触发信号至所述第一检测信号之间的所述时钟信号计数，以获得第一计数值，所述第一检测信号表征所述脉冲信号由第一电平跳变为第二电平。
12.根据权利要求11所述的计算电路，其特征在于：
若检测到的所述时钟信号的状态为第一状态，所述延时触发模块则在所述脉冲信号的下个周期，产生所述触发信号来控制所述时钟信号延迟第一延时时间触发；
若检测到的所述时钟信号的状态为第二状态，所述延时触发模块则在所述脉冲信号的下个周期，产生所述触发信号来控制所述时钟信号延迟第二延时时间触发。
13.根据权利要求12所述的计算电路，其特征在于，所述计算电路还包括：
占空比计算模块，根据所述第一计数值和第二计数值的比值，获得所述脉冲信号的第一电平的占空比，其中，所述第二计数值基于所述时钟信号周期获得，用来表征所述脉冲信号的周期长度。
14.根据权利要求13所述的的计算电路，其特征在于：所述计数器模块还对所述触发信号至第二检测信号之间的所述时钟信号计数，以获得所述第二计数值，所述第二检测信号表征所述脉冲信号由第二电平跳变为第一电平。
15.根据权利要求14所述的计算电路，其特征在于，所述计算电路还包括：
脉冲信号检测模块，用于检测所述脉冲信号的电平变化，并产生用于表征所述脉冲信号电平变化的所述第一检测信号和所述第二检测信号。
16.根据权利要求14所述的计算电路，其特征在于，所述延时触发模块包括：开关，第二延时时间产生电路和第三延时时间产生电路，
所述第二延时时间产生电路与所述第三延时时间产生电路串联连接，所述第二延时时间产生电路的输入端接收所述第二检测信号，所述第三延时时间的输出端产生所述触发信号；
所述开关与所述第三延时时间产生电路并联，所述开关的控制端由所述状态信号控制；若所述状态信号表征所述时钟信号处于第一状态，则在所述脉冲信号的下个周期，所述状态信号控制所述开关断开；若所述状态信号表征所述时钟信号处于第二状态，则在所述脉冲信号的下个周期，所述状态信号控制所述开关闭合使所述第三延时时间产生电路短路；
其中，所述第一延时时间为所述第二延时时间产生电路产生的第二延时时间和所述第三延时时间产生电路产生的第三延时时间之和。
17.根据权利要求11-16任一项所述的计算电路，其特征在于，所述计算电路还包括：时钟信号产生模块，用于接收所述触发信号，并产生所述时钟信号。
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