CN104202040A - 位电平检测电路以及方法 - Google Patents

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CN104202040A CN201410449335.1A CN201410449335A CN104202040A CN 104202040 A CN104202040 A CN 104202040A CN 201410449335 A CN201410449335 A CN 201410449335A CN 104202040 A CN104202040 A CN 104202040A
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Abstract

一种位电平检测电路以及方法。电路包括:跳变沿检测电路、加减计数电路以及逻辑电路。工作原理是,当所述脉冲信号由第一电平跳变为第二电平的第一跳变沿到来时,加法计数器复位;当第一跳变沿到来时刻开始,由零开始对所述时钟信号进行加法计数,得到第一时钟计数,当脉冲信号第二跳变沿到来时刻开始,在当前所述第一时钟计数基础上对第一时钟信号进行减法计数,得到第二时钟计数,向逻辑电路输出所述第二时钟计数信号;在所述第一跳变沿到来时刻,根据当前输入的所述第二时钟计数信号,输出逻辑电平信号。本技术方案适用于各时间范围的脉冲信号的位电平检测译码,且应用该技术方案有利于简化电路,降低电路面积,降低电路成本。

Description

位电平检测电路以及方法
技术领域
[0001] 本发明涉及电子领域,特别涉及一种位电平检测电路以及方法。
背景技术
[0002] 由于单端接口没有时钟作为参考信号,其只能输出脉冲信号。根据目前的单端接口协议,单端接口输出额脉冲信号一般为先低电平后高电平,在现有技术中采用一个下降沿开始到下一下降沿到来作为一周期脉冲信号。
[0003] 当前输入信号为单端接口的脉冲信号时,由于该脉冲信号没有相应的时钟作为参考信号,故如不对该脉冲信号进行处理无法被内部电路识别。
[0004] 为此,在输入脉冲信号时,需要采用引入一定频率的时钟信号,通过位电平检测电路对脉冲信号进行译码处理,将该脉冲信号转化为逻辑高或逻辑低的逻辑电平信号。
[0005] 图1为现有技术提供的一种位电平检测电路结构示意图。
[0006] 参见图1所示,其中从单端接口输入一脉冲信号EN。第一计数器101的输入端通过一反相器102与脉冲信号EN的输入端连接,在脉冲信号EN为低电平即EN = O时,第一计数器101工作,第一计数器101利用时钟信号CLK对脉冲信号EN的低电平计时,向第一寄存器103的数据输入端D(i)输出计数,第一寄存器103存储计数Qn+1 (i) = Dn(i),即第一寄存器103存储计数Qn+1(i)具体是:脉冲信号EN为低电平时,第一计数器101的计时值;
[0007] 第二计数器104的输入端与脉冲信号EN的输入端连接,在脉冲信号EN为高电平,即EN = I时,第二计数器104工作,第二计数器104利用时钟信号对脉冲信号EN的高电平计时,向第二寄存器105的数据输入端D (i)输出计数,第二寄存器105存储计数Qn+1(i)具体是:当脉冲信号EN为高电平时,第二计数器104的计时值;
[0008] 由上可见,通过第一计数器101、第一寄存器103可将脉冲信号EN的低电平信号转换为计时数值A(i);通过第二计数器104、第二寄存器105可将脉冲信号EN的高电平信号转换为计时数值B(i)。然后通过比较器106比较A(i)与B(i)的大小输出一比较电平信号logicB。向D触发器107输出逻辑电平信号1gicB信号,D触发器107在脉冲信号EN的下降沿到来时即将当前的比较电平信号1gicB进行翻转,输出可供电路识别的逻辑电平信号1gicOUT,且该逻辑电平信号1gicOUT对应脉冲信号EN在上一周期的高低电平时长比较结果,与脉冲信EN同步,实现了对脉冲信号的译码。
[0009] 本发明人在进行本发明的研究过程中发现,现有技术存在以下的缺陷:
[0010] 理论上,当A(i)>B(i)(即tlOT彡thigh)时,比较器106输出的逻辑电平信号1gicB应为高电平1gicB = 1,当A(i)〈B(i)(即tlOT ( thigh)时,比较器输出低电平的逻辑电平信号,S卩1gicB = O。其中tlOT、2thigh分别为脉冲中低电平高电平的时间。
[0011] 但是,实际上,由于比较器106的器件固有精度限制,现有技术仅能当tlOT彡2thigh时才能输出高电平的逻辑电平信号logicB,即仅脉冲信号EN的低电平时长大于或者小于两倍的高电平时长时,才能被检测到,可见,现有技术的位电平检测精度较差,故应用该技术方案对脉冲信号的译码精度相应较差。
[0012]另外,上述技术方案在方法仅适用于tlOT、thigh较小的情形,但是在tlOT、thigh较大(譬如达到如几微秒到几百微妙),以及时钟信号CLK的时钟频率较高(譬如采用大于IMHz的时钟)时,由于tlOT、thigh越大,时钟信号频率越高,第一计数器、第二计数器、第一寄存器、第二寄存器的位数要求越大,否则容易发生计数溢出,故当脉冲信号的tlOT、thigh较大,时钟信号CLK的时钟频率较高时,需要非常大面积的第一计数器、第二计数器、第一寄存器、第二寄存器才能满足计数需求,不利于系统的小型化设计,不利于降低器件成本。
发明内容
[0013] 本发明实施例目的在于:提供一种位电平检测电路以及方法,本技术方案适用于各时间范围的脉冲信号的位电平检测译码,且应用该技术方案有利于简化电路,降低电路面积,降低电路成本。
[0014] 第一方面,本发明实施例提供的一种位电平检测方法,包括:
[0015] 接收脉冲信号;
[0016] 当所述脉冲信号由第一电平跳变为第二电平的第一跳变沿到来时刻开始,根据预定的时钟信号,由零开始对所述时钟信号进行加法计数,得到第一时钟计数,
[0017] 当所述脉冲信号由所述第二电平跳变为所述第一电平的第二跳变沿到来时刻开始,根据所述时钟信号,在当前所述第一时钟计数基础上对所述时钟信号进行减法计数,得到第二时钟计数,输出所述第二时钟计数信号,
[0018] 在下一所述第一跳变沿到来时刻,根据当前输出的所述第二时钟计数信号,输出逻辑电平信号。
[0019] 结合第一方面,在第一种实现方式下,所述第一电平为高电平,所述第二电平为低电平,所述第一跳变沿为下降沿。
[0020] 结合第一方面,在第一种实现方式下,根据当前输出当前的所述第二时钟计数信号,输出逻辑电平信号,包括:
[0021] 当所述第二时钟计数信号不为零时,输出低电平的所述逻辑电平信号,否则,输出高电平的所述逻辑电平信号。
[0022] 结合第一方面,在第一种实现方式下,根据当前输出当前的所述第二时钟计数信号,输出逻辑电平信号,包括:
[0023] 接收所述第二时钟计数信号,对所述第二时钟计数信号的各位进行或运算,输出逻辑信号;
[0024] 在下一所述第一跳变沿到来时刻,对当前接收的所述逻辑信号取反输出,即得所述逻辑电平信号。
[0025] 结合第一方面,在第一种实现方式下,所述第一电平为低电平,所述第二电平为高电平,所述第一跳变沿为上升沿。
[0026] 第二方面,本发明实施例提供的一种位电平检测电路,其特征是,包括:
[0027] 跳变沿检测电路,用于监测脉冲信号跳变沿,当所述脉冲信号由第一电平跳变为第二电平的第一跳变沿到来时,向加减计数电路的复位端输出复位信号,以供所述加法计数器复位;
[0028] 所述加减计数电路,用于当所述第一跳变沿到来时刻开始,根据预定的时钟信号,由零开始对所述时钟信号进行加法计数,得到第一时钟计数,当所述脉冲信号由所述第二电平跳变为所述第一电平的第二跳变沿到来时刻开始,根据所述时钟信号,在当前所述第一时钟计数基础上对所述第一时钟信号进行减法计数,得到第二时钟计数,向逻辑电路输出所述第二时钟计数信号;
[0029] 所述逻辑电路,用于在所述第一跳变沿到来时刻,根据当前输入的所述第二时钟计数信号,输出逻辑电平信号。
[0030] 结合第二方面,在第一种实现方式下,所述第一电平为高电平,所述第二电平为低电平,所述第一跳变沿为下降沿。
[0031] 结合第二方面,在第一种实现方式下,所述逻辑电路包括:
[0032] 或门电路,用于对所述第二时钟计数信号进行或运算,向第一触发器输出逻辑信号;
[0033] 所述第一触发器,用于在所述第一跳变沿到来时刻,对当前接收的所述逻辑信号取反输出,即得所述逻辑电平信号。
[0034] 结合第二方面,在第一种实现方式下,所述加减计数电路包括:n个JK触发器、(η-1)组连接电路,其中η为任一等于或者大于2的自然数,
[0035] 各所述连接电路分别由第一与门电路、第二与门电路以及或门电路组成,
[0036] 各所述JK触发器的时钟端与所述时钟信号的输入端连接,
[0037] 所述第一 JK触发器的J触发端以及K触发端共同与电源端连接,
[0038] 任一第(i) JK触发器的J触发端以及K触发端共同通过第(1-Ι)连接电路与第(I) JK触发器......第(1-1) JK触发器的输出端连接,
[0039] 第(1-Ι)连接电路中的第一与门电路的一输入端通过一非门与所述脉冲信号的输入端连接,其他输入端分别与第(I) JK触发器......第(1-1) JK触发器的输出端连接,
[0040] 所述第(1-Ι)连接电路中的第二与门电路的一输入端与所述脉冲信号的输入端连接,其他输入端分别与第(I) JK触发器......第(1-1) JK触发器的输出端的反相输出端连接,
[0041] 所述第(1-Ι)连接电路中的第一与门电路、第二与门电路的输出端分别与所述第(1-Ι)连接电路中的或门电路的输入端连接,所述或门电路的输出端与所述第i触发器的J触发端以及K触发端共同连接,
[0042] 所述i为任一大于2小于或者等于η的自然数;
[0043] 各所述JK触发器输出端输出的信号组成所述第二时钟计数信号。
[0044] 结合第二方面,在第一种实现方式下,所述第一电平为低电平,所述第二电平为高电平,所述第一跳变沿为上升沿。
[0045] 由上可见,应用本实施例技术方案,在本实施例中在脉冲信号EN为在由第一电平变为第二电平时的第一跳变沿到来时刻开始,对第二电平时长进行加法计时,然后在脉冲信号EN变为第一电平时进行减法计时,当下一第一跳变沿到来时即本周期脉冲结束时刻对应的时钟计数B大于零,则可以确定脉冲信号EN中第二电平时长大于第一电平时长,故本实施例采用先加法计数后减法技术即可实现定脉冲信号EN中第二电平时长与第一电平时长的比较,而无需应用比较器,采用本实施例技术方案能使实施电路的电路器件更少,有利于节省电路成本以及电路小型化设计。
[0046] 并且,由于本实施例技术方案采用先加法计数再减法计数从而根据本周期脉冲结束时刻对应的时钟计数B确定该周期的第二电平时长与第一电平时长的相对大小,只要第二电平时长与第一电平时长的相对差值大于或者等于一时钟信号的周期即可检测出来。可见,相对于现有技术,本实施例的位电平检测精度更高,对脉冲信号EN的译码更加精确。
[0047] 并且,相对于现有技术中分别进行低电平时长加法计数并且寄存其计数,高电平时长加法计数并且寄存其计数,然后再将寄存的两计数通过比较器比较的技术方案,本实施例技术方案采用先加法计数再减法计数即可确定该周期的低电平时长与高电平时长的相对大小,本实施例所需的电路面积大大减少,进一步有利于电路小型化设计。并且,本实施例技术方案不仅适用于窄时间范围的脉冲信号位电平检测译码,也适用于宽时间范围的脉冲信号位电平检测译码。
附图说明
[0048] 图1为现有技术提供的一种位电平检测电路结构示意图;
[0049] 图2为本发明实施例1提供的一种位电平检测方法流程示意图;
[0050] 图3为本发明实施例1提供的一种位电平检测电路结构示意图;
[0051] 图4为本发明实施例2提供的一种两位输出的加减计数电路403的结构示意图;
[0052] 图5为图4所示电路中脉冲信号EN、时钟信号CLK、复位信号RST、以及输出端输出的第二时钟计数信号的Q(O)、Q(I)的波形变化示意图;
[0053] 图6为本发明实施例2提供的一种三位输出的加减计数电路603的结构示意图。
具体实施方式
[0054] 下面将结合附图以及具体实施例来详细说明本发明,在此本发明的示意性实施例以及说明用来解释本发明,但并不作为对本发明的限定。
[0055] 实施例1:
[0056] 图2为本实施例提供的一种为电平检测方法流程示意图。参见图2所示,该方法主要包括以下步骤:
[0057] 步骤201:接收脉冲信号。
[0058] 将脉冲信号记为:脉冲信号EN。
[0059] 在本实施例中,该脉冲信号可以为单端接口输入的脉冲信号,但并不限于此。
[0060] 步骤202:当第一跳变沿到来时,根据预定的时钟信号,由零开始对时钟信号进行加法计数,得到第一时钟计数,当第二跳变沿到来时开始,由当前时钟计数开始对时钟信号进行减法计数,得到第二时钟计数,输出第二时钟计数信号。
[0061] 参见图3所示,在本实施例中,跳变沿检测电路301检测脉冲信号EN的跳变沿,并且,当脉冲信号EN由第一电平跳变为第二电平时(即第一跳变沿到来时),向本实施例的加减计数电路302的复位端“RST”输出复位信号RST,加减计数电路302在收到复位信号RST后复位,将所有时钟计数取值初始化为零。
[0062] 需要说明的是,本实施例的第一跳变沿可以但不限于为由高电平跳变为低电平的下降沿。但同理也可以但不限于根据当前的协议设定第一跳变沿为由低电平跳变为高电平的上升沿。
[0063] 为了描述方便起见,本实施例以下降沿为示意,对本实施例的工作原理进行分析说明。
[0064] 当脉冲信号EN的下降沿到来时,加减计数电路302复位,将时钟计数的值初始化为零,然后根据时钟信号CLK,由零开始对时钟信号CLK进行加法计数,使每经过一时钟信号CLK周期即令时钟计数加1,将当前累计加法计数得到的时钟计数记为当前的第一时钟计数;
[0065] 当脉冲信号EN变为高电平(即上升沿到来)时,停止加法计数,设当前加法计数停止时刻最终得到的第一时钟计数为A,此时转而根据时钟信号CLK,在当前第一时钟计数A的基础上对时钟信号CLK进行减法计数,使每过一时钟信号CLK周期即令第一时钟计数减1,得到第二时钟计数,输出第二时钟计数信号,直到脉冲信号变为低电平(即下一下降沿到来)为止停止减法计数。
[0066] 作为本实施例的示意,该第二时钟计数信号可以但不限于为二进制、八进制、十六进制或者其他进制的逻辑电平信号。本实施例以二进制为例进行示意说明:
[0067] 设在减法计数停止时刻最终得到的第二时钟计数为B,此时,输出当前第二时钟计数B对应的信号(即第二时钟计数信号)为:Q(1-1)-.Q(0),i为自然数,其中Q(1-l)、Q(O)等各位的取值为“O”或者“I”。
[0068] 由上可见,在本实施例中在脉冲信号EN为低电平时进行加法计时,然后在脉冲信号EN为高电平时进行减法计时,当下一下降沿到来时即本周期脉冲结束时刻对应的时钟计数B大于零,则可以确定脉冲信号EN中低电平时长大于高电平时长,故本实施例采用先加法计数后减法技术即可实现定脉冲信号EN中低电平时长与高电平时长的比较,而无需应用比较器,采用本实施例技术方案能使实施电路的电路器件更少,有利于节省电路成本以及电路小型化设计。
[0069] 并且,由于本实施例技术方案采用先加法计数再减法计数从而根据本周期脉冲结束时刻对应的时钟计数B确定该周期的低电平时长与高电平时长的相对大小,只要低电平时长与高电平时长的相对差值大于或者等于一时钟信号的周期即可检测出来,可见,相对于现有技术,本实施例的位电平检测精度更高。
[0070] 并且,相对于现有技术中分别进行低电平时长加法计数并且寄存其计数,高电平时长加法计数并且寄存其计数,然后再将寄存的两计数通过比较器比较的技术方案。本实施例技术方案采用先加法计数再减法计数即可确定该周期的低电平时长与高电平时长的相对大小,本实施例所需的电路面积大大减少,进一步有利于电路小型化设计。并且,本实施例技术方案不仅适用于窄时间范围的脉冲信号位电平检测译码,也适用于宽时间范围的脉冲信号位电平检测译码,
[0071] 步骤203:在下一第一跳变沿到来时刻,根据当前输出的第二时钟计数信号,输出逻辑电平信号。
[0072] 由于脉冲信号EN的任一周期结束时刻对应的第二时钟计数B对应的信号,即第二时钟计数信号Q(1-1)-.Q(O)表征了该周期中低电平时长与高电平时长的相对大小,故可以参见图3所示,采用逻辑电路303,在脉冲信号的任一周期结束时刻,根据加减计数电路302当前输出的第二时钟计数信号,根据当前设计的协议要求,输出所需的逻辑电平信号。
[0073] 该步骤可以但不限于按照现有技术实现。
[0074] 作为本实施例的示意,当当前应用的协议为单端接口协议,可以采用以下技术方案:
[0075] 当第二时钟计数信号Q(1-Ι)….Q(O)不为零时,逻辑电路303输出低电平的逻辑电平信号;否则,逻辑电路303输出高电平的逻辑信号。
[0076] 作为本实施的示意,参见图3所示,本实施例可以但不限于采用或门电路3031、D触发器3032实现本实施例的逻辑电路303。
[0077] 参见图3所示,或门电路3031接收二进制信号:Q(i_l)….Q(I) Q(O),对第二时钟信号:Q(1-l)-.Q(0)进行或运算,只要当前的二进制信号不为零(即任一比特不为零,即上一脉冲周期的第一平时长大于第二电平时长),或门电路均向D触发器3032的输入端“D”输出高电平的信号logicB,D触发器3032的时钟触发端“CLK”通过一非门304与脉冲信号EN的输入端连接,D触发器3032在下降沿到来时刻,对或门电路3031输入的电平信号1gicB翻转后输出,即得逻辑电平信号1gicOUT,从而使输出的逻辑电平信号1gicOUT的频率与当前脉冲信号EN的频率同步,且当脉冲信号EN在上一周期的低电平时长高于高电平时长时,输出低电位逻辑电平1gicOUT,当脉冲信号EN在上一周期的低电平时长低于高电平时长时,输出高电位逻辑电平logicOUT,实现了对脉冲信号EN的位电平检测,实现脉冲信号的译码。
[0078] 需要说明的是,本实施例以第一电平为高电平,第二电平为低电平,第一跳变沿下降沿为例对本实施例的技术方案进行示意性说明,但实际并不限于此。其特别适用于目前单端接口协议规定:先低电平后高电平,采用一个下降沿开始到下一下降沿到来作为一周期的脉冲信号的位电平检测译码处理。但并不限于此,当当前脉冲信号为先高电平后低电平,采用一个上升沿开始到下一上升沿到来作为一周期的脉冲信号时,可以在脉冲信号与本实施例位电平检测电路之间连接一反相器同理可以按照先低电平后高电平的脉冲信号的处理方式处理,在此不作赘述。
[0079] 当第一电平为低电平,第二电平为高电平,第一跳变沿位上升沿时的技术方案,也可以参照上述技术记载对脉冲信号进行位电平检测译码处理,在此不作赘述。
[0080] 实施例2:
[0081] 本实施例与实施例1的不同之处仅在于本实施例进一步提供了一种如图4所示的两位输出的加减计数电路402结构示意图。
[0082] 同理于本实施例1,本实施例以第一电平为高电平,第二电平为低电平,第一跳变沿为下降沿为例对本实施例的技术方案进行示意性说明,但实际并不限于此。
[0083] 以第一跳变沿为下降沿为例,图5为图4所示电路中脉冲信号EN、时钟信号CLK、复位信号RST、以及输出端输出的第二时钟计数信号的Q(0)、Q(I)的波形变化示意图。表一为图5所示波形变化图中各时段第二时钟计数信号的Q(O)、Q(I)的数值示意图。
[0084] 参见图4所示,该加减计数电路403主要包括:第一 JK触发器4011、第二 JK触发器4012、由第一与门电路4021、第二与门电路4022、或门电路4023构成的第一连接电路402。
[0085] 其中,第一 JK触发器4011的J触发端“ J (O) ”以及K触发端“K (O) ”共同与电源端VDD连接,时钟端“CLK”输入时钟信号CLK,输出端“Q(0) ”以及反相输出端“_ ”通过第一连接电路402与第二 JK触发器4012的J触发端“W1) ”以及K触发端“K⑴”连接,具体是:
[0086] 第一 JK触发器4011的输出端“Q(0)”与第一与门电路4021的第一输入端连接,
反相输出端“0”与第二与门电路4022的第一输入端连接,第一与门电路4021的第二输入端通过一非门404与脉冲信号EN的输入端连接,输出端与或门电路4023的第一输入端连接,第二与门电路4022的第二输入端与脉冲信号EN的输入端连接,输出端与或门电路4023的第二输入端连接,或门电路4023的输出端与第二 JK触发器4012的J触发端“ J(I) ”以及K触发端“K (I)”共同连接。第二 JK触发器4012的时钟端“CLK”输入时钟信号CLK。
[0087] 在第一 JK触发器4011、第二 JK触发器4012的输出端“Q⑴、Q(O) ”输出两位的第二时钟计数信号。
[0088] 参见图4、5以及表一所示,本实施例加减计数电路403的工作原理如下:
[0089] 当脉冲信号EN的下降沿到来时,跳变沿检测电路301输出高电平的复位信号RST,本实施例加减计数电路403复位,初始化后工作,由于第一 JK触发器4011的J触发端“J(0)”和K触发端“K(0)”共同与电源端VDD连接,J(O) =K(O) = 1,第一 JK触发器4011一直处于计数状态:对时钟信号进行计数,直到下一下降沿到来即当前脉冲信号EN当前周期结束为止。
[0090] 在图5中,将脉冲信号EN的一脉冲周期划分为第1-6时段,参见图5所不,在图5所示的第1-6时段中,第一 JK触发器4011输出的信号Q(O) —直在之间翻转,具体波形如图5所示,具体二进制值如表一所示。
[0091]表一:
[0092]
Figure CN104202040AD00101
[0093] 第二 JK触发器4012的输出由脉冲信号ΕΝ、以及第一 JK触发器4011的输出决定,参见图5所示:
[0094] 在第I时段,脉冲信号EN为低电平,即EN = 0,Q (O) = 0,根据图4所示电路可以得到:第二 JK触发器4012 J(I) =K(I) =Q(O) = 0,第二 JK触发器4012当前处于“保持”工作状态,在第I时段,时钟计数“Q⑴Q(O) ”为“00”,如表一所示,由图5可见,当前时钟计数为初始值“00”。
[0095] 在第2时段的时钟信号CLK的上升沿501到来后,第二 JK触发器4012的输出Q (I)保持为O。据上述分析此时第一 JK触发器4011的输出Q(O)翻转为1,此时,第二 JK触发器4012 J⑴=K(I) = Q(O) = 1,第二 JK触发器4012处于“计数”工作状态;在第2时段,时钟计数“Q(1)Q(0) ”为“01”,如表一所示,由图5可见,当前时钟计数由“00”经过加法计数加I变为“01”,表征当前脉冲信号EN的时钟计数为I ;
[0096] 在第3时段的时钟信号CLK上升沿502到来后,第二 JK触发器4012计数,第二 JK触发器4012的输出Q(I)翻转为1,此时第一 JK触发器4011的的输出Q(O)翻转为0,第二JK触发器4012 J(I) =K(I) = Q(O) = 0,第二 JK触发器4012进入“保持”工作状态,在第3时段,时钟计数“Q(1)Q(0) ”为“10”,如表一所示,由图5可见,当前时钟计数由“01”经过加法计数加I变为“10”,表征当前脉冲信号EN的时钟计数为2 ;
[0097] 在第4时段的时钟信号CLK上升沿503到来后,第二 JK触发器4012的输出Q(I)保持为I,第一 JK触发器4011的输出Q(O)翻转为I,在第4时段,时钟计数“Q (I) Q (O)”为“ 11 ”,如表一所示,由图5可见,当前时钟计数由“10”经过加法计数加I变为“ 11 ”,表征当前脉冲信号EN的时钟计数为3 ;
[0098] 若在第4时段内,脉冲信号EN如图5所示地变为1,即输入至加减计数电路403的引脚“UP”信号变为低电平,输入至引脚“DOWN”的信号变为高电平时,第二 JK触发器
Figure CN104202040AD00111
,第二 JK触发器4012处于“保持”工作状态。
[0099] 在第5时段的时钟信号CLK的上升沿504到来后,第二 JK触发器4012的输出Q(I)保持为1,第一 JK触发器4011的输出Q(O)翻转为0,第二 JK触发器
Figure CN104202040AD00112
,第二 JK触发器4012处于计数工作状态,在第5时段,时钟计数“Q(1)Q(0)”为“10”,如表一所示,由图5可见,当前时钟计数由“11”经过减法计数减I变为“10”,表征当前脉冲信号EN的低电平时长比高电平时长长;
[0100] 在第6时段的时钟信号CLK上升沿505来临后,第二 JK触发器4012的输出Q(I)翻转为0,第一 JK触发器4011的输出Q(O)翻转为1,一直到脉冲信号EN的下降沿到来为止,在第6时段,时钟计数“Q⑴Q(O) ”为“01”,如表一所示,由图5可见,当前时钟计数由“ 10”经过减法计数减I变为“01”,表明当前脉冲信号的低电平时长比高电平时长长,具体大于I时钟信号周期;
[0101] 当第6时段末,脉冲信号EN的下降沿到来时刻,加减法计数器403向图3所示的逻辑电路303输出此时的第二时钟计数信号“01”,逻辑电路303根据该第二时钟计数信号“01”输出逻辑电平信号。
[0102] 在第6时段末,当脉冲信号EN的下降沿到来后,跳变沿检测电路301向加减计数电路403输出复位信号,加减计数电路403复位,然后按照上述第1-6时段所述的原理工作,具体在此不作赘述。
[0103]对照图4、5以及表一以及上述分析可见,采用图3结构所示的电路可实现加减计数,且计数与比较合二为一,即计数的最终结果即为脉冲信号在高电平以及低电平的时间比较结果。本发明技术在实现逻辑电平检测的同时,可以极大程度地减小系统的面积,且采用图4所示结构电路,其电路结构简单易于实现,电路成本较低。
[0104] 需要说明的是,本实施例两位输出的加减计数电路403进行示意说明,但并不限于此,由实施例1以及本实施例的原理出发,可以采用任意位数输出的加减计数电路,其在任一第一跳变沿时刻输出的第二时钟计数信号对应上一脉冲周期的第一电平、第二电平时长的比较结果即可。
[0105] 譬如,设当前三位输出时,本实施例的加减计数电路603的除了包括图4所示电路外,还包括第三JK触发器4013、第二连接电路602。
[0106] 参见图6所示,第三JK触发器4013的时钟端“CLK”与时钟信号CLK的输入端连接,J触发端“J(2) ”以及K触发端“K⑵”共同通过第二组连接电路602与第一 JK触发器4011、第二 JK触发器4012的输出端“Q(0)”、“Q⑴”以及反相输出端
Figure CN104202040AD00121
连接。具体是:
[0107] 第二连接电路602中的第一与门电路6021的第一输入端通过一非门与脉冲信号EN的输入端连接,其他两输入端分别与第一 JK触发器4011、第二 JK触发器4012的输出端"Q(O) ”、“Q(l) ”连接,第二连接电路602中的第二与门电路6022的第一输入端与脉冲信号EN的输入端连接,其他两输入端分别与第一 JK触发器4011、第二 JK触发器4012的反相输入端
Figure CN104202040AD00122
连接,第二连接电路602中的或门6023的两输入端分别于本第二连接电路602中的第一与门电路6021、第二与门电路6022的输出端连接,输出端与第三JK触发器4013的J触发端“ J (2) ”以及K触发端“K⑵”共同连接。
[0108] 在第一 JK触发器4011、第二 JK触发器4012、第三JK触发器4013的输出端输出三位的第二时钟计数信号:Q(2)Q(1)、Q(0)。
[0109] 由图4、6示意原理出发,同理可以采用η个JK触发器,(η_1)组连接电路组成可输出η位输出的第二时钟计数信号的加减计数电路。
[0110] 以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。

Claims (10)

1.一种位电平检测方法,其特征是,包括: 接收脉冲信号; 当所述脉冲信号由第一电平跳变为第二电平的第一跳变沿到来时刻开始,根据预定的时钟信号,由零开始对所述时钟信号进行加法计数,得到第一时钟计数, 当所述脉冲信号由所述第二电平跳变为所述第一电平的第二跳变沿到来时刻开始,根据所述时钟信号,在当前所述第一时钟计数基础上对所述时钟信号进行减法计数,得到第二时钟计数,输出所述第二时钟计数信号, 在下一所述第一跳变沿到来时刻,根据当前输出的所述第二时钟计数信号,输出逻辑电平信号。
2.根据权利要求1所述的位电平检测方法,其特征是, 所述第一电平为高电平,所述第二电平为低电平,所述第一跳变沿为下降沿。
3.根据权利要求1所述的位电平检测方法,其特征是, 根据当前输出当前的所述第二时钟计数信号,输出逻辑电平信号,包括: 当所述第二时钟计数信号不为零时,输出低电平的所述逻辑电平信号,否则,输出高电平的所述逻辑电平信号。
4.根据权利要求1或2或3所述的位电平检测方法,其特征是, 根据当前输出当前的所述第二时钟计数信号,输出逻辑电平信号,包括: 接收所述第二时钟计数信号,对所述第二时钟计数信号的各位进行或运算,输出逻辑信号; 在下一所述第一跳变沿到来时刻,对当前接收的所述逻辑信号取反输出,即得所述逻辑电平信号。
5.根据权利要求1所述的位电平检测方法,其特征是, 所述第一电平为低电平,所述第二电平为高电平,所述第一跳变沿为上升沿。
6.一种位电平检测电路,其特征是,包括: 跳变沿检测电路,用于监测脉冲信号跳变沿,当所述脉冲信号由第一电平跳变为第二电平的第一跳变沿到来时,向加减计数电路的复位端输出复位信号,以供所述加法计数器复位; 所述加减计数电路,用于当所述第一跳变沿到来时刻开始,根据预定的时钟信号,由零开始对所述时钟信号进行加法计数,得到第一时钟计数,当所述脉冲信号由所述第二电平跳变为所述第一电平的第二跳变沿到来时刻开始,根据所述时钟信号,在当前所述第一时钟计数基础上对所述第一时钟信号进行减法计数,得到第二时钟计数,向逻辑电路输出所述第二时钟计数信号; 所述逻辑电路,用于在所述第一跳变沿到来时刻,根据当前输入的所述第二时钟计数信号,输出逻辑电平信号。
7.根据权利要求6所述的位电平检测电路,其特征是, 所述第一电平为高电平,所述第二电平为低电平,所述第一跳变沿为下降沿。
8.根据权利要求6或7所述的位电平检测电路,其特征是, 所述逻辑电路包括: 或门电路,用于对所述第二时钟计数信号进行或运算,向第一触发器输出逻辑信号; 所述第一触发器,用于在所述第一跳变沿到来时刻,对当前接收的所述逻辑信号取反输出,即得所述逻辑电平信号。
9.根据权利要求6或7所述的位电平检测电路,其特征是, 所述加减计数电路包括:n个JK触发器、(η-1)组连接电路,其中η为任一等于或者大于2的自然数, 各组所述连接电路分别由第一与门电路、第二与门电路以及或门电路组成, 各所述JK触发器的时钟端与所述时钟信号的输入端连接, 所述第一 JK触发器的J触发端以及K触发端共同与电源端连接, 任一第(i) JK触发器的J触发端以及K触发端共同通过第(1-1)连接电路与第⑴JK触发器至第(1-1) JK触发器的输出端连接, 第(1-Ι)连接电路中的第一与门电路的一输入端通过一非门与所述脉冲信号的输入端连接,其他输入端分别与第(I) JK触发器至第(1-1) JK触发器的输出端连接, 所述第(1-1)连接电路中的第二与门电路的一输入端与所述脉冲信号的输入端连接,其他输入端分别与第(I) JK触发器至第(1-1) JK触发器的输出端的反相输出端连接, 所述第(1-Ι)连接电路中的第一与门电路、第二与门电路的输出端分别与所述第(1-Ι)连接电路中的或门电路的输入端连接,所述或门电路的输出端与所述第i触发器的J触发端以及K触发端共同连接, 所述i为任一大于2小于或者等于η的自然数; 各所述JK触发器输出端输出的信号组成所述第二时钟计数信号。
10.根据权利要求6所述的位电平检测电路,其特征是, 所述第一电平为低电平,所述第二电平为高电平,所述第一跳变沿为上升沿。
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