CN105204600B - 一种i2c总线复用实现集成芯片复位方法、系统及电子设备 - Google Patents
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Abstract
本发明提供一种I2C总线复用实现集成芯片复位系统，包括：N个第一集成芯片，和M个第二集成芯片；N，M大于等于1；中央处理模块，通过I2C总线与所述N个第一集成芯片连接，用于发送第一控制信号以控制N个第一集成芯片的读写操作，或在M个第二集成芯片发生特定状况时，发送满足第二集成芯片复位要求的第二控制信号以控制M个第二集成芯片的复位操作；逻辑控制模块，通过I2C总线中串行时钟线与中央处理模块连接，及与M个第二集成芯片连接，用于接收中央处理模块输出的第二控制信号，将第二控制信号经过逻辑处理后转换成令第二集成芯片复位的复位信号。本发明节省专用的复位芯片，节省GPIO口，减少外围电路，PCB布线更加方便。
Description
技术领域
本发明属于电子计算领域，涉及一种复位方法及系统，特别是涉及一种I2C总线复用实现集成芯片复位方法、系统及电子设备。
背景技术
在多子卡系统产品中，经常出现中央处理器的控制引脚资源匮乏不能满足子卡需求的现象。并且在产品的运行期间，如果某个芯片出现问题，需要进行局部复位，就需要在不断电的情况输出一个复位信号去复位这个芯片；通常情况下芯片的复位都是通过专门的复位芯片或者专门的GPIO口或者是CPLD等来复位，GPIO口和CPLD都可以在设备运行过程中对某一个芯片复位，而复位芯片通常只能上电复位，需要专门外围电路的辅助处理才能在不断电的情况下复位芯片，这些方式都是单一的针对要被复位的芯片输出对应的复位信号，信号线直接连接到被复位芯片的复位引脚，且不能用作其他功能，这样不仅需要专门的复位芯片及其配合的外围电路或者是有足够的GPIO口，或者要通过CPLD来实现，但是由于实际情况中往往会出现GPIO口不够用或者是整机不需要CPLD，这样就必须要增加复位芯片，而复位芯片要满足在线对某一芯片复位就需要复杂的外围电路配合，不仅增加了成本，还使线路复杂化，占用PCB空间。
因此，如何提供一种I2C总线复用实现集成芯片复位方法、系统及电子设备，以解决现有技术中多子卡系统产品在运行期间，若其中的一个集成芯片出现问题时，出现没有足够的 GPIO口，且需要专门的复位芯片，该复位芯片需要很多复杂的外围电路配合导致增加成本，线路复杂化，占用PCB空间等种种缺陷，实已成为本领域从业者亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种I2C总线复用实现集成芯片复位方法、系统及电子设备，用于解决现有技术中多子卡系统产品在运行期间，若其中的一个集成芯片出现问题时，出现没有足够的GPIO口，且需要专门的复位芯片，该复位芯片需要很多复杂的外围电路配合导致增加成本，线路复杂化，占用PCB空间的问题。
为实现上述目的及其他相关目的，本发明一方面提供一种I2C总线复用实现集成芯片复位系统，包括：N个第一集成芯片，和M个第二集成芯片；其中，N，M大于等于1的整数；中央处理模块，通过所述I2C总线与所述N个第一集成芯片连接，用于发送第一控制信号以控制所述N个第一集成芯片的读写操作，在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；逻辑控制模块，通过所述I2C总线中串行时钟线与所述中央处理模块连接，及与所述M个第二集成芯片连接，用于接收所述中央处理模块输出的第二控制信号，将第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号；所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为 100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；所述第二控制信号为时钟频率小于100KHz的脉冲信号。
可选地，所述逻辑控制模块包括第一逻辑处理单元和第二逻辑处理单元；其中，所述第一逻辑处理单元计算暂稳定脉冲宽度，暂稳定脉冲宽度为10us，检测到所述第二控制信号的脉冲频率高于50KHz时，产生始终处于稳定高电平状态的第三控制信号，所述第三控制信号与所述第二控制信号输入所述第二逻辑处理单元后产生防止误复位的第四控制信号。
可选地，所述第一逻辑处理单元计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲宽度高于暂稳定脉冲宽度时，产生处于低电平状态的第五控制信号，将所述第五控制信号与所述第二控制信号输入所述第二逻辑处理单元产生执行复位操作的复位信号。
可选地，所述第一逻辑处理单元为单稳态触发器，所述第二逻辑处理单元为或门。
可选地，每一所述第二集成芯片都配置有复位时间，满足所述第二集成芯片复位要求是指输出所述第二控制信号的时间长度需大于所述集成芯片的复位时间。
可选地，所述中央处理模块包括N个GPIO口，所述GPIO口用于模拟所述I2C总线的串行数据线和串行时钟线以控制所述第一集成芯片；所述中央处理模块用于控制所述第一集成芯片的读写操作，当所述中央处理模块在控制所述第一集成芯片的读写操作时，不会执行对所述第二集成芯片的复位操作。
本发明另一方面还提供一种电子设备，包括：I2C总线复用实现集成芯片复位系统。
本发明又一方面还提供一种I2C总线复用实现集成芯片复位方法，应用于包括N个第一集成芯片和M个第二集成芯片的电子设备中，N，M大于等于1的整数，其特征在于，所述I2C总线复用实现集成芯片复位方法包括以下几个步骤：发送第一控制信号以控制N个第一集成芯片的读写操作；在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；接收所述第二控制信号，将该第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号；所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为 100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；所述第二控制信号为时钟频率小于100KHz的脉冲信号。
如上所述，本发明的I2C总线复用实现集成芯片复位方法、系统及电子设备，具有以下有益效果：
本发明的I2C总线复用实现集成芯片复位方法、系统及电子设备采用对I2C时钟线的复用的形式来对集成芯片进行复位，这样不仅节省了专门的复位芯片，节省GPIO口，而且减少外围电路，节省成本，线路简单，PCB布线更加方便。
附图说明
图1显示为本发明的I2C总线复用实现集成芯片复位系统的原理结构示意图。
图2显示为本发明的I2C总线复用实现集成芯片复位系统的一种实施方式电路图。
图3显示为本发明的电子设备的原理结构示意图。
图4显示为本发明的I2C总线复用实现集成芯片复位方法一流程示意图。
图5显示为本发明的I2C总线复用实现集成芯片复位方法另一流程示意图。
元件标号说明
1 电子设备
10 I2C总线复用实现集成芯片复位系统
101 第一集成芯片
102 第二集成芯片
103 中央处理模块
104 逻辑控制模块
1041 第一逻辑处理单元
1042 第二逻辑处理单元
S1 步骤
S1’～S2’ 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明所述的I2C总线复用实现集成芯片复位方法、系统及电子设备的技术原理如下：
本发明中的control IC or CPU的GPIO口来模拟输出I2C的时钟线和数据线来做控制信号线，控制多个IC(集成芯片)，因为I2C控制芯片的地址为7位，所以当然还可以有更多的IC被控制，I2C的时钟信号同时输出到单稳态触发器的输入端，单稳态触发器的输出端，和I2C的时钟信号经过或门之后输出reset信号，进而去复位需要被复位的芯片。
实施例
本实施例提供一种I2C总线复用实现集成芯片复位系统10，请参阅图1，显示为I2C总线复用实现集成芯片复位系统的原理结构示意图，并请参阅图2，显示为I2C总线复用实现集成芯片复位系统的一种实施方式电路图。如图1所示，所述I2C总线复用实现集成芯片复位系统10包括：N个第一集成芯片101、M个第二集成芯片102；其中，N，M大于等于1 的整数；中央处理模块103、及逻辑控制模块104。在本实施例中，N＝2，M＝1。每一所述第二集成芯片102都配置有复位时间。
所述中央处理模块103通过所述I2C总线与所述2个第一集成芯片101连接，用于发送第一控制信号以控制所述N个第一集成芯片101的读写操作，或在所述M个第二集成芯片102发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作。在本实施例中，所述中央处理模块103中的GPIO1和GPIO2输出I2C的两个信号，时钟位I2C_SCL和数据位I2C_SDA，I2C_SCL和I2C_SDA作为访问控制线分别接到第一集成芯片IC1和第一集成芯片IC2的I2C接口上，I2C_SCL接到第一集成芯片10 1的时钟SCL引脚，I2C_SDA接到第一集成芯片101的信号SDA引脚上，I2C的信号线接到被控制IC来实现I2C的原有的访问控制功能。第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为100KHz的标准模式、时钟频率为400KHz的快速模式、及时钟频率为3.4MHz的高速模式，即I2C的时钟速率。根据I2C协议标准时钟低电平周期的最小值为4.7us。当I2C用作控制访问功能时，GPIO按照I2C协议正常输出满足I2C要求的时钟信号和数据信号，来控制第一集成芯片101(IC1和IC2)。所述中央处理模块103一次只能访问控制一个第一集成芯片101。在所述中央处理模块103访问控制第一集成芯片101时发送的第一控制信号可保证对第二集成芯片102不发生误复位动作。所述中央处理模块包括N个与所述第一集成芯片101数量匹配的GPIO口，所述GPIO口用于模拟所述I2C总线的串行数据线和串行时钟线以控制所述第一集成芯片101；所述中央处理模块103用于控制所述第一集成芯片的读写操作，当所述中央处理模块103在控制所述第一集成芯片的读写操作时，不会执行对所述第二集成芯片的复位操作。
在本实施例中，所述I2C总线复用实现集成芯片复位系统10还包括用于检测所述第二集成芯片的检测模块，所述检测模块可集成在所述中央处理模块103中，也与所述中央处理模块103连接。当所述检测模块检测到所述第二集成芯片102出现问题，例如，出现故障时，告知所述中央处理模块103。
在所述M个第二集成芯片发生特定状况时，所述中央处理模块103发送满足所述第二集成芯片102复位要求的第二控制信号，满足所述第二集成芯片复位要求是指输出所述第二控制信号的时间长度需大于所述集成芯片的复位时间。同时，所述第二控制信号的时钟频率不满足I2C协议标准，因此，不会引起第一集成芯片IC1和IC2的误操作。在本实施例中，所述第二控制信号为时钟频率小于100KHz的脉冲信号。
通过所述I2C总线中串行时钟线与所述中央处理模块连接，及与所述M个第二集成芯片 102连接的逻辑控制模块104用于接收所述中央处理模块103输出的第二控制信号，将第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号。如图1、2所示，所述逻辑控制模块104包括第一逻辑处理单元1041和第二逻辑处理单元1042。
在本实施例中，所述逻辑处理包括：
所述第一逻辑处理单元1041计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲频率高于50KHz时，产生始终处于稳定高电平状态的第三控制信号，所述第三控制信号与所述第二控制信号输入所述第二逻辑处理单元1042后产生防止误复位的第四控制信号。或
所述第一逻辑处理单元1041计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲宽度高于暂稳定脉冲宽度时，产生处于低电平状态的第五控制信号，将所述第五控制信号与所述第二控制信号输入所述第二逻辑处理单元1042产生执行复位操作的复位信号。其中，所述第一逻辑处理单元1041为单稳态触发器，所述第二逻辑处理单元1042为或门。
如图2所示，本实施例中采用了单稳态触发器和或门对第二控制信号(时钟信号)处理来输出对IC3复位的复位信号。当I2C_SCL作为复位的命令使用时，要通过GPIO控制引脚将I2C的时钟信号置一段时间的低电平，该低电平信号输入到单稳态触发器1041的第1输入引脚，经过单稳态触发器1041的处理之后从第4引脚输出和I2C_SCL信号一起输入到或门1042，这样保证在单稳态触发器1041输出信号为低电平，且同时I2C_SCL输出为低电平时或门输出的信号才是复位信号，且为最终的复位信号，可以复位IC3而且不会因时钟信号在I2C 工作模式时引起误动作。为了防止误触发单稳态触发器1041输出端的低电平脉冲宽度大于 I2C协议标准时钟低电平周期的最小值4.7us，也就是单稳态触发器要屏蔽高于一定频率的时钟信号。
在本实施例中，所述单稳态触发器的脉冲输出tw＝K×REXT×CEXT为暂稳态脉冲，其中， REXT为延迟电阻，等于10K，CEXT为延迟电容，等于1nF，K为增益系数，等于1，所述暂稳态脉冲宽度为10us，只要时钟I2C_SCL输出的频率高于50KHz时，单稳态触发器的输出端输出的信号始终为稳定的高电平状态，此信号和I2C_SCL一起输入或门U2之后输出为高电平，不会发生复位误动作；而只有设定时钟I2C_SCL输出的低电平的时间高于10us，在单稳态触发器的输出引脚就能产生一个低电平，该低电平和时钟信号一起经过或门之后输出才是低电平的复位信号，此时可以复位IC3。
本实施例所述的I2C总线复用实现集成芯片复位系统采用对I2C时钟线的复用的形式来对集成芯片进行复位，这样不仅节省了专门的复位芯片，节省GPIO口，而且减少外围电路，节省成本，线路简单，PCB布线更加方便。
本实施例还提供一种电子设备1，请参阅图3，显示为电子设备的原理结构示意图。如图 3所示，所述电子设备1包括上述的I2C总线复用实现集成芯片复位系统10。
本实施例还提供一种I2C总线复用实现集成芯片复位方法，应用于包括N个第一集成芯片和M个第二集成芯片的电子设备中，N，M大于等于1的整数。请参阅图4和图5，显示为I2C总线复用实现集成芯片复位方法流程示意图。如图4、5所示，所述I2C总线复用实现集成芯片复位方法包括以下几个步骤：
S1，发送第一控制信号以控制N个第一集成芯片的读写操作；或
S1’，检测所述第二集成芯片，在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作。
S2’，接收所述第二控制信号，将该第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号。
在本实施例中，满足所述第二集成芯片复位要求是指输出所述第二控制信号的时间长度需大于所述集成芯片的复位时间。
所述逻辑处理包括：
计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲频率高于50KHz时，产生始终处于稳定高电平状态的第三控制信号，输入所述第三控制信号与所述第二控制信号，并将所述第三控制信号与所述第二控制信号通过或处理，产生防止误复位的第四控制信号；或
计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲宽度高于暂稳定脉冲宽度时，产生处于低电平状态的第五控制信号，输入所述第五控制信号与所述第二控制信号，并将所述第五控制信号与所述第二控制信号通过或处理，产生执行复位操作的复位信号。
综上所述，本发明所述的I2C总线复用实现集成芯片复位方法、系统及电子设备采用对 I2C时钟线的复用的形式来对集成芯片进行复位，这样不仅节省了专门的复位芯片，节省GPIO 口，而且减少外围电路，节省成本，线路简单，PCB布线更加方便。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种I2C总线复用实现集成芯片复位系统，其特征在于，包括：
N个第一集成芯片，和M个第二集成芯片；其中，N，M大于等于1的整数；
中央处理模块，通过所述I2C总线与所述N个第一集成芯片连接，用于发送第一控制信号以控制所述N个第一集成芯片的读写操作；在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；所述特定状况是指满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位；
逻辑控制模块，通过所述I2C总线中串行时钟线与所述中央处理模块连接，及与所述 M个第二集成芯片连接，用于接收所述中央处理模块输出的第二控制信号，将第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号；所述第二控制信号为时钟频率小于100KHz的脉冲信号。
2.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述逻辑控制模块包括第一逻辑处理单元和第二逻辑处理单元；其中，所述第一逻辑处理单元计算暂稳定脉冲宽度，暂稳定脉冲宽度为10us，检测到所述第二控制信号的脉冲频率高于50KHz时，产生始终处于稳定高电平状态的第三控制信号，所述第三控制信号与所述第二控制信号输入所述第二逻辑处理单元后产生防止误复位的第四控制信号。
3.根据权利要求2所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述第一逻辑处理单元计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲宽度高于暂稳定脉冲宽度时，产生处于低电平状态的第五控制信号，将所述第五控制信号与所述第二控制信号输入所述第二逻辑处理单元产生执行复位操作的复位信号。
4.根据权利要求2或3所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述第一逻辑处理单元为单稳态触发器，所述第二逻辑处理单元为或门。
5.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：每一所述第二集成芯片都配置有复位时间，满足所述第二集成芯片复位要求是指输出所述第二控制信号的时间长度需大于所述集成芯片的复位时间。
6.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述中央处理模块包括N个GPIO口，所述GPIO口用于模拟所述I2C总线的串行数据线和串行时钟线以控制所述第一集成芯片；所述中央处理模块用于控制所述第一集成芯片的读写操作，当所述中央处理模块在控制所述第一集成芯片的读写操作时，不会执行对所述第二集成芯片的复位操作。
7.一种电子设备，其特征在于，包括：
如权利要求1-6中任一所述的I2C总线复用实现集成芯片复位系统。
8.一种I2C总线复用实现集成芯片复位方法，应用于包括N个第一集成芯片和M个第二集成芯片的电子设备中，N，M大于等于1的整数，其特征在于，所述I2C总线复用实现集成芯片复位方法包括以下几个步骤：
发送第一控制信号以控制N个第一集成芯片的读写操作； 所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；
在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；所述第二控制信号为时钟频率小于100KHz的脉冲信号；所述特定状况是指满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位；
接收所述第二控制信号，将该第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号。
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