CN101958711A - 具有抖动脉宽调制控制器的数字锁相系统 - Google Patents

Abstract

本发明提供一种数字锁相环(DPLL)，有一个数字控制振荡器(DCO)，产生一组一由具有最高有效位(MSB)和一个最低有效位(LSB)的数字输入确定的输出时钟频率。LSB是由一个脉宽调制(PWM)控制器产生，是由一个输出时钟除以C的控制时钟进行时钟控制。参考时钟与输出时钟除以M的反馈时钟进行比较。对每个参考时钟周期，PWM控制器产生M/C个LSB，并载入它们到一个并-串行移位寄存器，连续传送LSB。脉宽是由一个精细数字环滤波器确定，这个精细数字环滤波器使用一个高时间分辨率过滤相位比较结果。粗调数字环滤波器使用一个低时间分辨率，从相位比较结果产生MSB。通过随机选择高电平或低电平脉冲并随机调整脉宽，抖动(dither)PWM的LSB波形。

Description

具有抖动脉宽调制控制器的数字锁相系统

【技术领域】

本发明涉及数字锁相环(PLL)，特别涉及使用脉宽调制(PWM)控制的数字锁相系统。

【背景技术】

锁相环(PLL)被广泛用于为各种系统产生时钟。最近，模拟PLL已经被数字PLL代替。这种数字PLL的数字控制较少受噪音影响，且耗能较少。

但是，数字锁相系统有量化误差，这会导致有限相位误差。这种量化误差不会出现在模拟系统里。由数字振荡产生的这种有限相位误差出现在输出时钟上。但是，这种有限的相位误差会被反馈分频器放大，并被施加到相位比较器。对输入时钟的跟踪能力弱，最终导致周期抖动(period jitter)增加，形式上就是大的近端相位噪声(close-in phase noise)。

图1是在现有技术的一个数字锁相系统里的估计相位噪声曲线图。相位噪声被绘制成一个偏移振荡器中心频率(如2.4GHz)的偏频函数。图1显示相位噪声在低的偏频上很高。但是，对大频偏来说，这种相位噪声很低。

近端相位噪声问题的一种解决方案是使用delta-sigma调制器(DSM)来控制数字数值的最低有效位(LSB)，该数字数值作为数字控制振荡器(DCO)的输入。DSM反馈时钟以改善量化误差，并降低有限相位误差。越低的有限相位误差(其被反馈分频器放大)会导致在前端更准确的相位跟踪，从而降低近端相位噪声。

图2是现有技术的一个使用delta-sigma调制器(DSM)的数字锁相系统里估计相位噪声的曲线图。与图1内的标准数字相位系统(点线)相比，DSM(实线)有一个更低的近端相位误差，在此例子里减少了大约30dB的相位误差。

但是，DSM产生一个更大的远端相位误差，从图2内较高频率上可以看出。通过DSM，相位噪声从近端被转移到远端。当使用较高频率时，周期抖动(period jitter)可能更高。DSM运行得越靠近输出时钟的频率，从近端转移到远端频率区域的相位噪声越大。

DSM的另一个问题是DSM在高频率上运行，在这些高频率上运行需要较高耗能。当DSM与逻辑系统如系统单芯片(SOC)集成在一起时，高速逻辑会施加压力在逻辑系统上。

期望有一种数字锁相系统，其能够改善相位跟踪，而不会将相位噪声从近端转移到远端频率区域。期望有一种代替delta-sigma调制器(DSM)的控制电路。期望有一种只有极少电路在高频率上运行的控制电路，其能够降低能耗和电路复杂性。也期望有一种使用抖动(dithering)来降低杂散噪声(spur noise)的控制电路。

【附图说明】

图1是现有技术的一个数字锁相系统里的估计相位噪声的曲线图。

图2是现有技术的一个使用delta-sigma调制器(DSM)的数字锁相系统里的估计相位噪声的曲线图。

图3是一个具有脉宽调制(PWM)控制的数字锁相环(PLL)的示意图。

图4是显示数字控制振荡器(DCO)运行的曲线图。

图5显示PWM控制器。

图6显示使用一个并-串行(parallel-to-serial)移位寄存器由PWM控制器20产生的脉冲。

图7是一个简单例子的由PWM控制器产生的LSB波形。

图8是一个更复杂例子的由PWM控制器产生的LSB波形。

图9A-B显示LSB的脉宽调制如何改变来自数字控制振荡器(DCO)的输出时钟频率。

图10显示一个随机化的PWM控制器。

图11显示随机选择的和调整的LSB波形的抖动(dithering)。

图12是一个并-串行移位寄存器的示意图。

图13是一个PWM数字锁相系统和delta-sigma调制器(DSM)系统的相位噪声图。

图14是由数字控制振荡器输出的时钟的功率谱曲线图。

【发明详述】

本发明涉及改进的数字锁相系统。根据特定实施的上下文及其要求，以下描述使本领域技术人员能够制作和使用本发明。对优选实施例的各种改进对本领域技术人员而言是显而易见的，在此定义的普遍原理可以被应用到其它实施例。因此，本发明不是意在受限于在此所示和所述的特定实施例，而是属于与在此披露的原理和新颖性特征一致的最广的范围内。

发明人已经发现，脉宽调制(PWM)控制电路可以代替delta-sigma调制器(DSM)，并能够降低近端相位噪声。使用PWM控制，远端相位噪声并不显著增加，跟使用DSM的情况不一样，。PWM控制电路的许多部件能够在一个较低的时钟速率(clock rate)上运行，从而降低能耗。抖动(dithered)脉冲上升或下降时间可以被用来降低杂散功率和噪声尖峰。

图3是一个具有脉宽调制(PWM)控制的数字锁相环(PLL)的示意图。输出时钟CK_DCO是由数字控制振荡器(DCO)24产生。CK_DCO的频率取决于DCO 24的输入值。DCO 24的输入值是一组具有MSBs和LSB的数位字。

输出时钟CK_DCO通过反馈分频器32反馈而产生分频时钟CK_DIV，其频率是CK_DCO输出频率的1/M，其中M是整数(1，2，3，…)。在一些系统里，M经常是一个很大的数字，如100或者更大。

时间数字转换器(TDC)10有一个相位比较器，其比较输入参考时钟CK_REF的相位和反馈分频时钟CK_DIV的相位。TDC 10以两个不同的时间分辨率运行。使用一个低分辨率1/Trsln1的相位比较是由TDC 10里的粗调分解器16执行，由粗调数字环滤波器12过滤以产生最高有效位(MSBs)而输入到DCO 24。

使用一个高分辨率1/Trsln2的相位比较是由TDC 10里的精细分解器18执行，由精细数字环滤波器14过滤以产生信号DLF2。

脉宽调制(PWM)控制器20产生最低有效位(LSB)，其被输入到DCO 24。来自精细数字环滤波器14的DLF2数值确定PWM控制器20产生的LSB的脉宽。更准确地，DLF2确定工作周期或脉冲为高(high)的时钟周期的比例，而不是脉冲为高的绝对时间。LSB周期的长度是由控制分频器34确定，其将输出时钟CK_DCO除以C，其中C是一个整数。在稳态，由控制分频器34产生的控制时钟CK_M/C的频率是M/C乘以参考时钟CK_REF的频率。

对参考时钟CK_REF的每个脉冲，PWM控制器20产生M/C个LSB位表示一个脉冲。例如，当M＝10且C＝2时，控制时钟CK_M/C比CK_REF快5倍，在CK_REF的一个周期期间PWM控制器20产生5个LSB位表示一个脉冲。

反馈时钟CK_DIV被锁到参考时钟CK_REF，并有相同频率。由于反馈分频器32，输出时钟CK_DCO比CK_DIV快M倍。由于控制分频器34，控制时钟CK_M/C比输出时钟CK_DCO慢C倍。因此，控制时钟CK_M/C比CK_REF运行快M倍和慢C倍(即M/C倍)。

参考时钟CK_REF被施加到PWM控制器20、粗调数字环滤波器12和精细数字环滤波器14、以及在这些模块之间的时钟数字值和信号上。粗调数字环滤波器12和精细数字环滤波器14进行累加blocks(perform integrations)，降低相位误差到+/-1/trsln2。

图4是显示数字控制振荡器(DCO)运行的曲线图。DCO 24的输入值(图3)是一个具有多个MSB和1个或更多LSB的代码字(codeword)或数位字。例如，8-位数字值的范围是00到FF Hex。

随着数字值增加，振荡频率下降。例如，数字值F0产生一个399.1ps的输出时钟CK_DCO的周期。数字值F1产生一个400.1ps的输出时钟CK_DCO的周期，而数字值F2产生一个401.1ps的输出时钟CK_DCO的周期。输出时钟周期可以以1ps的步长进行调整。

图5显示PWM控制器。PWM控制器20接收来自精细数字环滤波器14的数值DLF2，接收控制分频器34的控制时钟CK_M/C，以及接收参考时钟CK_REF(其时钟控制PWM控制器20里的大多数逻辑)。由于M通常大于C，如M＝10，C＝1，CK_REF是一个比LSB更慢的时钟，从而能够降低能耗。由PWM控制器20产生的LSB是由一个并-串移位寄存器的一系列输出生成，该并-串行移位寄存器由更快的CK_M/C进行时钟控制。因此，PWM中只有并-串行寄存器在较高频率上运行，消耗功率，PWM控制器20里的剩余电路在较低频率上运行，从而降低整体能耗。

图6显示使用一个并-串行移位寄存器的PWM控制器20产生的脉冲。对CK_REF的每个周期，PWM控制器20产生M/C个LSB脉冲。在此例子里，C＝1，M＝10，CK_REF周期产生一个脉冲。

脉宽A，是由数值DLF2确定。低脉宽是B1+B2。PWM控制器20也能够产生一个B宽的低电平和A1+A2宽高电平的脉冲。对CK_REF的每个周期，把M/C位载入并-串行移位寄存器40。当脉冲为高电平时，一个1被载入到周期的M/C部分，当脉冲为低电平时，一个0被载入到周期的M/C部分。

在图6所示的例子里，并-串行移位寄存器40被载入三个1到产生波形的A1部分，然后四个0被载入到并-串行移位寄存器40的下四个位产生波形的B部分。最后，并-串行移位寄存其40的最后三位被载入1到波形的A2部分。实际上，并-串行移位寄存器40的所有10位可以并行载入，即同时载入。然后，并-串行移位寄存器40里的位通过控制时钟CK_M/C被连续移出，每次一位，到数字控制振荡器(DCO)24的LSB输入。

图7是一个简单例子的由PWM控制器产生的LSB波形。在此例子里，M＝10，C＝1。M和C的值是由电路设计者选择，或是可编程的，初始化时可以改变，但是在正常运行期间不会发生变化。反馈时钟CK_DIV相位锁定参考时钟CK_REF，使之有相同的周期T(REF)。

在T(REF)期间，由DCO 24产生的输出时钟CK_DCO(图3)有10个周期，因为反馈分频器32将CK_DCO除以M＝10而产生CK_DIV。由于控制分频器34，控制时钟CK_M/C比CK_DCO慢C倍，但是由于C＝1，CK_M/C与CK_DCO相同。

在每个T(REF)周期，PWM控制器20载入10位到并-串行移位寄存器40(图6)内。使用数值DLF2，PWM控制器20确定A1，B和A2的数值。在此例子里，A1是一个位长，B是5个位长，而A2是4个位长。当这10个位被连续移出并-串行移位寄存器40时，产生了一个低电平脉冲的LSB。

图8是在一个更复杂例子的由PWM控制器产生的LSB波形，在此例子里，M＝10，C＝2。

在T(REF)期间，由DCO 24产生的输出时钟CK_DCO(图3)有10个周期，因为反馈分频器32将CK_DCO除以M＝10以产生CK_DIV。由于控制分频器34，其将CK_DCO的每两个周期合并成CK_D/C的1个周期，控制时钟CK_M/C比CK_DCO慢C＝2倍。

对每个T(REF)周期，PWM控制器20仅载入5位到并-串行移位寄存器40(图6)内，因为M/C＝10/2＝5。使用数值DLF2，PWM控制器20确定A1，B和A2的数值。在此例子里，A1是一个位长，B是两个位长，A2是两个位长。当这5个位被连续移出并-串行移位寄存器40时，产生LSB的低电平脉冲。

在图8内，较高的C数值使得LSB被较慢的时钟驱动，从而降低能耗，但是相位跟踪没有图7例子准确。

图9A-B显示LSB的脉宽调制如何改变来自数字控制振荡器(DCO)的输出时钟的频率。在这些例子里，M＝10，C＝1。在图9A内，第一种模式是在所示周期T(REF)期间LSB都是0。对这种MSB数值和LSB＝0，数字控制振荡器(DCO)24产生的周期是399.1ps，如图4的数值F0。T_DCO的10个周期产生的CK_DIV周期是399.1ps×10＝3.991ns。

在图9A内，第二种LSB模式是第一位为高电平给A1，剩余9位为低电平電平给波形的B部分。当LSB＝1，数字控制振荡器(DCO)24产生的周期是400.1ps，如图4的数值F1。T_DCO的10个周期所产生的CK_DVI周期是400.1ps×1+399.1ps×9＝3.992ns。因此，A1＝1，B＝9的模式产生的周期，比B＝10的模式大0.001ns。

在图9A内，第三种LSB模式是首2个高电平给A1，最后2个高电平给A2，剩余6个低电平给生成波形的B部分。当LSB＝1时，数字控制振荡器(DCO)24产生的周期是400.1ps，而LSB＝0时是399.1ps。T_DCO的10个周期所产生的CK_DIV周期是

因此，A1＝2，B＝6，A2＝2的模式产生的周期，比B＝10模式大0.004ns。

在图9B内，第一种LSB模式是首3个高电平给A1，最后2个高电平给A2，剩余5个低电平给生成波形的B部分。当LSB＝1时，数字控制振荡器(DCO)24产生的周期是400.1ps，而LSB＝0时是399.1ps。T_DCO的10个周期所产生的CK_DIV周期是

因此，A1＝3，B＝5，A2＝2的模式产生的周期，比B＝10的模式大0.005ns。

在图9B内，第二种LSB模式是首个低电平给B1，最后一个低电平给B2，剩余8个高电平给生成波形的A部分。T_DCO的10个周期所产生的CK_DIV周期是

因此，B1＝1，A＝8，B2＝1的模式产生的周期，比B＝10的初始模式大0.008ns。

在图9B内，最后的LSB模式是所有10个高电平给生成波形的A部分。T_DCO的10个周期所产生的CK_DIV周期是

因此，A＝10的模式产生的周期，比B＝10的初始模式大0.010。

PWM控制器20能够动态地从图9A-B所示的那些LSB模式中和其它可能的波形中选择波形LSB模式，以动态地调整输出时钟。例如，当输出时钟比参考时钟稍微快时，TDC 10的相位比较会导致DLF2上升，增加A脉宽。对应较大数值的DLF2，PWM控制器20会提高LSB生成波形里A的位数目并降低B的位数目。例如，当PWM控制器20产生如图9A(A1+A2＝4)的第三波形，但是DLF2上升，PWM控制器20会提高A，如产生图9B内的第一波形，A1+A2＝5。如果DLF2增加较大数目，PWM控制器20可以跳到更大数值的A，如在图9B内最后2个波形上的A＝8或A＝10。当然较大的增加会导致MSB发生变化。

图10显示一个随机化的PWM控制器。如果在多个时钟周期上重复同一LSB模式，从这多个同一模式或从LSB模式之间的调制可以建立谐波。这些谐波的杂散功率可以在某些频率上导致噪声尖峰。这种谐波噪声是不受欢迎的。

能够调整PWM控制器20以随机化产生LSB波形。具有相同脉宽的不同波形模式被随机选择以抖动(dither)LSB波形。这种抖动(dithering)能够降低谐波噪声和杂散功率。

在参考时钟CK_REF的每个周期，模式产生器46产生一个有M/C个LSB的B1-A-B2(A)模式。在参考时钟CK_REF的每个周期，模式产生器48产生一个也有M/C个LSB位的A1-B-A2(B)模式。模式产生器46产生一个高电平脉冲，而模式产生器48产生一个低电平脉冲，因为A表示控制时钟周期的高部分，而B表示低部分。

多路复用器52选择来自模式产生器46的A模式或来自模式产生器48的B模式。对CK_REF的每个周期，随机产生器42产生一个新的随机数。随机产生器42的随机数使多路复用器52选择模式A或模式B。例如，随机产生器可以随机产生1或0，1使多路复用器52选择来自模式产生器46的模式A，而0使多路复用器52选择来自模式产生器48的模式B。

多路复用器52的随机选择模式被输入到长度调整器50，其同时接收来自精细数字环滤波器14(图3)的数值DLF2。对CK_REF的每个周期，长度调整器50也接收M/C并载入M/C个位到并-串行移位寄存器40。以控制时钟CK_M/C驱动的并-串行移位器串行移出这些位到数字控制振荡器(DCO)24的LSB。

使用来自精细数字环滤波器14的数值DLF2，长度调整器50确定高脉宽A或A1+A2。对每个参考时钟，随机产生器44产生一个新的随机数，当随机数是1时，该随机数调制A1和A2，或B1和B2。当随机数是0时，没有调制发生。例如，当多路复用器52选择模式A，当随机数是1时B1和B2被调制，但当随机数是0时没有调制。

图11是一个显示随机选择和调整的LSB波形作抖动(dithering)的输出输出波形。每个CK_REF周期有M/C个LSB位。在此例子里，M＝8和C＝1，从而每个T(REF)周期有8个LSB位。

LSB模式0是一个简单模式。这是一个A模式，对所有T(REF)周期都是一样。可能发生谐波，导致杂散功率和相位噪声尖峰。

LSB模式1是一个A模式(高电平脉冲)。由于相位跟踪引起的DLF2数值变化，A数值随着每个CK_REF发生变化。而且，在多个T(REF)周期上，B1和B2的数值被随机化。例如，有时B1大于B2，有时B2大于B1，只要B1+B2＝M/C-A。

LSB模式2是一个B模式(低电平脉冲)。由于相位跟踪引起的DLF2数值变化，A数值随着每个CK_REF发生变化，A＝A1+A2。而且，在多个T(REF)周期上，A1和A2的数值被随机化。B数值是M/C-A，其中M/C是每个T(REF)周期的控制时钟周期的数目，A、B、A1、A2、B1、B2表示为控制时钟周期的整数。

随机产生器42选择随机模式1或随机模式2。所选模式被输出作为LSB(RND1+2)，如图11内。在这些波形里，A1、A2是在选择之前被随机化，B1、B2是在选择之前被随机化，而在图10内，这些数值是在多路复用器52选择之后被随机化。这两个实施例需要考虑补充。

每个LSB波形被分成8个区域，其由8个LSB位控制。例如，在第一个T(REF)周期内，LSB位是00111100，如图11底部所示。在第一T(REF)周期内输出到DCO 24的LSB模式是一个A模式，其中B1＝2，A＝4和B2＝2。

在第二个周期内，随机数变化到2(或0)，选择B模式而不是A模式。从而该周期有A1＝4，B＝2和A2＝2，产生LSB模式位11110011。

在第三个周期内，随机数变化到1，选择A模式(模式1)。从而该周期有B1＝4，A＝2和B2＝2，产生LSB模式位00001100。

在第四个周期内，随机数仍然是1，再次选择A模式(模式1)。从而该周期有B1＝2，A＝5和B2＝1，产生LSB模式位00111110。

在最后一个周期内，随机数变化到2(或0)，选择B模式而不是A模式。从而该周期有A1＝2，B＝2和A2＝4，产生LSB模式位11001111。

这种在周期内随机交换所选模式和脉冲位置，调制了被施加到DCO24的LSB的上升沿或下降沿。LSB的这种随机调制能够降低可能发生的谐波的杂散噪声。

图12是一个并-串行移位寄存器的示意图。并-串行移位寄存器40内的数据被存储在电容器上，并被由时钟控制的逆变器移出。例如，通过激活设置信号S0，位0B0被设置，其闭合开关64、67以驱动B0和电容器62至高，以及驱动B0B和电容器66至低。通过激活重置信号RS1，可以重置位1，其闭合开关73、78以驱动B1和电容器72至低，以及驱动B1B和电容器76至高。

LSB数据可以被并行载入到并-串行移位寄存器40内，因为每个位有其自身的设置和重置信号。一旦所有位被载入到并-串行移位寄存器40，通过轮流施以脉冲CK_M/C及其逆CK_M/CB至高和低，这些位可以被向下移位(在附图里是向上)。逆变器60、61、70、71、80、81、90、91是高阻抗逆变器，当时钟为高时，它们驱动其输出至高或低(取决于数据输入)，但当时钟为低时，逆变器进入高阻抗状态。

图13是一个相位噪声图，其比较PWM数字锁相系统和一个delta-sigma调制器(DSM)系统。图13的PWM控制PLL(实线)产生一个比标准数字相位系统(点线)更低的近端相位误差，在此例子里减少的相位误差大约是30dB。

跟现有技术的非DSM PLL一样，PWM控制的PLL产生大约相同的远端相位误差，如在图13内的高频部分所示。相位噪声没有像DSM从近端转移到远端的情況。当使用更高频率时，周期抖动(period jitter)是合理的。

图14是数字控制振荡器的时钟输出的功率谱曲线图。图3的PWM控制PLL有一个大约2.4GHz的中心频率，其中能耗最高。虽然一些功率尖峰发生在谐波，但这些尖峰不太严重，因为如图10-11所示，LSB波形抖动(dithered)且被随机化。在图14，功率谱由一个1-欧姆的电阻器正态化。

当数字PLL在高频上运行时，尽管是高频但能耗不太严重。仅有并-串行移位寄存器40是在控制时钟CK_M/C的高频上运行，而PWM控制器20的模式产生器和随机产生器以及脉宽调整器都是在CK_REF的低参考频率上运行。对集成系统如芯片系统(SOC)，较低能耗是理想的。

相位跟踪得以改善，降低了近端相位噪声，又没有将相位噪声从近端转移到远端频率区域。电路复杂性也得以降低，特别是更少电路在最大频率上运行。由于抖动(dithering)降低杂散噪声，整体周期抖动(period jitter)得以减少。【其它实施例】

发明人也考虑补充了一些其它实施例。例如，M、C和其它参数的其它数值也是可能的，并可以进行替换。对一个特别应用，设计者可以稍微调整电路以获得期望结果，如对低功率应用提高C，其能够承受更多跟踪误差和相位噪声，或对高功率应用降低C。

功率和噪声的实际结果可能与附图内曲线图所示的结果会有所不同，其并非非常准确。相位噪声的数值可能随着区域不同而不同，抖动可能会影响从装置送出的曲线图或实际测量。特别地，绘制的结果可能随参数C不同而不同。

并-串行移位寄存器40可以利用各种技术进行实施。可以不同于动态地存储数据在电容器上，可以使用静态随机访问存储器(SRAM)单元或触发器。其它双稳态元件可以被用作数据存储。虽然已经描述了使用设置和重置信号并行载入并-串行移位寄存器40，但是数据可以被并行载入到诸如双稳态销存器的D-输入。也可以添加全局设置或重置信号以启动并-串行移位寄存器40。开关64、68…可以实施为p-信道晶体管，其接收设置信号的一个逆，开关63、67、73…可以实施为n-信道晶体管。也可以使用传输门。

虽然已经描述了单个LSB，但PWM控制器20能够产生2个LSB波形。尽管已经描述了交换A1和A2，但可以使用其它随机化技术，如将上升沿或下降沿增加或减去或移位1位。可以不同于使用两个随机产生器，可以使用一个随机产生器产生2个随机位。宽度A1、A2、B1、B2的随机化可以在选择A或B模式之前，而不是在如图10所示的模式选择之后。PWM控制器20在随机化期间可以从不止2个模式之间进行选择。模式选择步骤和A1、A2、B1、B2随机化可以在一个步骤里执行，通过集成逻辑如利用一个状态机控制，其接受一个随机数作为输入。

随机产生器可以产生伪随机数或一些预设数字序列，其有效地随机化波形。因此，随机数被理解为包括伪随机序列，在纯粹数学意义上不一定是随机的。

TDC 10的时间分辨率可以有如图所示的低和高分辨率，或者可以有其它更多可能的分辨率。相位比较器可以是一个D-型触发器(flip-flop)，以及一些组合逻辑或一些其它电路。粗调数字环滤波器12和精细数字环滤波器14可以包括数字集成器、数字信号处理器(DSP)或其它逻辑。其他控制信号如全局重置可以出现在实际电路里。

尽管已经描述了一个中心频率2.4GHz，可以替换为在其它频率上调谐的振荡器。信号和数值可以被缓冲、逆变、互补、过滤，或者在各种位置上发生变化以便用于各种目的。时钟也可以被缓冲、逆变或被其它信号量化，如关过滤缓冲、逆变或被量化，电(power down)或重置。

本发明的背景部分可以包括有关本发明的问题或环境的背景信息，而不仅仅是描述其他现有技术。因此，在背景部分内包含的材料并不是申请者所认同的现有技术。

在此描述的任何方法或过程是可以机器实施或计算机实施的，并意在由机器、计算机或其它装置执行，而并不是意在仅依靠人而不需要机器协助来执行。产生的有形结果可以包括报告或在显示器装置如计算机监控器、投影仪装置、音频产生装置和相关媒体装置上显示的其它机器生成的展示，并可以包括同样由机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。

描述的任何优势和好处不可能适合本发明的所有实施例。通常有一个或多个单词出现在“装置”之前。在“装置”之前的单词是一个参考权利要求元素的简易标记，而不是意在表达一个结构限制。这种“装置加功能”的权利要求意在不仅包括在此所述的用来执行此功能的结构及其结构等同物，而且包括等同的结构。例如，尽管钉子和螺丝钉具有不同的结构，但它们是等同的结构，因为它们都执行固定的功能。信号通常是电子信号，但也可以是光纤上的光信号。

为了描述本发明，前面已经描述了本发明的实施例。但是，这并不是穷尽性的或限制本发明的范围。根据本发明的上述教导，许多改进和变化是有可能的。本发明的范围并不受制于详细描述，而是受制于所附的权利要求。

Claims (20)

1.一个数字锁相环(DPLL)，包括：

一个参考时钟输入，其接收一个具有参考频率的参考时钟；

一个数字控制振荡器(DCO)，其产生一个具有输出频率的输出时钟，该输出频率是由一个数字振荡器输入确定，数字振荡器输入有最高有效位(MSB)和一个最低有效位(LSB)；

一个反馈分频器，其将输出时钟除以M以产生一个反馈时钟，其中当反馈时钟被相位锁定到参考时钟时，输出频率是参考频率的M倍，其中M是一个整数；

一个控制分频器，其将输出时钟除以C以产生一个控制时钟，其中输出频率是控制时钟的控制频率的C倍，其中当反馈时钟被相位锁定到参考时钟时，控制频率是参考频率的M/C倍，其中C是一个整数；

一个时间数字转换器(TDC)，其接收参考时钟和反馈时钟，TDC使用一个低时间分辨率执行反馈时钟和参考时钟的相位比较，以产生一个粗相位比较信号，并使用一个高时间分辨率以产生一个精细相位比较信号，其中与低时间分辨率相比，高时间分辨率有更小的时间量；

一个粗调数字环滤波器，其从TDC接收低时间分辨率，并产生MSB到DCO；

一个精细数字环滤波器，其从TDC接收高时间分辨率，并产生一个精细环滤波器数值；和

一个脉宽调制(PWM)控制器，其在参考时钟的每个周期产生M/C个的LSB位，M/C个的LSB位形成一个脉冲，其脉宽由来自精细数字环滤波器的精细环滤波器数值确定，对应控制时钟的每个周期，PWM控制器发送M/C个的LSB位中的一个位到DCO的数字振荡器输入，

由此，通过对应精细环滤波器数值来调制脉宽，PWM控制器产生LSB到数字控制振荡器。

2.根据权利要求1所述的DPLL，其中PWM控制器还包括：

一个并-串行移位寄存器，其在参考时钟的每个周期被并行载入M/C个LSB位，对应控制时钟，并-串行移位寄存器连续传送M/C个LSB位到DCO的数字振荡器输入LSB，其中在控制时钟的每个周期，传送M/C个LSB位中的一个不同的LSB位。

3.根据权利要求2所述的DPLL，其中C是2或者更大，M是10或者更大。

4.根据权利要求2所述的DPLL，其中PWM振荡器还包括：

第一随机产生器，其产生第一随机数；

一个选择器，其对应第一随机数选择一个所选模式作为一个低电平模式或一个高电平模式；

其中低电平模式表示一个具有脉宽的低电平脉冲；

其中高电平模式表示一个具有脉宽的高电平脉冲；

其中PWM控制器产生M/C个LSB位，以表示所选的模式，

由此低电平和高电平模式都是随机选择的。

5.根据权利要求4所述的DPLL，其中PWM控制器还包括：

第二随机产生器，其产生第二随机数；

一个长度调整器，其对应第二随机数调整由M/C个LSB位表示的低电平脉冲或高电平脉冲内的脉宽或位置；

由此，低电平和高电平模式都是随机选择的。

6.根据权利要求5所述的DPLL，其中第一随机产生器是由参考时钟进行时钟控制；

其中第二随机产生器是由参考时钟进行时钟控制；

其中并-串行移位寄存器的载入是与参考时钟同步；

其中并-串行移位寄存器的卸载是与控制时钟同步。

7.根据权利要求2所述的DPLL，其中PWM控制器还包括：

第一模式产生器，其对应参考时钟产生第一模式，具有一个由M/C个LSB位表示的低电平脉冲；

第二模式产生器，其对应参考时钟产生第二模式，具有一个由M/C个LSB位表示的高电平脉冲；

第一随机产生器，其对应参考时钟产生第一随机数；和

一个多路复用器，其接收第一模式和第二模式以及第一随机数，多路复用器对应第一随机数输出第一模式或第二模式作为一个所选的模式；

由此模式是由PWM控制器随机化的。

8.根据权利要求7所述的DPLL，其中PWM控制器还包括：

第二随机产生器，其对应参考时钟产生第二随机数；

一个调整器，接收来自多路复用器的所选模式，对应第二随机数调整所选模式里低电平脉冲的位置或高电平脉冲的位置；

由此，通过调整低电平或高电平脉冲的位置，模式是由PWM控制器随机化的。

9.根据权利要求8所述的DPLL，其中当PWM控制器随机化模式时，DCO产生的输出时钟在更高频率上有减小的杂散功率相位噪声。

10.一个数字锁相系统，包括：

一个数字相位比较器，其接收一个参考时钟和一个反馈时钟，并产生一个粗略相位比较结果和一个精细相位比较结果；

一个粗数字环滤波器，粗略过滤相位比较结果以产生最高有效位(MSB)；

一个精细数字环滤波器，精细过滤相位比较结果以产生一个精细滤波器数值；

一个脉宽调制(PWM)控制器，其产生最低有效位(LSB)的一个模式，其表示一个脉冲，具有由精细滤波器数值所确定的脉宽；

一个并-串行移位寄存器，其由PWM控制器并行载入LSB模式；

一个数字控制振荡器(DCO)，其有一个数字输入，接收MSB和LSB，并产生一个输出时钟；

一个反馈分频器，其接收输出时钟，并产生反馈时钟；和

一个控制分频器，其接收输出时钟，并产生一个控制时钟；

其中并-串行移位寄存器将LSB模式移到DCO的数字输入，其中对应控制时钟，LSB模式被连续传送到数字输入；

由此对应精细滤波器数值，调制LSB模式的脉宽。

11.根据权利要求10所述的数字锁相系统，其中PWM控制器还包括：

一个低电平模式产生器，其通过载入A1高位到并-串行移位寄存器的第一A1位、载入B低位到并-串行移位寄存器的中间B位、以及载入A2高位到并-串行移位寄存器的最后A2位，而产生LSB模式；

其中A1+A2表示由低电平模式产生器产生的模式的由精细滤波器数值所确定的脉宽；

一个高电平模式产生器，其通过载入B1低位到并-串行移位寄存器的第一B1位、载入A高位到并-串行移位寄存器的中间A位、以及载入B2低位到并-串行移位寄存器的最后B2位，而产生LSB模式；

其中A表示由高电平模式产生器产生的模式的由精细滤波器数值所确定的脉宽；

其中A、B、A1、A2、B1、B2是整数。

12.根据权利要求11所述的数字锁相系统，其中反馈分频器将输出时钟除以M以产生反馈时钟；

其中控制分频器将输出时钟除以C以产生控制时钟；

其中M和C都是整数。

13.根据权利要求12所述的数字锁相系统，其中在参考时钟的每个周期，PWM控制器载入M/C个位到并-串行移位寄存器。

14.根据权利要求13所述的数字锁相系统，其中A1+B+A2等于M/C；

其中B1+A+B2等于M/C。

15.根据权利要求11所述的数字锁相系统，其中PWM控制器还包括：

一个随机产生器，其随机选择来自高电平模式产生器或低电平模式产生器的模式，用于载入到并-串行移位寄存器内；

由此低电平和高电平模式被随机选择，以抖动(dither)LSB并传送到DCO数字输入。

16.根据权利要求15所述的数字锁相系统，其中PWM控制器还包括：

一个随机发生器，其对低电平模式产生器随机交换A1和A2，对高电平模式产生器随机交换B1和B2，然后载入到并-串行移位寄存器；

由此模式被随机交换，以抖动(dither)LSB并传送到DCO数字输入。

17.一个低相位噪声数字锁相环，包括：

一个参考时钟输入，其接收一个具有参考频率的参考时钟；

数字控制振荡器(DCO)装置，用于产生一个具有输出频率的输出时钟，该输出频率是由一个数字振荡器输入确定，数字振荡器输入有最高有效位(MSB)和一个最低有效位(LSB)；

反馈分频器装置，用于将输出时钟除以M以产生一个反馈时钟，其中当反馈时钟被锁相到参考时钟时，输出频率是参考频率的M倍，其中M是一个整数；

控制分频器装置，用于将输出时钟除以C以产生一个控制时钟，其中输出频率是控制时钟的控制频率的C倍，其中当反馈时钟被相位锁定到参考时钟时，控制频率是参考频率的M/C倍，其中C是一个整数。

时间数字转换器(TDC)装置，其接收参考时钟和反馈时钟，使用一个低时间分辨率用于粗略比较反馈时钟和参考时钟的相位，以产生一个粗略相位比较信号，并使用一个高时间分辨率，用于精细比较反馈时钟和参考时钟的相位，以产生一个精细相位比较信号，其中与低时间分辨率相比，高时间分辨率有更少的时间量；

粗略数字环滤波器装置，用于数字化过滤来自TDC装置的低时间分辨率以产生MSB到DCO装置；

精细数字环滤波器装置，用于数字化过化過化滤来自TDC装置的高时间分辨率以产生一个精细环滤波器数值；和

脉宽调制(PWM)控制器装置，用于在参考时钟的每个周期产生M/C个LSB位，M/C个LSB位形成一个脉冲，其脉宽由来自精细数字环滤波器装置的精细环滤波器数值确定，对应控制时钟的每个周期，PWM控制器装置也发送M/C个LSB中的一个LSB位到DCO装置的数字振荡器输入；

由此，通过对应精细环滤波器数值而调制脉宽，PWM控制器装置产生LSB到DCO装置。

18.根据权利要求17所述的低相位噪声数字锁相环，其中PWM控制器装置还包括：

并-串行移位寄存器装置，在参考时钟的每个周期被并行载入M/C个LSB位，用于对应控制时钟，连续传送M/C个LSB位到DCO装置的数字振荡器输入LSB，其中在控制时钟的每个周期传送M/C个LSB位中的一个不同LSB位。

19.根据权利要求18所述的低相位噪声数字锁相环，其中PWM控制器装置还包括：

第一随机产生器装置，用于产生第一随机数；

选择器装置，用于对应第一随机数而选择一个低电平模式或一个高电平模式作为一个所选模式；

其中低电平模式表示一个具有脉宽的低电平脉冲；

其中高电平模式表示一个具有脉宽的高电平脉冲；

其中PWM控制器装置产生M/C个LSB位，以表示所选的模式；

由此低电平和高电平模式都是随机选择的。

20.根据权利要求19所述的低相位噪声数字锁相环，其中PWM控制器装置还包括：

第二随机产生器装置，用于产生第二随机数；

长度调整器装置，用于对应第二随机数而调整M/C个LSB位表示的低电平脉冲或高电平脉冲內脉冲的位置；

由此低电平和高电平模式都是随机调整的。

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