KR20180115560A

KR20180115560A - 저전력 기능을 갖는 고주파 다채널 pwm 제어장치

Info

Publication number: KR20180115560A
Application number: KR1020170048048A
Authority: KR
Inventors: 강진용
Original assignee: 삼성전기주식회사
Priority date: 2017-04-13
Filing date: 2017-04-13
Publication date: 2018-10-23
Also published as: US20180302078A1; KR102281469B1; CN108736865B; CN108736865A; US10505526B2

Abstract

본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치는, 메인 클럭신호를 분주하여 제1 클럭 신호를 생성하는 프리스케일러; 및 상기 제1 클럭 신호에 이용하여 상기 메인 클럭 신호에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수)PWM 신호를 생성하는 제1 내지 제n PWM 생성기를 포함하는 다채널 PWM 생성기; 를 포함하고, 상기 제1 내지 제n PWM 생성기 각각은 상기 제1 클럭 신호, 해당 코스 듀티값 및 해당 코스 주기값에 기초해 상기 메인 클럭신호에 대해 제1 N/2 비트 카운팅을 수행하여 코스 클럭 신호를 생성하고, 해당 파인 듀티값 및 해당 파인 주기값에 기초해 상기 코스 클럭 신호에 대해 제2 N/2 비트 카운팅을 수행하여 해당 PWM 신호를 생성할 수 있다.

Description

저전력 기능을 갖는 고주파 다채널 PWM 제어장치{PWM CONTROL APPARATUS OF RADIO FREQUENCY MULTI-CHANNEL WITH LOW POWER FUNCTION}

본 발명은 저전력 기능을 갖는 고주파 다채널 PWM 제어장치에 관한 것이다.

일반적으로, 보이스 코일 모터(Voice Coil Motor)와 같은 액추에이터를 제어하기 위해 PWM(Pulse Width Modulator) 방식이 사용되고 있다.

최근에는 PWM 주기가 1MHz 이상 이고 해상도가 8비트(bit) 이상인 PWM 방식이 사용되고 있다. PWM 주기가 1MHz이고 해상도가 10비트(bit)일 경우, PWM 펄스는 1GHz의 클럭을 사용하여야 한다.

기존의 PWM 제어장치가 고주파 다채널 구조인 경우, 채널마다 고주파 클럭을 카운트하기 위해 고주파 카운터를 포함할 수 있다.

일 예로, 차세대 OIS(Optical Image Stabilizer) 구동기 집적회로(Driver IC)에 1GHz 클럭을 사용하는 PWM 방식이 적용될 수 있고 1GHz 클럭이 사용될 수 있다.

이러한 경우, 고주파 카운터는 고주파 클럭(예, 1GHz 클럭)의 천이에 대응하여 전류 소모가 발생되므로, 채널수가 많을수록 해상도가 높을수록 전류 소모가 증가하는 문제점이 있다.

일 예로, 초미세 공정을 사용할 수록 고속 카운터를 구현하는데 용이하지만, 0.18um 또는 0.13um 공정을 사용할 경우 소자의 지연 시간이 길기 때문에 1GHz 클럭을 사용하여 고 해상도(예, 10bit)를 갖는 카운터를 구현하기가 쉽지 않을 수 있으며, 해상도가 높을수록 전류 소모가 커지는 문제점이 있다.

일본 공개특허 제1999-109919호 공보

본 발명의 일 실시 예는, 채널의 개수에 비해 고 해상도를 갖는 고주파 카운터의 사용 개수를 줄임으로써, 스위칭 전류를 감소시킬 수 있고, 전체 소모전류를 저감할 수 있는 고주파 다채널 PWM 제어장치를 제공한다.

본 발명의 일 실시 예에 의해, 메인 클럭신호를 분주하여 제1 클럭 신호를 생성하는 프리스케일러; 및 상기 제1 클럭 신호에 이용하여 상기 메인 클럭 신호에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수)PWM 신호를 생성하는 제1 내지 제n PWM 생성기를 포함하는 다채널 PWM 생성기; 를 포함하고, 상기 제1 내지 제n PWM 생성기 각각은 상기 제1 클럭 신호, 해당 코스 듀티값 및 해당 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 코스 클럭 신호를 생성하고, 해당 파인 듀티값 및 해당 파인 주기값에 기초해 상기 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 해당 PWM 신호를 생성하는 고주파 다채널 PWM 제어장치가 제안된다.

또한, 본 발명의 다른 일 실시 예에 의해, 메인 클럭신호를 분주하여 제1 클럭 신호를 생성하는 프리스케일러; 및 상기 제1 클럭 신호에 이용하여 상기 메인 클럭 신호에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수)PWM 신호를 생성하는 제1 내지 제n PWM 생성기를 포함하는 다채널 PWM 생성기; 를 포함하고, 상기 제1 PWM 생성기는 상기 제1 클럭 신호, 제1 코스 듀티값 및 제1 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제1 코스 클럭 신호를 생성하는 제1 코스 제어기; 및 제1 파인 듀티값 및 제1 파인 주기값에 기초해 상기 제1 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 상기 제1 PWM 신호를 생성하는 제1 파인 제어기를 포함하고, 상기 제n PWM 생성기는 제1 클럭 신호, 제n 코스 듀티값 및 제n 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제n 코스 클럭 신호를 생성하는 제n 코스 제어기; 및 제n 파인 듀티값 및 제n 파인 주기값에 기초해 상기 제n 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 상기 제n PWM 신호를 생성하는 제n 파인 제어기; 를 포함하는 고주파 다채널 PWM 제어장치가 제안된다.

본 발명의 일 실시 예에 의하면, 채널의 개수에 비해 고 해상도를 갖는 고주파 카운터의 사용 개수를 줄임으로써, 스위칭 전류를 감소시킬 수 있고, 전체 소모전류를 저감할 수 있다.

또한, PWM 주기가 1MHz 이상이고 고해상도 제어를 필요한 카메라 모듈의 PWM 제어 장치에서, 채널의 개수가 증가할 수록 기존의 장치에 비해 전류소모를 더욱 줄일 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 일 블럭도이다.
도 2는 본 발명의 일 실시 예에 따른 메인 클럭신호, 제1 클럭신호 및 개시신호에 대한 타이밍 챠트 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 제k PWM 생성기의 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 동작 타이밍 챠트 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 제k 코스 듀티값(C1_duty), 제k 코스 주기값(C1_per), 제k 파인 듀티값(F1_duty) 및 제k 파인 주기값(F1_per)의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 제k 코스 듀티값(C1_duty), 제k 코스 주기값(C1_per), 제k 파인 듀티값(F1_duty), 제k 파인 주기값(F1_per) N 비트수 레지스터(Set-N)의 일 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 일 블록도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치는, 프리스케일러(100) 및 다채널 PWM 생성기(200)를 포함할 수 있다.

상기 프리스케일러(100)는, 메인 클럭신호(clk)의 주파수를 분주하는 주파수 분주기(Frequency divider)로서, 메인 클럭신호(clk)를 분주하여 메인 클럭신호(clk)의 주파수보다 낮은 주파수를 갖는 제1 클럭 신호(f_clk)를 생성할 수 있다.

일 예로, 상기 메인 클럭신호(clk)의 주파수가 1GHz이고, 프리스케일러(100)의 분주비가 4인 경우, 제1 클럭 신호(f_clk)의 주파수는 250MHz가 될 수 있다.

상기 다채널 PWM 생성기(200)는 제1 내지 제n PWM 생성기(200-1~200-n)를 포함할 수 있고, 제1 내지 제n PWM 생성기(200-1~200-n) 각각은 상기 제1 클럭 신호(f_clk)에 이용하여 상기 메인 클럭 신호(clk)에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수)PWM 신호(PWM1~PWMn)를 생성할 수 있다.

일 예로, 상기 제1 내지 제n PWM 생성기(200-1~200-n) 각각은 상기 제1 클럭 신호(f_clk), 제k 코스 듀티값(Ck_duty) 및 제k 코스 주기값(Ck_per)에 기초해 상기 메인 클럭신호(clk)에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제k 코스 클럭 신호(gk_clk)를 생성하고, 제k 파인 듀티값(Fk_duty) 및 제k 파인 주기값(Fk_per)에 기초해 상기 제k 코스 클럭 신호(gk_clk)에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제k PWM 신호(PWMk)를 생성할 수 있다.

상기 제1 PWM 생성기(200-1)는 제1 코스 제어기(210-1) 및 제1 파인 제어기(220-1)를 포함할 수 있다.

상기 제1 코스 제어기(210-1)는, 상기 제1 클럭 신호(f_clk), 제1 코스 듀티값(C1_duty) 및 제1 코스 주기값(C1_per)에 기초해 상기 메인 클럭신호(clk)에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제1 코스 클럭 신호(g1_clk)를 생성할 수 있다.

상기 제1 파인 제어기(220-1)는, 제1 파인 듀티값(F1_duty) 및 제1 파인 주기값(F1_per)에 기초해 상기 제1 코스 클럭 신호(g1_clk)에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제1 PWM 신호(PWM1)를 생성할 수 있다.

상기 제2 PWM 생성기(200-2)는 제2 코스 제어기(210-2) 및 제2 파인 제어기(220-2)를 포함할 수 있다.

상기 제2 코스 제어기(210-2)는, 상기 제1 클럭 신호(f_clk), 제2 코스 듀티값(C2_duty) 및 제2 코스 주기값(C2_per)에 기초해 상기 메인 클럭신호(clk)에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제2 코스 클럭 신호(g2_clk)를 생성할 수 있다.

상기 제2 파인 제어기(220-2)는, 제2 파인 듀티값(F2_duty) 및 제2 파인 주기값(F2_per)에 기초해 상기 제2 코스 클럭 신호(g2_clk)에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제2 PWM 신호(PWM2)를 생성할 수 있다.

상기 제n PWM 생성기(200-n)는 제n 코스 제어기(210-n) 및 제n 파인 제어기(220-n)를 포함할 수 있다.

상기 제n 코스 제어기(210-n)는, 상기 제1 클럭 신호(f_clk), 제n 코스 듀티값(Cn_duty) 및 제n 코스 주기값(Cn_per)에 기초해 상기 메인 클럭신호(clk)에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제n 코스 클럭 신호(gn_clk)를 생성할 수 있다.

상기 제n 파인 제어기(220-n)는, 제n 파인 듀티값(Fn_duty) 및 제n 파인 주기값(Fn_per)에 기초해 상기 제n 코스 클럭 신호(gn_clk)에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제n PWM 신호(PWMn)를 생성할 수 있다.

또한, 상기 제1 내지 제n PWM 생성기(200-1~200-n) 각각이 제k PWM 생성기(200-k)(k는 1이상 n이하의 자연수)에 대응되는 경우, 상기 제k PWM 생성기(200-k)는 제k 코스 제어기(210-k)와 제k 파인 제어기(220-k)를 포함할 수 있다.

상기 제k 코스 제어기(210-k)는, 상기 제1 클럭 신호(f_clk), 제k 코스 듀티값(Ck_duty) 및 제k 코스 주기값(Ck_per)에 기초해 상기 메인 클럭신호(clk)에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제k 코스 클럭 신호(gk_clk)를 생성할 수 있다.

상기 제k 파인 제어기(220-k)는, 제k 파인 듀티값(Fk_duty) 및 제k 파인 주기값(Fk_per)에 기초해 상기 제k 코스 클럭 신호(gk_clk)에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제k PWM 신호(PWMk)를 생성할 수 있다.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.

도 2는 본 발명의 일 실시 예에 따른 메인 클럭신호, 제1 클럭신호 및 개시신호에 대한 타이밍 챠트 예시도이다.

도 1 및 도 2를 참조하면, 일 예로, 상기 고주파 다채널 PWM 제어장치의 분해능이 4비트인 경우, 상기 프리스케일러(100)의 분주비가 4가 될 수 있고, 이 경우 상기 프리스케일러(100)는 1GHz의 메인 클럭신호(clk)를 4 분주하여 250MHz의 제1 클럭 신호(f_clk)를 생성할 수 있다.

도 2는 메인 클럭 신호(clk) 및 제1 클럭 신호(f_clk)에 대한 일 예를 보이는 것으로, 이에 한정되지 않는다.

도 3은 본 발명의 일 실시 예에 따른 제k PWM 생성기의 일 예시도이다.

도 3을 참조하면, 상기 제k 코스 제어기(210-k)는, 제1 N/2 (N은 분해능의 비트수) 비트 카운터(211), 제1 비교기(212), 제2 비교기(213), 제1 논리곱 회로(214) 및 제1 논리합 회로(215)를 포함할 수 있다.

상기 제1 N/2 비트 카운터(211)는, 상기 제1 클럭 신호(f_clk)를 카운트하여 제1 카운트값을 제공할 수 있다.

일 예로, 상기 고주파 다채널 PWM 제어장치의 분해능인 N이 8비트인 경우, 상기 제1 N/2 비트 카운터(211)는 4 비트 카운터가 될 수 있다.

상기 제1 비교기(212)는, 상기 제1 카운트값과 상기 제k 코스 듀티값(Ck_duty)을 비교하여 제1 비교 신호(com1)를 제공할 수 있다. 상기 제2 비교기(213)는, 상기 제1 카운트값과 상기 제k 코스 주기값(Ck_per)을 비교하여 제2 비교 신호(com2)를 제공할 수 있다.

일 예로, 상기 제1 비교기(212)는 상기 제1 카운트값과 상기 제k 코스 듀티값(Ck_duty)이 동일하면 액티브 레벨(예, 1 또는 하이 레벨)을 갖는 제1 비교 신호(com1)를 제공할 수 있다. 상기 제2 비교기(213)는 상기 제1 카운트값과 상기 제k 코스 주기값(Ck_per)이 동일하면 액티브 레벨(예, 1)을 갖는 제2 비교 신호(com2)를 제공할 수 있다.

일 예로, 상기 고주파 다채널 PWM 제어장치의 분해능 N비트가 10비트인 경우, 제k 코스 듀티값(Ck_duty)은 499가 될 수 있고, 제k 코스 주기값(Ck_per)은 999가 될 수 있고, 제1 카운트값은 0에서 999중에서 어느 하나가 될 수 있다.

다른 일 예로, 상기 고주파 다채널 PWM 제어장치의 분해능 N비트가 2비트인 경우, 제k 코스 듀티값(Ck_duty)은 2가 될 수 있고, 제k 코스 주기값(Ck_per)은 3이 될 수 있고, 제1 카운트값은 0에서 3중에서 어느 하나가 될 수 있다.

상기 제1 논리곱 회로(214)는, 상기 제1 비교 신호(com1)와 상기 제2 비교 신호(com2)를 논리합 연산하여 클럭 인에이블 신호(gclk_en)를 제공할 수 있다.

일 예로, 상기 제1 논리곱 회로(214)는, 상기 제1 비교 신호(com1)와 상기 제2 비교 신호(com2)를 논리합 연산하는 OR 게이트를 포함할 수 있다.

상기 제1 논리합 회로(215)는, 상기 클럭 인에이블 신호(gclk_en)와 상기 메인 클럭신호(clk)에 기초해 상기 제k 코스 클럭 신호(gk_clk)를 제공할 수 있다.

일 예로, 상기 제1 논리합 회로(215)는 상기 클럭 인에이블 신호(gclk_en)와 상기 메인 클럭신호(clk)를 논리합 연산하여 상기 제k 코스 클럭 신호(gk_clk)를 제공하는 AND 게이트(AND gate)를 포함할 수 있다.

또한, 도 3을 참조하면, 상기 제k 파인 제어기(220-k)는, 제2 N/2 비트 카운터(221), 제3 비교기(222), 제4 비교기(223), 제2 논리합 회로(224) 및 유지 회로(225)를 포함할 수 있다.

상기 제2 N/2 비트 카운터(221)는, 상기 제k 코스 클럭 신호(gk_clk)를 카운트하여 제2 카운트값을 제공할 수 있다.

일 예로, 고주파 다채널 PWM 제어장치의 분해능인 N이 8비트인 경우, 상기 제2 N/2 비트 카운터(221)는 4 비트 카운터가 될 수 있다.

여기서, 상기 제1 N/2 비트 카운터(211)는 제1 N/2 비트 카운팅을 수행할 수 있고, 상기 제2 N/2 비트 카운터(221)는 제2 N/2 비트 카운팅을 수행할 수 있다.

상기 제3 비교기(222)는, 상기 제2 카운트값과 상기 제k 파인 듀티값(Fk_duty)을 비교하여 클리어 신호(clear)를 제공할 수 있다. 상기 제4 비교기(223)는, 상기 제2 카운트값과 상기 제k 코스 주기값(Ck_per)을 비교하여 세트 신호(set)를 제공할 수 있다.

일 예로, 상기 제3 비교기(222)는 상기 제2 카운트값과 상기 제k 파인 듀티값(Fk_duty)이 동일하면 액티브 레벨(예, 1)을 갖는 상기 클리어 신호(clear)를 제공할 수 있다. 상기 제4 비교기(223)는 상기 제2 카운트값과 상기 제k 코스 주기값(Ck_per)이 동일하면 액티브 레벨(예, 1)을 갖는 상기 세트 신호(set)를 제공할 수 있다.

상기 제2 논리합 회로(224)는, 상기 세트 신호(set)와 개시 신호(begin)를 논리합 연산하여 유지 회로(225)의 세트 단자에 제공할 수 있다.

일 예로, 상기 논리합 회로(224)는, 상기 세트 신호(set)와 개시 신호(begin)를 논리합 연산하는 OR 게이트를 포함할 수 있다.

상기 유지 회로(225)는, 상기 제2 논리합 회로(224)로부터의 출력 신호에 기초해서 출력단을 세트하고, 상기 클리어 신호(clear)에 기초해서 상기 출력단을 리세트하여 상기 제k PWM 신호(PWMk)를 제공할 수 있다.

일 예로, 상기 유지 회로(225)는 상기 제2 논리합 회로(224)로부터의 출력 신호에 기초해서 출력단을 세트하고, 상기 클리어 신호(clear)에 기초해서 상기 출력단을 리세트하는 RS 래치 또는 RS 플립플롭을 포함할 수 있다.

예를 들어, 상기 유지 회로(225)는 상기 제2 논리합 회로(224)로부터의 출력 신호의 레벨이 액티브 레벨(예, 1)이면 상기 출력단을 세트하고, 상기 클리어 신호(clear)의 레벨이 액티브 레벨(예, 1)이면 상기 출력단을 리세트하여 상기 제k PWM 신호(PWMk)를 제공할 수 있다.

전술한 바와 같이, 본 발명의 일 실시 예에 따르면, 상기 제k 코스 제어기(210-k)가 하나의 제1 N/2 (N은 분해능의 비트수) 비트 카운터(211)를 포함하고, 상기 제k 파인 제어기(220-k)가, 다른 하나의 제2 N/2 비트 카운터(221)를 포함하며, 즉 기존의 하나의 N비트 카운트 대신에, 본 발명의 일 실시 예에 따라 2개의 N/2 비트 카운터로 나누어 동작하도록 함으로써, 채널의 개수에 비해 고 해상도를 갖는 고주파 카운터의 사용 개수를 줄일 수 있고, 이에 따라 스위칭 전류를 감소시킬 수 있고, 전체 소모전류를 저감할 수 있다.

도 4는 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 동작 타이밍 챠트 예시도이다.

도 1 내지 도 3에 도시된 고주파 다채널 PWM 제어장치가, 도 4에 도시된 바와 같이, 고주파 다채널 PWM 제어장치의 분해능이 4비트(N=4)인 경우, 제k 코스 듀티값(Ck_duty)은 2, 제k 코스 주기값(Ck_per)은 3, 제k 파인 듀티값(Fk_duty)은 1, 그리고 제k 파인 주기값(Fk_per)이 3인 경우에 대한 동작 타이밍 예시를 보이고 있다.

도 1 내지 도 4를 참조하면, 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 4비트 분해능을 갖는 경우, 제1 N/2 카운터(211)는 2 비트 카운터로 동작할 수 있고, 제2 N/2 카운터(221)는 2 비트 카운터로 동작할 수 있다.

여기서, 상기 제1 N/2 카운터(211) 및 제2 N/2 카운터(221) 각각은 2²(2²=4)개의 클럭을 카운트 할 수 있다.

먼저, 개시 신호(Begin)가 입력되면, 제1 N/2 카운터(211) 및 제2 N/2 카운터(221)는 0으로 초기화가 되고 카운트 동작을 개시할 수 있다.

프리스케일러(100)는 메인 클럭 신호(clk)를 분주하여 제1 클럭 신호(f_clk)를 생성할 수 있고, 이 제1 클럭 신호(f_clk) 및 메인 클럭 신호(clk)를 다채널 PWM 생성기(200)의 제k 코스 제어기(210-k)에 공급할 수 있다.

일 예로, 도 1의 프리스케일러(100)(Prescaler)에서 분주비가 4인 경우, 4분주된 제1 클럭 신호(f_clk)를 생성하여 제k 코스 제어기(210-k)의 제1 N/2 카운터(211)에서 제공한다.

상기 제k 코스 제어기(210-k)의 제1 N/2 비트 카운터(211)는 상기 제1 클럭 신호(f_clk)를 카운트하여 제1 카운트값을 생성하고, 제1 비교기(212), 제2 비교기(213) 및 제1 논리곱 회로(214) 각각은 상기 제1 카운트값이 사전에 지정한 값인 제k 코스 듀티값(Ck_duty) 또는 제k 코스 주기값(Ck_per)에 도달하면 클럭 인에이블 신호(gclk_en)를 생성하고, 제1 논리합 회로(215)는 클럭 인에이블 신호(gclk_en)가 1일 때 메인 클럭 신호(clk)에 기초해 제k 코스 클럭 신호(gk_clk)를 생성할 수 있다.

여기서, 제k 코스 듀티값(Ck_duty)은 제k 코스(Coarse) 제어기(210-k)에서 클럭 인에이블 신호(gclk_en)가 1에서 0으로 변경되는 시점을 나타내는 값이고, 제k 코스 주기값(Ck_per)은 제k 코스(Coarse) 제어기(210-k)에서 클럭 인에이블 신호(gclk_en)가 0에서 1로 변경되는 시점을 나타내는 값이다.

또한, 제k 파인 듀티값(Fk_duty)은 제k 파인(Fine) 제어기(220-k)에서 제k PWM 신호(PWMk)가 1에서 0으로 변경되는 시점을 나타내는 값이고, 제k 파인 주기값(Fk_per)은 제k 파인(Fine) 제어기(220-k)에서 제k PWM 신호(PWMk)가 0에서 1로 변경되는 시점을 나타내는 값이다.

상기 제1 N/2 카운터(211)는 개시 신호(begin) 또는 세트 신호(set)가 1일 때 초기화가 되며, 이 때 제k PWM 신호(PWMk)의 상태는 1로 될 수 있다.

상기 제1 N/2 카운터(211)는 제1 클럭 신호(f_clk)를 카운트하여 제1 카운트값을 제공할 수 있다. 일 예로, 제k 코스 듀티값(Ck_duty)이 2이고 제k 코스 주기값(Ck_per)이 3인 경우, 제1 N/2 카운터(211)의 제1 카운트값이 2나 3이 되면 제1 비교기(212), 제2 비교기(213) 및 제1 논리곱 회로(214)에 의해서 클럭 인에이블 신호(gclk_en)가 1이 되고, 이 클럭 인에이블 신호(gclk_en)가 1인 상태에서, 메인 클럭 신호(clk)와 동기되어 같은 주파수를 갖는 제k 코스 클럭(gk_clk)이 생성되어 제k 파인 제어기(220-k)의 제2 N/2 카운터(221)에 공급될 수 있다.

이때, 상기 제1 N/2 카운터(211)의 제1 카운트값이 제k 코스 듀티값(Ck_duty)과 동일하면, 상기 제k 코스 클럭(gk_clk)이 제2 N/2 카운터(221)에 공급되며, 제2 N/2 카운터(221)는 제k 코스 클럭 신호(gk_clk)의 카운트를 시작하게 된다.

제3 비교기(222) 및 제4 비교기(223) 각각은 제2 N/2 카운터(221)의 제2 카운트값이, 사전에 지정한 값인 제k 파인 듀티값(Fk_duty) 또는 제k 파인 주기값(Fk_per) 각각과 비교하여, 제2 N/2 카운터(221)의 제2 카운트값이 제k 파인 듀티값(Fk_duty)과 동일(예,1)하면 클리어 신호(clear)의 상태를 액티브 레벨(예, 1)로 제공하고, 유지 회로(225)를 클리어(clear) 시켜 제k PWM 신호(PWMk)의 레벨을 0으로 만든다. 이후, 제1 N/2 카운터(211)의 제1 카운트값이 제k 코스 주기값(Ck_per)인 3에 도달할 경우에도 제k 코스 클럭 신호(gk_clk)가 생성되어 제2 N/2 카운터(221)가 동작하게 되고, 제k 코스 주기값(Ck_per)이 3, 제k 파인 주기값(Fk_per)이 3인 경우에 세트 신호(set)가 생성되어 제k PWM 신호(PWMk)의 상태가 1로 변경된다.

전술한 바와 같은 과정을 통해, 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치는 한 주기 동안의 PWM 신호의 제어를 완료할 수 있다.

한편, 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치에서 필요한 클럭 개수는 하기 표 1과 같다.

[표 1]

도 4 및 상기 표 1을 참조하면, 분해능이 4(N=4)이고, k=1인 경우, PWN 신호의 1주기 동안에 필요한 클럭의 수는, 16개의 메인 클럭이 필요하며, 8개의 코스 클럭(gk_clk)과 4개의 제1 클럭 신호(f_clk)가 필요하다.

일 예로, N 비트 해상도와 k 채널을 기준으로 할 경우 필요한 제1 클럭 신호(f_clk)의 클럭 개수는 k × 2(^N/2) 개이며, 메인 클럭 신호(clk)의 클럭 개수는 2^N + k × 2 × 2^(N/2)개가 필요하여 PWM 제어에 필요한 총 클럭의 개수는 2^N + k × 3 × 2^(N/2) 이다.

일 예로, 상기 표1에 보인 바와 같이, 하나의 채널(k=1)을 가정할 경우에는 오히려 본 발명의 클럭 수가 더 많아 스위칭 전류 소모가 더 많다고 할 수 있다. 그러나 2채널 이상의 다채널을 구성할 경우 필요한 클럭의 수는 감소하며 N=10인 경우에 8채널 PWM을 구성할 경우 기존 구성대비 약 1/4 이하의 클럭이 사용된다.

상기 표 1을 참조하면, 디지털 회로에서 전력소모는 상태 천이에 비례하며 클럭에서 소모되는 스위칭 전류의 양이 많은 비중을 차지하므로 본 발명의 일 실시 예를 통하여 소모 전류 감소를 기대할 수 있다.

다른 한편, 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치가 카메라 모듈에 적용되는 경우, 1개의 액추에이터(actuator)를 구동하기 위해서는 PWM 1채널을 사용하는 경우도 있으나 P 채널과 N채널을 독립적으로 제어하는 경우도 있다. 따라서, P채널과 N채널을 구동하는 경우에는 각 액추에이터에 대해 2채널의 PWM 제어가 필요하다.

또는, OIS의 경우, X축 및 Y축 방향의 제어를 위해서 4채널의 PWM 출력이 필요하며 듀얼 카메라의 OIS 제어를 위해서는 8채널의 PWM 제어가 필요하다. 따라서 듀얼 카메라용 OIS 제어가 수행할 경우에는 기존 방법대비 약 21.88% 소비전력으로 PWM 제어가 가능하다.

예를 들어, 기존의 시스템에서, 1MHz의 PWM 주기를 갖고 해상도가 10비트일 경우 1GHz 클럭을 사용해야 한다. 1GHz를 10비트 카운터를 구성할 경우 경우에 따라서는 디지털 회로로 구현이 어렵다. 전력 소모가 높은 고속 셀(high speed cell)을 사용해서 구현할 경우 비교적 용이하게 구현이 가능하지만 전력 소모가 큰 셀을 사용하므로 전체적인 전류 소모가 커지는 단점이 있다.

본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치를 사용하여 (N/2) 비트 카운터를 2개 사용할 경우에는, 디지털 회로의 구현이 매우 용이하며 일반 저전력 셀을 사용해서 구현이 가능한 장점이 있다.

전술한 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치에서, 최저 전력 소모를 위한 구조는 N비트 카운터 대신에 (N/2) 비트 카운터 2개를 사용하는 구조이고, N이 홀수일 경우 M비트의 카운터와 L비트의 카운터 (M+L=N, M=L+1)로 구성할 수 있다. 또한 제어를 위해서는 제1 N/2 카운터(211)에서 코스 클럭 신호(g_clk)를 생성하기 위한 설정 값을 입력으로 지정해야 하며, 제2 N/2 카운터(221)에서 PWM 신호를 생성하기 위한 세부 듀티 및 주기 조정을 위한 입력 값을 지정해 주어야 한다.

여기서, PWM 주기 및 듀티 설정은 디지털 회로에서 일반적으로 레지스터를 이용하여 설정이 가능하며 분해능(N)이 10비트인 경우에 PWM 신호의 주기와 듀티는 0~1023 범위의 카운트 값으로 지정될 수 있다.

일 예로, 분해능(N)이 10비트이고, 메인 클럭 신호(clk)의 주파수가 1GHz인 경우, 코스 듀티값(C_duty)은 499가 될 수 있고, 코스 주기값(C_per)은 999가 될 수 있으며, 코스 듀티값(C_duty) 동안에 0~499까지 500개의 클럭 동안은 액티브 레벨(예, 1), 그리고, 그 나머지 500개의 클럭 동안에는 난액티브 레벨(예,0 또는 로우레벨)이 되어, 50%의 듀티비를 갖게 PWM 신호가 될 수 있다. 이 경우, 메인 클럭 신호(clk)의 주파수가 1GHz이므로 PWM 신호의 주파수는 약 1MHz가 될 수 있다.

전술한 바와 같은 본 발명의 일 실시 예에 따른 고주파 다채널 PWM 제어장치의 구조에서는, 해상도가 변경이 될 경우 각각의 레지스터를 2개의 (N/2) 비트 레지스터로 구성될 수 있다. 여기서, 해상도가 변경이 되지 않고 N비트로 고정이 되어 있는 경우라면 기존 구성과 같이 레지스터를 상위 (N/2)비트와 하위 (N/2) 비트로 구분하여 설정 값을 입력할 수 있다.

예를 들어, 10비트 레지스터인 경우, 상위 5비트와 하위 5비트로 나누어 본 발명의 입력 값으로 사용할 수 있다. 그러나 N의 값이 변경이 되는 경우에는 상위 (N/2)와 하위 (N/2)를 각각 별도의 레지스터에 저장하여 코스(Coarse)와 파인(Fine) 제어를 하는 것이 효율적이다. 여기서, N=10 인 경우에 본 발명의 구성에서는 5비트 카운터를 사용하여 코스(Coarse)와 파인(Fine) 제어를 수행하므로 주기와 듀티 설정의 범위는 5비트로 제한되어 0~31까지 값을 갖는다.

일 예로, 1kHz의 PWM 주기와 50% 듀티비를 설정하기 위해서는 999와 499를 이진수로 도 5 및 도 6과 같이 표현할 수 있다.

도 5는 본 발명의 일 실시 예에 따른 제k 코스 듀티값(C1_duty), 제k 코스 주기값(C1_per), 제k 파인 듀티값(F1_duty) 및 제k 파인 주기값(F1_per)의 일 예시도이다.

도 5를 참조하면, 10비트 수를 상위 N/2 비트와 하위 N/2 비트로 나누어 구성하고 상위 N/2 비트를 코스(Coarse) 제어에 사용하고 하위 N/2 비트를 파인(Fine) 제어에 사용하면 다음과 같이 설정이 가능하다.

도 5에 도시된 바와 같이 설정하는 경우, C_per = 31, C_duty=15, F_per = 7, F_duty = 19가 될 수 있다. N=10으로 고정되어 있을 경우, 전체 분해능 10비트를 상위 5비트와 하위 5비트를 나누어 사용하면 되므로 사용자가 설정해야 하는 레지스터를 기존과 동일하게 이용하는 것이 가능하지만 N이 변경될 경우에는 코스(Coarse) 제어와 파인(Fine) 제어를 위한 레지스터 설정을 별도로 할 수 있다.

도 6은 본 발명의 일 실시 예에 따른 제k 코스 듀티값(C1_duty), 제k 코스 주기값(C1_per), 제k 파인 듀티값(F1_duty), 제k 파인 주기값(F1_per) N 비트수 레지스터(Set-N)의 일 예시도이다.

도 6을 참조하면, 다른 일 예로, 주기와 듀티 설정 레지스터를 하나씩 구비하고 N의 비트수를 지정하는 추가 레지스터(Set_N)를 이용할 수 있다.

예를 들면, N=8일 경우, 추가 레지스터(Set_N)를 8로 지정하면 도 6과 같이 8비트를 상위 4비트 하위 4비트로 나누어 연산에 사용하는 방식이다. 일 예로, 도 6에서 추가 레지스터(Set_N)은 8비트 레지스터일 수 있다.

도 6과 같은 방식은 추가 레지스터(Set_N)의 값에 따라 주기와 듀티 설정 레지스터의 유효 자리를 계산해서 처리해야 하므로 주기와 듀티를 코스(Coarse)와 파인(Fine)에 따라 별도의 레지스터로 설정하는 것이 더 용이하다.

100: 프리스케일러
200: 다채널 PWM 생성기
200-1~200-n: 제1 내지 제n PWM 생성기
clk: 메인 클럭신호
f_clk: 제1 클럭 신호
PWM1~PWMn: 제1 내지 제n PWM 신호
C1_duty~Cn_duty: 제1~제n 코스 듀티값
C1_per~Cn_duty: 제1~제n 코스 주기값
g1_clk~gn_clk: 제1~제n 코스 클럭 신호
F1_duty~Fn_duty: 제1~제n 파인 듀티값
F1_per~Fn_per: 제1~제n 파인 주기값

Claims

메인 클럭신호를 분주하여 제1 클럭 신호를 생성하는 프리스케일러; 및
상기 제1 클럭 신호에 이용하여 상기 메인 클럭 신호에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수) PWM 신호를 생성하는 제1 내지 제n PWM 생성기를 포함하는 다채널 PWM 생성기; 를 포함하고,
상기 제1 내지 제n PWM 생성기 각각은
상기 제1 클럭 신호, 해당 코스 듀티값 및 해당 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 코스 클럭 신호를 생성하고, 해당 파인 듀티값 및 해당 파인 주기값에 기초해 상기 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 해당 PWM 신호를 생성하는
고주파 다채널 PWM 제어장치.
제1항에 있어서, 상기 제1 내지 제n PWM 생성기 각각은
상기 메인 클럭신호, 제1 클럭 신호, 해당 코스 듀티값 및 해당 코스 주기값에 기초해 코스 클럭 신호를 생성하는 제k 코스 제어기; 및
상기 코스 클럭 신호, 해당 파인 듀티값 및 해당 파인 주기값에 기초해 해당 PWM 신호를 생성하는 제k 파인 제어기;
를 포함하는 고주파 다채널 PWM 제어장치.
제2항에 있어서, 상기 제k 코스 제어기는
상기 제1 클럭 신호를 카운트하여 제1 카운트값을 제공하는 제1 N/2 비트 카운터;
상기 제1 카운트값과 제k 코스 듀티값을 비교하여 제1 비교 신호를 제공하는 제1 비교기;
상기 제1 카운트값과 제k 코스 주기값을 비교하여 제2 비교 신호를 제공하는 제2 비교기;
상기 제1 비교 신호와 상기 제2 비교 신호를 논리합 연산하여 클럭 인에이블 신호를 제공하는 제1 논리곱 회로; 및
상기 클럭 인에이블 신호와 상기 메인 클럭신호에 기초해 제k 코스 클럭 신호를 제공하는 제1 논리합 회로;
를 포함하는 고주파 다채널 PWM 제어장치.
제3항에 있어서, 상기 제k 파인 제어기는
상기 제k 코스 클럭 신호를 카운트하여 제2 카운트값을 제공하는 제2 N/2 비트 카운터;
상기 제2 카운트값과 제k 파인 듀티값을 비교하여 클리어 신호를 제공하는 제3 비교기;
상기 제2 카운트값과 제k 코스 주기값을 비교하여 세트 신호를 제공하는 제4 비교기;
상기 세트 신호와 개시 신호를 논리합 연산하는 제2 논리합 회로; 및
상기 제2 논리합 회로로부터의 출력 신호에 기초해서 출력단을 세트하고, 상기 클리어 신호에 기초해서 상기 출력단을 리세트하여 제k PWM 신호를 제공하는 유지 회로;
를 포함하는 고주파 다채널 PWM 제어장치.
제3항에 있어서, 상기 제1 비교기는
상기 제1 카운트값과 상기 제k 코스 듀티값이 동일하면 액티브 레벨을 갖는 제1 비교 신호를 제공하고,
상기 제2 비교기는
상기 제1 카운트값과 상기 제k 코스 주기값이 동일하면 액티브 레벨을 갖는 제2 비교 신호를 제공하는
고주파 다채널 PWM 제어장치.
제3항에 있어서, 상기 제1 논리합 회로는
상기 클럭 인에이블 신호와 상기 메인 클럭신호를 논리합 연산하여 상기 제k 코스 클럭 신호를 제공하는 AND 게이트;
를 포함하는 고주파 다채널 PWM 제어장치.
제4항에 있어서, 상기 제3 비교기는
상기 제2 카운트값과 상기 제k 파인 듀티값이 동일하면 액티브 레벨을 갖는 상기 클리어 신호를 제공하고,
상기 제4 비교기는
상기 제2 카운트값과 상기 제k 코스 주기값이 동일하면 액티브 레벨을 갖는 상기 세트 신호를 제공하는
고주파 다채널 PWM 제어장치.
제4항에 있어서, 상기 유지 회로는
상기 제2 논리합 회로로부터의 출력 신호의 레벨이 액티브 레벨이면 상기 출력단을 세트하고, 상기 클리어 신호의 레벨이 액티브 레벨이면 상기 출력단을 리세트하여 상기 제k PWM 신호를 제공하는
고주파 다채널 PWM 제어장치.
메인 클럭신호를 분주하여 제1 클럭 신호를 생성하는 프리스케일러; 및
상기 제1 클럭 신호에 이용하여 상기 메인 클럭 신호에 대한 제1 및 제2 N/2 비트 카운팅을 통해 해당 주기 및 듀티를 갖는 제1 내지 제n (n은 2이상의 자연수)PWM 신호를 생성하는 제1 내지 제n PWM 생성기를 포함하는 다채널 PWM 생성기; 를 포함하고,
상기 제1 PWM 생성기는
상기 제1 클럭 신호, 제1 코스 듀티값 및 제1 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제1 코스 클럭 신호를 생성하는 제1 코스 제어기; 및 제1 파인 듀티값 및 제1 파인 주기값에 기초해 상기 제1 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제1 PWM 신호를 생성하는 제1 파인 제어기를 포함하고,
상기 제n PWM 생성기는
상기 제1 클럭 신호, 제n 코스 듀티값 및 제n 코스 주기값에 기초해 상기 메인 클럭신호에 대해 상기 제1 N/2 비트 카운팅을 수행하여 제n 코스 클럭 신호를 생성하는 제n 코스 제어기; 및
제n 파인 듀티값 및 제n 파인 주기값에 기초해 상기 제n 코스 클럭 신호에 대해 상기 제2 N/2 비트 카운팅을 수행하여 제n PWM 신호를 생성하는 제n 파인 제어기;
를 포함하는 고주파 다채널 PWM 제어장치.
제9항에 있어서, 상기 제k 코스 제어기는
상기 제1 클럭 신호를 카운트하여 제1 카운트값을 제공하는 제1 N/2 비트 카운터;
상기 제1 카운트값과 제k 코스 듀티값을 비교하여 제1 비교 신호를 제공하는 제1 비교기;
상기 제1 카운트값과 제k 코스 주기값을 비교하여 제2 비교 신호를 제공하는 제2 비교기;
상기 제1 비교 신호와 상기 제2 비교 신호를 논리합 연산하여 클럭 인에이블 신호를 제공하는 제1 논리곱 회로; 및
상기 클럭 인에이블 신호와 상기 메인 클럭신호에 기초해 제k 코스 클럭 신호를 제공하는 제1 논리합 회로;
를 포함하는 고주파 다채널 PWM 제어장치.
제10항에 있어서, 상기 제k 파인 제어기는
상기 제k 코스 클럭 신호를 카운트하여 제2 카운트값을 제공하는 제2 N/2 비트 카운터;
상기 제2 카운트값과 제k 파인 듀티값을 비교하여 클리어 신호를 제공하는 제3 비교기;
상기 제2 카운트값과 제k 코스 주기값을 비교하여 세트 신호를 제공하는 제4 비교기;
상기 세트 신호와 개시 신호를 논리합 연산하는 제2 논리합 회로; 및
상기 제2 논리합 회로로부터의 출력 신호에 기초해서 출력단을 세트하고, 상기 클리어 신호에 기초해서 상기 출력단을 리세트하여 제k PWM 신호를 제공하는 유지 회로;
를 포함하는 고주파 다채널 PWM 제어장치.
제10항에 있어서, 상기 제1 비교기는
상기 제1 카운트값과 상기 제k 코스 듀티값이 동일하면 액티브 레벨을 갖는 제1 비교 신호를 제공하고,
상기 제2 비교기는
상기 제1 카운트값과 상기 제k 코스 주기값이 동일하면 액티브 레벨을 갖는 제2 비교 신호를 제공하는
고주파 다채널 PWM 제어장치.
제10항에 있어서, 상기 제1 논리합 회로는
상기 클럭 인에이블 신호와 상기 메인 클럭신호를 논리합 연산하여 상기 제k 코스 클럭 신호를 제공하는 AND 게이트;
를 포함하는 고주파 다채널 PWM 제어장치.
제11항에 있어서, 상기 제3 비교기는
상기 제2 카운트값과 상기 제k 파인 듀티값이 동일하면 액티브 레벨을 갖는 상기 클리어 신호를 제공하고,
상기 제4 비교기는
상기 제2 카운트값과 상기 제k 코스 주기값이 동일하면 액티브 레벨을 갖는 상기 세트 신호를 제공하는
고주파 다채널 PWM 제어장치.
제11항에 있어서, 상기 유지 회로는
상기 제2 논리합 회로로부터의 출력 신호의 레벨이 액티브 레벨이면 상기 출력단을 세트하고, 상기 클리어 신호의 레벨이 액티브 레벨이면 상기 출력단을 리세트하여 상기 제k PWM 신호를 제공하는
고주파 다채널 PWM 제어장치.