KR101768603B1 - 주파수와 듀티가 변화하는 인버터 제어용 pwm 신호 발생기 - Google Patents

주파수와 듀티가 변화하는 인버터 제어용 pwm 신호 발생기 Download PDF

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초대열
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Abstract

제1주기 및 제1듀티를 갖는 제1PWM신호 및 제2PWM신호를 발생하는 PWM 신호 발생장치로서, 카운터를 이용하여 상기 제1PWM신호를 생성하는 제1PWM 신호 발생부, 상기 제1주기의 절반값이 상기 카운터가 출력하는 제1카운트값과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2세트신호를 생성하는 제2 상측 비교기, 상기 제2PWM신호가 로지컬 하이를 갖는 동안, 상기 제1듀티로부터 카운트 다운하여 생성한 제2카운트값을 출력하는 하향카운터, 상기 제2카운트값이 0과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2클리어신호를 생성하는 제2 하측 비교기, 상기 제2세트신호 및 상기 제2클리어신호에 따라 상기 제2PWM신호를 출력하는 제2플립플롭을 포함하는 PWM 신호 발생장치를 공개한다.

Description

주파수와 듀티가 변화하는 인버터 제어용 PWM 신호 발생기{PWM signal generator for controlling an inverter with varying frequency and duty}
자기 유도 및 자기 공진형 무선 충전 방식을 포함한 무선 충전 방식에서는 송신단에서 H-브리지 구조를 이용하여 AC 전력을 생성하여 수신단에 전송한다. DC 전원으로부터 AC 파형을 만들어 내는 인버터 회로의 한 예는 H-브리지이며 여기에는 하프 드라이브(half drive) 방식 및 풀 드라이브(full drive) 방식이 있다. 이러한 H-브리지의 제어를 위해서는 보통 2개의 PWM 신호가 필요하며, 이때, PWM의 듀티는 50% 미만이다.
도 1은 H-브리지 구조를 이용하여 DC 전원으로부터 AC 파형을 만들어 내는 인버터 회로의 일 예를 나타낸 것이다.
도 1의 (a)는 상기 인버터 회로(200)를 나타낸 것이고, 도 1의 (b)는 상기 인버터 회로(200)의 제어신호로서 제공되는 제1PWM신호(PWM1)와 제2PWM신호(PWM2)의 타이밍도를 나타낸 것이다.
상기 인버터 회로(200)를 이용하여 AC 전력을 생성하여 수신단(CP, LP)에 제공할 수 있다. 이 방식의 특징은 원하는 전력 전송의 세기에 따라 전송 주파수를 변경시킨다는 점에 있으며, 이를 위해 제1PWM신호(PWM1)와 제2PWM신호(PWM2)의 주파수와 듀티는 계속 변하게 된다. 상기 각 제어신호(PWM1, PWM2)는 서로 동일한 주기를 갖고 있으며, 상기 주기에 대한 각 제어신호가 온 상태를 유지하는 시구간의 길이로서 정의되는 듀티는 50% 미만의 값을 가질 수 있다. 상기 제1PWM신호(PWM1)가 온 상태를 유지하는 시구간에서는 상기 제2PWM신호(PWM2)는 오프 상태를 유지하며, 반대로 상기 제2PWM신호(PWM2)가 온 상태를 유지하는 시구간에서는 상기 제1PWM신호(PWM1)는 오프 상태를 유지한다.
도 2a 및 도 2b는 각각, 도 1에 나타낸 두 개의 제어용 PWM신호 중 제1PWM신호(PWM1)와 제2PWM신호(PWM2)를 생성하는 제1PWM 신호 발생부(10) 및 제2PWM 신호 발생부(20)의 예를 나타낸 것이다.
종래 기술에 따르면 제1PWM신호(PWM1)을 발생시키는 회로와 제2PWM신호(PWM2)을 발생시키는 회로(10, 20)가 서로 독립적으로 제공된다.
이하, 도 2a를 참조하여 제1PWM신호(PWM1)의 발생과정을 설명한다.
상기 제1PWM신호(PWM1)를 생성하기 위하여 상기 제1PWM신호(PWM1)의 새로운 제1주기인 제1갱신주기(151) 및 새로운 제1듀티인 제1갱신듀티(163)가 사용자 또는 별도의 제어부에 의해 제공될 수 있다.
제공된 제1갱신주기(151)는 제1주기버퍼(152)에 저장되어 대기하고, 제공된 제1갱신듀티(163)는 제1듀티버퍼(161)에 저장되어 대기한다.
현재의 제1주기인 제1주기(154)는 제1주기값 저장부에 저장되어 있고, 현재의 제1듀티인 제1듀티(159)는 제1듀티값 저장부에 저장되어 있다.
제1상측 트라이스테이트 버퍼(153)는 제1내부신호(S1)의 값에 따라, 제1주기버퍼(152)에서 대기 중인 제1갱신주기(151)를 제1주기값 저장부에 제공하여 상기 제1주기(154)를 상기 제1갱신주기(151)로 갱신할 수 있다.
제1하측 트라이스테이트 버퍼(160)는 제1내부신호(S1)의 값에 따라, 제1듀티버퍼(161)에서 대기 중인 제1갱신듀티(163)를 제1듀티값 저장부에 제공하여 상기 제1듀티(159)를 상기 제1갱신듀티(163)로 갱신할 수 있다.
제1AND로직(155)은 클럭(165)과 제1이네이블 신호(166)를 입력받아 생성한 신호를 상향카운터(157)에 제공한다.
상향카운터(157)는 제1AND로직(155)로부터 펄스를 제공받을 때마다 카운트 값을 증가시키며, 제1상측 비교기(156)으로부터 출력되는 제1내부신호(S1)가 로지컬 하이 (또는 로지컬 로우) 값을 가질 때에 상기 카운트 값을 리셋할 수 있다.
제1상측 비교기(156)는 상기 제1주기(154)의 값과 상기 상향카운터(157)의 값을 비교하여, 서로 동일하지 않은 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제1내부신호(S1)는, 제1상측 트라이스테이트 버퍼(153) 및 제1하측 트라이스테이트 버퍼(160)를 위한 제1로드 이네이블 신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 상향카운터(157)의 리셋을 위한 제1리셋신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 제1플립플롭(164)의 제1세트신호(Set PWM)로서 기능할 수 있다.
제1하측 비교기(158)는 상기 제1듀티(159)의 값과 상기 상향카운터(157)의 값을 비교하여, 서로 동일하지 않은 경우에는 제2내부신호(S2)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제2내부신호(S2)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제2내부신호(S2)는, 제1플립플롭(164)의 클리어신호(Clear PWM)로서 기능할 수 있다.
제1플립플롭(164)은, 상기 제1내부신호(S1)에 의해 제공되는 제1세트신호(Set PWM)와 상기 제2내부신호(S2)에 의해 제공되는 제1클리어신호(Clear PWM)에 따라 상기 제1PWM신호(PWM1)를 출력할 수 있다.
이하, 도 2b를 참조하여 제2PWM신호(PWM2)의 발생과정을 설명한다.
도 2b에 나타낸 제2PWM 신호 발생부(20)는 도 2a에 나타낸 제1PWM 신호 발생부(10)와 동일한 회로 구성을 갖는다. 제2PWM 신호 발생부(20)에 제공되는 갱신주기, 갱신듀티, 및 클럭은 제1PWM 신호 발생부(10)에 제공되는 갱신주기, 갱신듀티, 및 클럭과 동일할 수 있다. 다만, 제2PWM 신호 발생부(20)에 제공되는 제2이네이블 신호(266)를 제1PWM 신호 발생부(10)에 제공되는 제1이네이블 신호(166)와 다르게 제어함으로써, 제2PWM 신호 발생부(20)는 도 1의 (b)에 나타낸 제2PWM신호(PWM2)를 출력할 수 있다.
상술한 바와 같이 종래 기술에 따른 인버터 회로의 PWM 신호 발생부는 동일한 구조를 갖는 2개의 PWM 신호 발생부들로 구성되었지만, 본 발명에서는 상기 PWM 신호 발생부의 구조를 간소화시키는 기술을 제공하고자 한다.
본 발명의 일 관점에 따라, 제1주기 및 제1듀티를 갖는 제1PWM신호(PWM1) 및 제2PWM신호(PWM2)를 발생하는 PWM 신호 발생장치(1)를 제공할 수 있다. 상기 PWM 신호 발생장치는, 카운터(157)를 이용하여 상기 제1PWM신호를 생성하는 제1PWM 신호 발생부(11); 상기 제1주기의 절반값이 상기 카운터가 출력하는 제1카운트값(51)과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2세트신호(S3)를 생성하는 제2 상측 비교기(256); 상기 제2PWM신호가 로지컬 하이를 갖는 동안, 상기 제1듀티로부터 카운트 다운하여 생성한 제2카운트값(52)을 출력하는 하향카운터(259); 상기 제2카운트값이 0과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2클리어신호(S4)를 생성하는 제2 하측 비교기(258); 상기 제2세트신호 및 상기 제2클리어신호에 따라 상기 제2PWM신호를 출력하는 제2플립플롭(264);을 포함한다.
이때, 상기 제1PWM신호와 상기 제2PWM신호 중 어느 하나가 로지컬 하이일 때에 다른 하나는 로지컬 로우이며, 상기 카운터는 상기 제1PWM신호가 로지컬 로우에서 로지컬 하이로 변할 때에 리셋되며, 클럭에 따라 카운트 업되는 상향카운터일 수 있다.
이때, 제2레지스터(154)에 저장된 상기 제1주기를 나타내는 값의 이진수열을 1-비트 시프트함으로써 상기 절반값을 생성하는 1-비트 시프터(270)를 더 포함할 수 있다.
이때, 상기 제2PWM신호와 클럭을 AND 연산하여 생성한 펄스 트레인(53)을 출력하는 제2AND로직(255)를 더 포함하며, 상기 하향카운터는 상기 펄스 트레인를 수신할 때마다 상기 제2카운트값을 감소시킬 수 있다.
이때, 상기 제2카운트값은, 상기 제1PWM신호가 로지컬 로우에서 로지컬 하이로 변할 때에 상기 제1듀티로 재설정될 수 있다.
이때, 상기 제2플립플롭은, 상기 제2세트신호가 로지컬 하이일 때에 상기 제2PWM신호가 로지컬 하이를 갖도록 하고, 상기 제2클리어신호가 로지컬 하이일 때에 상기 제2PWM신호를 로지컬 로우를 갖도록 하고, 상기 제2세트신호와 상기 제2클리어신호가 모두 로지컬 로우일 때에, 상기 제2PWM신호를 이전의 로직값으로 유지할 수 있다.
이때, 상기 제1PWM 신호 발생부는, 상기 카운터가 출력하는 제1카운트값이 상기 제1주기와 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제1세트신호(S1)를 출력하는 제1 상측 비교기(156); 상기 카운터가 출력하는 제1카운트값이 상기 제1듀티와 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제1클리어신호(S2)를 출력하는 제1 하측 비교기(158); 및 상기 제1세트신호 및 상기 제1클리어신호에 따라 상기 제1PWM신호를 출력하는 제1플립플롭(164);를 포함할 수 있다. 그리고 상기 카운터는 상기 제1세트신호가 로지컬 하이일 때에 상기 제1카운트값을 리셋하도록 되어 있을 수 있다.
본 발명에 따르면 인버터 회로를 위한 PWM 신호 발생부의 구조를 간소화시키는 기술을 제공할 수 있다.
상기 간소화된 PWM 신호 발생부에 의해 제어되는 인버터 회로를 이용하여 무선 충전을 위한 AC 전력을 생성할 수 있다.
도 1은 H-브리지 구조를 이용하여 DC 전원으로부터 AC 파형을 만들어 내는 인버터 회로의 일 예를 나타낸 것이다.
도 2a 및 도 2b는 각각, 도 1에 나타낸 두 개의 제어용 PWM신호 중 제1PWM신호와 제2PWM신호를 생성하는 제1PWM 신호 발생부 및 제2PWM 신호 발생부의 예를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 PWM 신호 발생장치의 구성을 나타낸 다이어그램이다.
도 4a 및 도 4b는 각각, 본 발명의 이해를 돕기 위하여, 도 3에 나타낸 PWM 신호 발생장치를 두 개의 서브회로들로 분할하여 제시한, 제1PWM 신호 발생부 및 제2PWM 신호 발생부를 나타낸 것이다.
도 5는 도 3에 제시한 PWM 신호 발생장치의 각 신호에 대한 타이밍도의 예를 나타낸 것이다.
도 6은 다른 비교 실시예에 따라, 도 1에 나타낸 두 개의 제어용 PWM신호 중 제1PWM신호를 생성하는 제1PWM 신호 발생부의 예를 나타낸 것이다.
도 7은 본 발명의 다른 실시예에 따른 PWM 신호 발생장치의 구성을 나타낸 다이어그램이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 3은 본 발명의 일 실시예에 따른 PWM 신호 발생장치(1)의 구성을 나타낸 다이어그램이다.
도 3에 따르면 하나의 PWM 신호 발생장치(1)로 H-브리지 제어를 위한 2개의 PWM 신호들을 생성할 수 있다.
도 4a 및 도 4b는 각각, 본 발명의 이해를 돕기 위하여, 도 3에 나타낸 PWM 신호 발생장치(1)를 두 개의 서브회로들로 분할하여 제시한, 제1PWM 신호 발생부(11) 및 제2PWM 신호 발생부(12)를 나타낸 것이다.
이하, 도 3 및 도 4a/도 4b를 함께 참조하여 설명한다.
제1PWM 신호 발생부(11)는 단독으로 제1PWM신호(PWM1)를 생성할 수 있지만, 제2PWM 신호 발생부(12)는 제1PWM 신호 발생부(11)의 제1주기(154), 상향카운터(157), 및 제1하측 트라이스테이트 버퍼(160)를 이용하여 제2PWM신호(PWM2)를 생성할 수 있다.
이하, 도 4a를 참조하여 제1PWM신호(PWM1)의 발생과정을 설명한다.
상기 제1PWM신호(PWM1)를 생성하기 위하여 상기 제1PWM신호(PWM1)의 새로운 제1주기인 제1갱신주기(151) 및 새로운 제1듀티인 제1갱신듀티(163)가 사용자 또는 별도의 제어부에 의해 제공될 수 있다.
제공된 제1갱신주기(151)는 제1주기버퍼(152)에 저장되어 대기하고, 제공된 제1갱신듀티(163)는 제1듀티버퍼(161)에 저장되어 대기한다.
현재의 제1주기인 제1주기(154)는 제1주기값 저장부에 저장되어 있고, 현재의 제1듀티인 제1듀티(159)는 제1듀티값 저장부에 저장되어 있다.
제1상측 트라이스테이트 버퍼(153)는, 제1내부신호(S1)의 값에 따라, 제1주기버퍼(152)에서 대기 중인 제1갱신주기(151)를 상기 제1주기값 저장부에 제공하여 상기 제1주기(154)가 상기 제1갱신주기(151)의 값을 갖도록 상기 제1주기(154)를 갱신할 수 있다.
제1하측 트라이스테이트 버퍼(160)는, 제1내부신호(S1)의 값에 따라, 제1듀티버퍼(161)에서 대기 중인 제1갱신듀티(163)를 제1듀티값 저장부에 제공하여 상기 제1듀티(159)가 상기 제1갱신듀티(163)의 값을 갖도록 상기 제1듀티(159)를 갱신할 수 있다.
제1AND로직(155)은 클럭(165)과 제1이네이블 신호(166)를 입력받아 생성한 신호를 상향카운터(157)에 제공한다.
상향카운터(157)는 제1AND로직(155)로부터 디지털 펄스를 제공받을 때마다 제1카운트값을 증가시키며, 제1상측 비교기(156)으로부터 출력되는 제1내부신호(S1)가 로지컬 하이 (또는 로지컬 로우) 값을 가질 때에 상기 제1카운트값을 리셋할 수 있다.
제1상측 비교기(156)는 상기 제1주기(154)의 값과 상기 상향카운터(157)가 출력하는 상기 제1카운트값을 서로 비교하여, 서로 동일하지 않은 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제1내부신호(S1)는, 제1상측 트라이스테이트 버퍼(153) 및 제1하측 트라이스테이트 버퍼(160)를 위한 제1로드 이네이블 신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 상향카운터(157)의 리셋을 위한 제1리셋신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 제1플립플롭(164)의 제1세트신호(Set PWM1)로서 기능할 수 있다.
제1하측 비교기(158)는 상기 제1듀티(159)의 값과 상기 상향카운터(157)가 출력한 상기 제1카운트값을 서로 비교하여, 서로 동일하지 않은 경우에는 제2내부신호(S2)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제2내부신호(S2)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제2내부신호(S2)는, 제1플립플롭(164)의 클리어신호(Clear PWM)로서 기능할 수 있다.
제1플립플롭(164)는, 상기 제1내부신호(S1)에 의해 제공되는 제1세트신호(Set PWM1)와 상기 제2내부신호(S2)에 의해 제공되는 제1클리어신호(Clear PWM1)에 따라 상기 제1PWM신호(PWM1)를 출력할 수 있다.
이하, 도 4b를 참조하여 제2PWM신호(PWM2)의 발생과정을 설명한다.
1-비트 시프터(270)은 상기 제1주기(154)를 나타내는 값의 이진수열을 오른쪽으로 1-비트 시프팅함으로써 상기 제1주기의 절반에 해당하는 값인 절반주기(half period)을 생성한다.
제2 상측 비교기(256)는 상기 절반주기를 상기 상향카운터(157)이 출력하는 상기 제1카운트값과 비교하여, 제2세트신호(Set PWM2)(S3)를 생성할 수 있다. 이때, 상기 절반주기가 상기 제1카운트값과 동일한 경우 상기 제2세트신호(S3)는 로지컬 하이 (또는 로티컬 로우) 값을 갖고, 그렇지 않은 경우 로지컬 로우 (또는 로지컬 하이) 값을 갖는다.
제2AND로직(255)는 제2플립플롭(264)이 출력하는 제2PWM신호(PWM2)와 상기 클럭을 입력받아 AND 조합한 논리값을 하향카운터(259)에 제공한다.
하향카운터(259)는, 제2카운트값(52)을 제공할 수 있다. 상기 제2카운트값은, 제1하측 트라이스테이트 버퍼(160)가 상기 제1갱신듀티(163)를 제공할 때마다 상기 제1갱신듀티, 즉 제1듀티(159)의 값을 설정된다. 그리고 하향카운터(259)가 제2AND로직(255)로부터 디지털 펄스를 제공받을 때마다, 상기 제2카운트값은 감소한다.
제2 하측 비교기(258)는 상기 제2카운트값을 0과 비교하여 제2클리어신호(Clear PWM2)(S4)를 생성할 수 있다. 이때, 상기 제2카운트값이 0과 동일할 때에는 상기 제2클리어신호(S4)가 로지컬 하이 (또는 로지컬 로우) 값을 가질 수 있고, 동일하지 않을 때에는 상기 제2클리어신호(S4)가 로지컬 로우 (또는 로지컬 하이) 값을 가질 수 있다.
제2플립플롭(264)는, 상기 제2세트신호(Set PWM2)와 상기 제2클리어신호(Clear PWM2)에 따라 상기 제2PWM신호(PWM2)를 출력할 수 있다.
도 5는 도 3에 제시한 PWM 신호 발생장치(1)의 각 신호에 대한 타이밍도의 예를 나타낸 것이다.
제1세트신호(Set PWM1)이 로지컬 하이가 되는 순간은, 상향카운터가 출력하는 제1카운트값이 제1주기와 동일하게 되는 시점을 나타낸다. 이 때, 제1플립플롭이 세트상태로 되며, 버퍼 레지스터에 저장된 신규한 제1갱신주기 및 제1갱신듀티가 로딩된다. 제1PWM신호는 상기 제1카운트값이 제1듀티와 일치될 때 클리어 된다.
제2세트신호(Set PWM2)가 로지컬 하이가 되는 순간은, 상기 제1카운터값이 상기 제1주기의 절반이이 되는 시점이다. 이 때, 제2플립플롭이 세트상태로 되며, 제2PWM신호가 로지컬 하이인 동안 하향카운터가 동작한다. 제2PWM신호는 하향컨버터에서 출력되는 제2카운트값이 0일 때에 클리어되며, 하향컨버터는 그 이후 동작을 멈춘다. 상기 하향컨버터는 상기 제1카운트값이 상기 제1주기와 동일하게 되는 시점에 새로운 제1갱신듀티의 값으로 갱신된다. 이후 상기 동작은 반복된다.
본 발명에 따른 회로의 구조는 H-브리지와 같이 대칭 구조를 가지며 주파수 및 듀티가 가변되는 제어 신호가 필요한 경우에 모두 적용 가능하다.
본 발명에 따른 회로의 구조는 해프 브리지 및 풀 브리지에 모두 동일하게 적용될 수 있다.
본 발명은 PWM신호의 주파수 가변이 필요한 경우에 적용될 수 있는데, 상기 주파수 가변이 필요하지 않은 경우에도 1개의 PWM 하드웨어(11)로 2개의 PWM을 생성하는 본 발명의 원리를 적용할 수 있다.
본 발명의 변형된 실시예에서는, 도 3에 도시한 기본 구조에 선별적인 휴지시간 삽입(dead-time insertion), 상측 또는 하측 지연 삽입(High side / Low side delay insertion) 등의 부가 기능을 추가할 수 있다.
본 발명의 구조로 생성된 두 개의 PWM 신호를 이용하여 각 제어 신호별 on/off 기능을 제공하는 로직 회로를 추가하면 무선 충전 분야뿐만 아니라 모터 제어에도 활용 가능하다.
도 3에 나타낸 것과 같이 본 발명은 두 개의 타이머(카운터)를 별도로 동작하도록 하는 방식을 채택하고 있는데, 이는 변형이 가능하다.
도 6은 다른 비교 실시예에 따라, 도 1에 나타낸 두 개의 제어용 PWM신호 중 제1PWM신호(PWM1)를 생성하는 제1PWM 신호 발생부(10)의 예를 나타낸 것이다.
도 1에 나타낸 두 개의 제어용 PWM신호 중 제2PWM신호(PWM2)를 생성하는 제2PWM 신호 발생부(20)는 제1PWM 신호 발생부(10)와 별도로 제공되지만, 제1PWM 신호 발생부(10)와 동일한 구성을 가질 수 있다.
이하, 도 6을 참조하여 제1PWM신호(PWM1)의 발생과정을 설명한다.
상기 제1PWM신호(PWM1)를 생성하기 위하여 상기 제1PWM신호(PWM1)의 새로운 제1주기인 제1갱신주기(151) 및 새로운 제1듀티인 제1갱신듀티(163)가 사용자 또는 별도의 제어부에 의해 제공될 수 있다.
제공된 제1갱신주기(151)는 제1주기버퍼(152), 즉 제1레지스터(152)에 저장되어 대기하고, 제공된 제1갱신듀티(163)는 제1듀티버퍼(161), 즉 제5레지스터(161)에 저장되어 대기한다.
현재의 주기인 제1주기는 제1주기값 저장부(154), 즉 제2레지스터(154)에 저장되어 있고, 현재의 제1듀티인 제1듀티는 제1듀티값 저장부(371), 즉 제4레지스터(371)에 저장되어 있다.
제1상측 멀티플렉서(353)는, 제1내부신호(S1)의 값이 '1'일 때에는, 제1주기버퍼(152)에서 대기 중인 제1갱신주기(151)를 제1주기값 저장부(154)에 제공하여 상기 제1주기를 상기 제1갱신주기(151)로 갱신하고, 제1내부신호(S1)의 값이 '0'일 때에는 제1주기값 저장부(154)의 출력을 제1주기값 저장부(154)에 피드백할 수 있다.
본 명세서에 첨부한 도면에서 멀티플렉서를 나타내는 아이콘은, 2개의 데이터 입력단자, 1개의 컨트롤 입력단자, 및 1개의 데이터 출력단자를 포함한다. 상기 아이콘의 좌측 또는 우측에 표시된 단자는 상기 컨트롤 입력단자이다. 상기 컨트롤 입력단자를 통해 입력된 컨트롤 신호가 '0'인 경우에는 상기 아이콘의 내부에 표시된 '0'에 연결된 제1 데이터 입력단자가 선택되고, 상기 컨트롤 입력단자를 통해 입력된 컨트롤 신호가 '1'인 경우에는 상기 아이콘의 내부에 표시된 '1'에 연결된 제2 데이터 입력단자가 선택될 수 있다.
제1하측 멀티플렉서(372)는, 제1내부신호(S1)의 값이 '1'일 때에는 제5레지스터(161)에서 대기 중인 제1갱신듀티(163)를 제1듀티값 저장부(371), 즉 제4레지스터(371)에 제공하고, 제1내부신호(S1)의 값이 '0'일 때에는 상기 제1듀티값 저장부(371)의 출력을 상기 제1듀티값 저장부(371)에게 피드백할 수 있다.
상향카운터(157)는, 이네이블 신호(Enable)기 '1'이고, 제1내부신호(S1)이 '0'일 때에 제1카운트값(51)을 증가시키며, 제1상측 비교기(156)으로부터 출력되는 제1내부신호(S1)가 로지컬 하이 (또는 로지컬 로우) 값을 가질 때에 상기 제1카운트값이 '0'이 되도록 상기 제1카운트값을 리셋할 수 있다. 상향카운터(157)는, 제3레지스터(361), 제1상측 멀티플렉서(362), 제2상측 멀티플렉서(363), 및 입력값보다 +1이 증가한 값을 출력하는 제1가산기(364)를 포함하여 구성될 수 있으며, 그 내부 연결은 도 6에 도시한 바와 같다.
제1상측 비교기(156)는 상기 제1주기의 값과 상기 상향카운터(157)의 값을 비교하여, 서로 동일하지 않은 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제1내부신호(S1)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제1내부신호(S1)는, 제1상측 멀티플렉서(353) 및 제1하측 멀티플렉서(372)를 위한 제1로드 이네이블 신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 상향카운터(157)의 리셋을 위한 제1리셋신호로서 기능할 수 있다. 또한, 상기 제1내부신호(S1)는, 제1플립플롭(164)의 제1세트신호(Set PWM)로서 기능할 수 있다.
제1하측 비교기(158)는, 제1듀티값 저장부(371), 즉 제4레지스터(371)에 저장된 제1듀티의 값과 상기 상향카운터(157)의 값을 비교하여, 서로 동일하지 않은 경우에는 제2내부신호(S2)의 값으로서 로지컬 로우 (또는 로지컬 하이) 값을 출력하고, 서로 동일한 경우에는 상기 제2내부신호(S2)의 값으로서 로지컬 하이 (또는 로지컬 로우) 값을 출력할 수 있다.
상기 제2내부신호(S2)는, 제1플립플롭(164)의 클리어신호(Clear PWM)로서 기능할 수 있다.
제1플립플롭(164)은, 상기 제1내부신호(S1)에 의해 제공되는 제1세트신호(Set PWM)와 상기 제2내부신호(S2)에 의해 제공되는 제1클리어신호(Clear PWM)에 따라 상기 제1PWM신호(PWM1)를 출력할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 PWM 신호 발생장치(1)의 구성을 나타낸 다이어그램이다.
도 7에 나타낸 PWM 신호 발생장치(1)는, 도 6에 나타낸 제1PWM 신호 발생부(10)의 구성에, 1-비트 시프터(270), 제2 상측 비교기(256), 제2 하측 비교기(258), 입력값보다 +1이 감소한 값을 출력하는 제1감산기(374), 제2하측 멀티플렉서(373), 및 제2플립플롭(264)를 더 포함할 수 있다.
1-비트 시프터(270)은 상기 제1주기(154)를 나타내는 값의 이진수열을 오른쪽으로 1-비트 시프팅함으로써 상기 제1주기의 절반에 해당하는 값인 절반주기(half period)을 생성한다.
제2 상측 비교기(256)는 상기 절반주기를 상기 상향카운터(157)이 출력하는 제1카운트값(51)과 비교하여, 제2세트신호(Set PWM2)(S3)를 생성할 수 있다. 이때, 상기 절반주기가 상기 제1카운트값과 동일한 경우 상기 제2세트신호(S3)는 로지컬 하이 (또는 로티컬 로우) 값을 갖고, 그렇지 않은 경우 로지컬 로우 (또는 로지컬 하이) 값을 갖는다.
제2하측 멀티플렉서(373)는, 제2PWM신호(PWM2)가 '1'일 때에는 상기 제1감산기(374)의 출력값을 제1하측 멀티플렉서(372)에 제공하고, 제2PWM신호(PWM2)가 '0'일 때에는 제1듀티값 저장부(371), 즉 제4레지스터(371)에 저장된 값을 상기 제1하측 멀티플렉서(372)에게 피드백한다.
제1하측 멀티플렉서(372)는, 제1내부신호(S1)이 '1'일 때에는 제5레지스터(161)에서 대기 중인 제1갱신듀티(163)를 상기 제4레지스터(371)에 제공하고, 제1내부신호(S1)이 '0'일 때에는 상기 제2하측 멀티플렉서(373)의 출력을 상기 제4레지스터(371)에 제공할 수 있다.
즉, 도 7의 참조번호 259 블록이 출력하는 제2카운트값(52)은, 제1내부신호(S1)가 '1'일 때에는 제1갱신듀티(163)와 동일하고, 제1내부신호(S1)가 '0'이고 제2PWM신호(PWM2)가 '0'일 때에는 제4레지스터(371)에 저장되어 있던 값이 유지되고, 제1내부신호(S1)가 '0'이고 제2PWM신호(PWM2)가 '1'인 동안에는 제4레지스터(371)에 저장되어 있던 값으로부터 카운트 다운하여 클록에 따라 1씩 감소된다.
제2 하측 비교기(258)는 상기 제2카운트값(52)을 0과 비교하여 제2클리어신호(Clear PWM2)(S4)를 생성할 수 있다. 이때, 상기 제2카운트값이 0과 동일할 때에는 상기 제2클리어신호(S4)가 로지컬 하이 (또는 로지컬 로우) 값을 가질 수 있고, 동일하지 않을 때에는 상기 제2클리어신호(S4)가 로지컬 로우 (또는 로지컬 하이) 값을 가질 수 있다.
제2플립플롭(264)는, 상기 제2세트신호(Set PWM2)와 상기 제2클리어신호(Clear PWM2)에 따라 상기 제2PWM신호(PWM2)를 출력할 수 있다.
도 7에 제시한 PWM 신호 발생장치(1)의 각 신호에 대한 타이밍도의 일 예는 도 5에 나타낸 것이다.
도 3, 도 4a, 도 4b, 도 6, 및 도 7에 나타낸 회로의 각 논리소자에는 글로벌 리셋, 파워 리셋, 및/또는 클록이 입력될 수 있다. 상기 글로벌 리셋, 파워 리셋, 및/또는 클록에 따른 상기 각 논리소자들의 동작방식은 이 기술분야에서는 주지의 사실이다. 따라서 도면의 복잡성을 완화하기 위하여, 상기 각 도면에서 글로벌 리셋, 파워 리셋, 및/또는 클록의 표시는 생략하였다.
도 7에 나타낸 본 발명의 일 실시예에 따른 PWM 신호 발생장치(1)를 사용할 경우, 종래기술과 비교하여 볼 때에 레지스터의 숫자가 감소하므로 이에 따른 회로면적 감소 및 전력 감소의 효과가 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.
1: PWM 신호 발생장치
11: 제1PWM 신호 발생부
51: 제1카운트값
52: 제2카운트값
53: 펄스 트레인
157: 카운터
255: 제2AND로직
256: 제2 상측 비교기
258: 제2 하측 비교기
259: 하향카운터
264: 제2플립플롭
270: 1-비트 시프터
353: 제1상측 멀티플렉서
361: 제3레지스터
362: 제1상측 멀티플렉서
363: 제2상측 멀티플렉서
364: 제1가산기
371:제1듀티값 저장부, 제4레지스터
372: 제1하측 멀티플렉서
373: 제2하측 멀티플렉서
374: 제1감산기
S3 제2세트신호
S4: 제2클리어신호
PWM1: 제1PWM신호
PWM2: 제2PWM신호

Claims (7)

  1. 제1주기 및 제1듀티를 갖는 제1PWM신호 및 제2PWM신호를 발생하는 PWM 신호 발생장치로서,
    카운터를 이용하여 상기 제1PWM신호를 생성하는 제1PWM 신호 발생부;
    상기 제1주기의 절반값이 상기 카운터가 출력하는 제1카운트값과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2세트신호를 생성하는 제2 상측 비교기;
    상기 제2PWM신호가 로지컬 하이를 갖는 동안, 상기 제1듀티로부터 카운트 다운하여 생성한 제2카운트값을 출력하는 하향카운터;
    상기 제2카운트값이 0과 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제2클리어신호를 생성하는 제2 하측 비교기; 및
    상기 제2세트신호 및 상기 제2클리어신호에 따라 상기 제2PWM신호를 출력하는 제2플립플롭;
    을 포함하는,
    PWM 신호 발생장치.
  2. 제1항에 있어서,
    상기 제1PWM신호와 상기 제2PWM신호 중 어느 하나가 로지컬 하이일 때에 다른 하나는 로지컬 로우이며,
    상기 카운터는 상기 제1PWM신호가 로지컬 로우에서 로지컬 하이로 변할 때에 리셋되며, 클럭에 따라 카운트 업되는 상향카운터인,
    PWM 신호 발생장치.
  3. 제1항에 있어서, 제2레지스터에 저장된 상기 제1주기를 나타내는 값의 이진수열을 1-비트 시프트함으로써 상기 절반값을 생성하는 1-비트 시프터를 더 포함하는, PWM 신호 발생장치.
  4. 제1항에 있어서,
    상기 제2PWM신호와 클럭을 AND 연산하여 생성한 펄스 트레인을 출력하는 제2AND로직을 더 포함하며,
    상기 하향카운터는 상기 펄스 트레인를 수신할 때마다 상기 제2카운트값을 감소시키는,
    PWM 신호 발생장치.
  5. 제1항에 있어서, 상기 제2카운트값은, 상기 제1PWM신호가 로지컬 로우에서 로지컬 하이로 변할 때에 상기 제1듀티로 재설정되는, PWM 신호 발생장치.
  6. 제1항에 있어서,
    상기 제2플립플롭은,
    상기 제2세트신호가 로지컬 하이일 때에 상기 제2PWM신호가 로지컬 하이를 갖도록 하고,
    상기 제2클리어신호가 로지컬 하이일 때에 상기 제2PWM신호를 로지컬 로우를 갖도록 하고,
    상기 제2세트신호와 상기 제2클리어신호가 모두 로지컬 로우일 때에, 상기 제2PWM신호를 이전의 로직값으로 유지하는,
    PWM 신호 발생장치.
  7. 제1항에 있어서,
    상기 제1PWM 신호 발생부는,
    상기 카운터가 출력하는 제1카운트값이 상기 제1주기와 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제1세트신호를 출력하는 제1 상측 비교기;
    상기 카운터가 출력하는 제1카운트값이 상기 제1듀티와 동일하면 로지컬 하이를 갖고, 그렇지 않으면 로지컬 로우를 갖는 제1클리어신호를 출력하는 제1 하측 비교기; 및
    상기 제1세트신호 및 상기 제1클리어신호에 따라 상기 제1PWM신호를 출력하는 제1플립플롭;
    를 포함하며,
    상기 카운터는 상기 제1세트신호가 로지컬 하이일 때에 상기 제1카운트값을 리셋하도록 되어 있는,
    PWM 신호 발생장치.
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