CN101158761A - 信号传送电路、显示数据处理装置和显示装置 - Google Patents

Abstract

本发明公开了一种信号传送电路、显示数据处理装置和显示装置，该信号传送电路包括均具有连接至输入节点的输入端子的第一和第二输入/输出电路。第一电源配线提供第一电压。第二电源配线提供第二电压。第一和第二输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号。第一和第二输入/输出电路均具有下述特性中0的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性。该第一和第二输入/输出电路具有彼此不同的特性。

Description

信号传送电路、显示数据处理装置和显示装置

技术领域

本发明涉及一种用于传送信号的电路、显示数据处理装置以及包括该信号传送电路的显示装置。

背景技术

通常，提供用于信号配线连接电路的缓冲电路以在电路之间精确地传送信号的逻辑电平或者防止电流回流。缓冲电路与高电平电源配线以及低电平电源配线连接。将要传送的信号输入到缓冲电路的输入端子。而且，将信号将要被传送到的电路连接到从缓冲电路的输出端子延伸的信号配线。例如，在显示面板驱动装置中，将显示数据信号输入至缓冲电路的输入端子，同时，将用于以预定时序锁存显示数据信号的锁存电路的多个级连接到从缓冲电路的输出端子延伸的信号配线。

在该缓冲电路中，当输入至输入端子的信号从低电平走向高电平时，将电流从高电平电源配线提供至缓冲电路的输出端子。因此，缓冲电路的负载电容(信号配线的电容、连接至信号配线的电路的电容等)被充电，从而传送高电平信号。相反，当输入信号从高电平走向低电平时，将电流从缓冲电路的输出端子提取(extract)到低电平电源配线。因此，缓冲电路的负载电容被放电，从而传送低电平信号。

而且，高电平电源配线和低电平电源配线也都具有电阻。因此，当由缓冲电路执行充电操作时，在高电平电源配线中产生电压下降(所谓的IR下降)。当由缓冲电路执行放电操作时，在低电平电源配线中产生电压增加。因此，由于由缓冲电路执行的充电或者放电操作而在电源配线中产生电压变化。

近年来，随着电路封装密度增加，集成电路中的信号配线数量或者连接到各条信号配线的电路数量趋于增加。例如，对显示面板的较高分辨率存在日益增加的需求。在显示面板驱动装置中，用于传送显示数据信号的信号配线数量或者连接到信号配线的锁存电路数量增加。因此，缓冲电路的负载电容增加，从而需要提高缓冲电路的电流驱动性能(即，需要增加流经缓冲电路的充电或放电电流量)。因此，由于缓冲电路的充电或者放电而产生的电源配线的电压变化量增加，这将导致电磁干扰(EMI)恶化。另外，由于电源配线的电压变化量大，很难增加运行频率。

特别地，在诸如液晶显示器、有机电致发光显示器、无机电致发光显示器、FED(场发光显示器)、表面传导电子发射器显示器(SED)、PDP(等离子体显示面板)等的显示面板中，由于强调EMI很重要，所以强烈希望解决上述问题。

发明内容

为了解决上述问题，本发明的目的是降低电源配线的电压变化。

根据本发明的一个方面，一种用于传送输入至输入节点的信号的信号传送电路，包括第一输入/输出电路和第二输入/输出电路，其均具有连接至输入节点的输入端子，从第一输入/输出电路的输出端子延伸的第一信号配线，从第二输入/输出电路的输出端子延伸的第二信号配线，提供第一电压的第一电源配线，以及提供低于第一电压的第二电压的第二电源配线。第一和第二输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号，并且具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性。第一和第二输入/输出电路具有彼此不同的特性。

在该信号传送电路中，当改变输入至输入节点的信号极性时，第一和第二输入/输出电路执行彼此相反的操作。例如，第一输入/输出电路执行充电操作，而第二输入/输出电路执行放电操作。因此，由第一和第二输入/输出电路引起的电压变化分别出现在不同的电源配线中。从而，负载电容的充电和放电由执行各自的反向操作的第一和第二输入/输出电路共同分担，从而使得降低第一和第二电源配线的电压变化成为可能。

根据本发明的另一方面，一种用于传送输入至输入节点的信号的信号传送电路，包括第一输入/输出电路和第二输入/输出电路，其均具有连接至输入节点的输入端子，从第一输入/输出电路的输出端子延伸的第一信号配线，从第二输入/输出电路的输出端子延伸的第二信号配线，为第一信号配线设置的第三输入/输出电路，提供第一电压的第一电源配线，以及提供低于第一电压的第二电压的第二电源配线。第一、第二和第三输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号。第一和第二输入/输出电路具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性。第一和第二输入/输出电路具有相同的特性。第三输入/输出电路具有第二特性。

在该信号传送电路中，当改变输入至输入节点的信号极性时，第三输入/输出电路执行与第一和第二输入/输出电路相反的操作。从而负载电容的充电和放电由第一、第二和第三输入/输出电路共同分担，从而使得降低第一、第二和第三电源配线的电压变化成为可能。

根据本发明的另一方面，一种用于传送输入至输入节点的信号的信号传送电路，包括具有连接至输入节点的输入端子的第一输入/输出电路，从第一输入/输出电路的输出端子延伸的信号配线，为信号配线设置的第二输入/输出电路，提供第一电压的第一电源配线，以及提供低于第一电压的第二电压的第二电源配线。第一和第二输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号。第一输入/输出电路具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性。第二输入/输出电路具有第二特性。

在该信号传送电路中，当改变输入至输入节点的信号极性时，第二输入/输出电路执行与第一输入/输出电路相反的操作。因此负载电容的充电和放电由第一和第二输入/输出电路共同分担，从而使得降低第一和第二电源配线的电压变化成为可能。

附图说明

图1是根据本发明第一实施例的信号传送电路的结构图；

图2是图1的缓冲电路和反相电路的示例性结构图；

图3是描述图1的信号传送电路的操作的信号波形图；

图4是图1的信号传送电路的变型图；

图5是描述图4的信号传送电路操作的信号波形图；

图6是根据本发明第二实施例的信号传送电路的结构图；

图7是描述图6的信号传送电路操作的信号波形图；

图8是图6的信号传送电路的变型图；

图9是根据本发明第三实施例的信号传送电路的结构图；

图10是描述图9的信号传送电路操作的信号波形图；

图11是根据本发明第四实施例的信号传送电路的结构图；

图12是图11的控制信号发生电路的示例性结构图；

图13是描述图11的信号传送电路操作的信号波形图；

图14是根据本发明第五实施例的信号传送电路的结构图；

图15是描述图14的控制信号发生电路的示例性结构图；

图16是描述图14的信号传送电路操作的信号波形图；

图17是描述采用各实施例的信号传送电路的示例性显示装置图；

图18是描述锁存电路和电平移位电路之间的连接图；

图19是示出图18的电平移位电路的示例性结构图。

具体实施方式

下面将参考附图对本发明的实施例进行说明。

(第一实施例)

图1示出了根据本发明第一实施例的信号传送电路的结构。这里，信号传送电路1用作将显示数据信号DATA传送给显示面板驱动装置中的锁存电路12的数据总线。该信号传送电路1包括缓冲电路101、反相电路102、信号配线L1和L2、高电平电源配线HHH以及低电平电源配线LLL。缓冲电路101和反相电路102都具有输入端子，该输入端子连接至输入有显示数据信号DATA的输入节点N1。信号配线L1从缓冲电路101的输出端子延伸，而信号配线L2从反相电路102的输出端子延伸。因此，信号传送电路1的信号通路从作为分叉点的输入节点N1被分叉为信号配线L1和L2。高电平电源配线HHH为例如从提供高电平电压的高电平电源端子延伸的铝配线。低电平电源配线LLL为例如从提供低于高电平电压的低电平电压的低电平电源端子延伸的铝配线。

在图1中，除信号传送电路外，显示面板驱动装置还包括多个移位电路11、多个锁存电路12以及多个锁存电路13。

移位电路11构成移位寄存器。各移位电路11与内部时钟信号CLK同步，顺序地将脉冲信号从前一级传送到下一级。因此，起始脉冲信号STE被顺序移位。各锁存电路12与来自相应的移位电路11的脉冲信号同步，锁存来自与之连接的信号配线的显示数据信号DATA。各锁存电路13与第二锁存信号SSS同步，锁存由相应的锁存电路12保持的显示数据信号DATA，并输出表示一个像素的亮度等级的数字信号OUT。因此，从所有锁存电路13同时输出数字信号OUT。而且，尽管在图1中没有示出，但在一般的显示面板驱动装置中，对于各锁存电路13，还设置有电平移位电路和数模转换电路。电平移位电路转换来自相应的锁存电路13的数字信号OUT的电压电平。数模转换电路输出具有下述电压值的灰度级电压，该电压值取决于来自相应的电平移动电路的数字信号。因此，从显示面板驱动装置并行地输出多个灰度级电压。

要注意的是，在图1中，为了简化起见，假设显示面板驱动装置包括100级移位电路11、100级锁存电路12和100级锁存电路13。还假设第1级到第50级锁存电路12与信号配线L1连接，第51级到第100级锁存电路12与信号配线L2连接。而且，为了将由反相电路102反相的显示数据信号DATA返回到原始极性，还为第51级到第100级锁存电路12的每一级设置反相电路14。

图2示出了图1的缓冲电路101和反相电路102的内部结构。缓冲电路101包括两个反向部分111和112。将晶体管电容，例如，主要是反相部分112的栅电容等增加至反相部分111的输出端。另一方面，将信号配线L1的配线电容或者与信号配线L1连接的锁存电路12的电容增加至反相部分112的输出端。反向部分111的负载电容(由反相部分111充电或者放电的电容)要小于反向部分112的负载电容，因此，将反向部分111的电流驱动性能(在充电或者放电期间流过的充电或者放电电流量)设计得比反向部分112的电流驱动性能小。特别地，包括在反向部分111中的晶体管111P和111N具有比包括在反向部分112中的晶体管112P和111N小的W/L(沟道宽度和沟道长度的比率)。因此，在缓冲电路101中，充电或者放电电流或者直通电流主要产生在反相部分112中。

接下来，参考图3说明图1的信号传送电路1的操作。

当显示数据信号DATA从低电平转向高电平时，缓冲电路101执行充电操作。特别地，在缓冲电路101中，将电流从高电平电源配线HHH提供给缓冲电路101的输出端在，从而缓冲电路101的负载电容(信号配线L1的配线电容以及与信号配线L1连接的锁存电路12的电容)被充电。因而，缓冲电路101的输出S101从低电平转向高电平。而且，电源配线HHH的电压VH由于充电操作而变化。另一方面，反相电路102执行放电操作。特别地，在反相电路102中，将电流从反相电路102的输出端子提取到低电平电源配线LLL，从而反相电路102的负载电容(信号配线L2的配线电容以及与信号配线L2连接的锁存电路12的电容)被放电。因而，反相电路102的输出S102从高电平转向低电平。而且，低电平电源配线LLL的电压VL由于放电操作而变化。

相反，当显示数据信号DATA从高电平转向低电平时，缓冲电路101执行放电操作，而反相电路102执行充电操作。

当以这种方式转变显示数据信号DATA的极性(逻辑电平)时，缓冲电路101和反相电路102执行彼此相反的操作。换言之，由缓冲电路101引起的电压变化和由反相电路102引起的电压变化发生在彼此不同的各自的电源配线中。

而且，整个信号通路的负载电容被分配给缓冲电路101和反相电路102。因此，能够使缓冲电路101和反相电路102中每一个的电流驱动性能小于利用单个缓冲电路或者单个反相电路为整个信号通路的负载电容充电或者放电时的电流驱动性能，从而能够减小由缓冲电路101和反相电路102引起的电源配线的电压变化。例如，当缓冲电路101和反相电路102具有相等的负载电容时，缓冲电路101和反相电路102中每一个的电流驱动性能能够减半，因此电源配线HHH和LLL中每一个的电压变化量能够减半。

如上所述，负载电容的充电和放电由缓冲电路101和反相电路102共同分担，并且缓冲电路101和反相电路102执行彼此相反的操作，从而使得降低电源配线HHH和LLL中每一个的电压变化成为可能。因此，能够减小EMI，从而能够增加运行频率。此外，由于能够抑制电源布线的电压变化，所以能够使电源配线HHH和LLL都更薄。

(第一实施例的变型)

如图4所示，信号传送电路1还可以包括反相电路103和104。反相电路103为信号配线L1设置，反相电路104为信号配线L2设置。要注意的是，这里假设第26级至50级锁存电路12连接至缓冲电路101和反相电路103之间的信号配线L1，第51级至75级锁存电路12连接至反相电路102和104之间的信号配线L2。而且，为了将被反相电路103反相的显示数据信号DATA返回到原始极性，为第1级到第25级锁存电路12中的每一个设置反相电路14。另一方面，由于由反相电路104将被反相电路102反相的显示数据信号DATA返回到原始极性，所以不为第76级到第100级锁存电路12中的任何一个设置反相电路14。其它部件与图1中的类似。

因此，通过进一步设置反相电路103和104，每一级的负载电容被进一步降低。例如，当缓冲电路101以及反相电路102、103和104具有相等的负载电容时，每一级的负载电容为整个信号通路负载电容的1/4。换言之，缓冲电路101以及反相电路102、103和104中每一个的电路驱动性能能够降低到1/4倍。

接下来参考图5说明图4的信号传送电路1的操作。

当显示数据信号DATA从低电平转向高电平时，缓冲电路101的输出S101从低电平转向高电平，从而反相电路103执行放电操作。因此，反相电路103的输出S103从高电平转向低电平。另一方面，反相电路102的输出S102从高电平转向低电平，从而反相电路104执行充电操作。因而，反相电路104的输出S104从低电平转向高电平。而且，当显示数据信号DATA从高电平转向低电平时，缓冲电路101执行放电操作，并且此后，反相电路103执行充电操作。另一方面，反相电路102执行充电操作，并且此后，反相电路104执行放电操作。

因而，基本上是在反相电路102开始充电或者放电操作的同时，缓冲电路101开始充电或者放电操作。另一方面，由于反相电路102中的延迟或者反相电路102和104之间的信号配线L2中的配线延迟，反相电路104开始充电或者放电操作相对于反相电路102的操作具有延迟。特别地，当显示数据信号DATA的极性改变时，缓冲电路101和反相电路104执行相同的操作，但是这些操作以不同的时序开始。因此，由缓冲电路101和反相电路104引起的电压变化发生在相同的电源配线中，但电压变化的峰值不具有相同的时序。这同样适用于反相电路102和103。

如上所述，当负载电容的充电和放电还被反相电路103和104共同分担时，电压变化能够分布在相同的电源配线中，从而使得电源配线HHH和LLL中每一个的电压变化进一步降低成为可能。

与图1的结构相比，在图4的信号传送电路1中，能够降低缓冲电路101以及反相电路102、103和104中每一个的电流驱动性能，因此能够减小每一电路的尺寸。特别地，即使在形成缓冲电路101和反相电流102的区域小从而不使缓冲电路101和反相电路102的电流驱动性能足够大时，通过在不用的区域中形成反相电路103和104能够补充电流驱动性能。

要注意的是，如果设置反相电路103和104中的至少一个，则电压变化能够分布在相同的电源配线中。而且，当反相电路103和104被替换成缓冲电路时，能够获取类似的效果。特别地，通过将输入/输出电路增加给信号配线L1和L2或者二者之一，能够获取上述效果。这里，输入/输出电路指的是缓冲电路和反相电路，它们根据输入至该电路的输入端子的信号极性而选择电源配线HHH和LLL中的任何一个，并且输出输出信号。而且，可以为信号配线L1和L2设置单级输入/输出电路和多级输入/输出电路。随着输入/输出电路级数的增加，能够减少每级的负载电容。此外，为信号配线L1和L2设置的输入/输出电路的级数可以相同或者不同。

(第二实施例)

图6示出了根据本发明第二实施例的信号传送电路的结构图。信号传送电路2包括缓冲电路201而不是图4的反相电路102。而且，从缓冲电路201输出的显示数据信号DATA不被反相，从而不为第51级到第75级锁存电路12中的任何一级设置反相电路14。另一方面，为了使被反相电路104反相的显示数据信号DATA返回到原始极性，为第76级到第100级锁存电路12中的每一个设置反相电路14。其它部件与图4中的相同。

接下来，参考图7对图6的信号传送电路2的操作进行说明。

当显示数据信号DATA从低电平转向高电平时，缓冲电路201的输出S201从低电平转向高电平，从而反相电路104执行放电操作。因而，反相电路104的输出S104从高电平转向低电平。而且，当显示数据信号DATA从高电平转向低电平时，缓冲电路201执行放电操作，并且此后，反相电路104执行充电操作。

由于由缓冲电路101和201以及反相电路103和104中每一个执行的充电或者放电操作，电源配线HHH的电压VH和电源配线LLL的电压VL发生变化。这里，由缓冲电路101和201引起的电压变化在同一电源配线中基本上同时发生。但是，与将单级缓冲电路或者单级反相电路用于为整个信号通路的负载电容充电或者放电时相比，每一级的负载电容要小些。因此，即使叠加由缓冲电路101和201引起的电压变化，该电压变化量也小。这同样适用于反相电路102和104。

如上所述，负载电容的充电和放电由缓冲电路101和201以及反相电路103和104共同分担，并且反相电路103和104执行的操作与缓冲电路101和201的相反，从而能够减小电源配线HHH和LLL的电压变化。

要注意的是，如果设置反相电路103和104中的至少一个，能够获得减小电压变化的效果。而且，即使当缓冲电路101和201中的每一个被替换成反相电路时，也能够获取相似的效果。

此外，如图8所示，除了反相电路103和104之外，还可以将反相电路202和203分别增加至信号配线L1和L2。而且，可以增加缓冲电路。

(第三实施例)

图9示出了根据本发明第三实施例的信号传送电路的结构图。信号传送电路3包括缓冲电路301、信号配线L3和反相电路302。缓冲电路301的输入端子与输入节点N1相连接。信号配线L3从缓冲电路301的输出端子延伸。反相电路302为信号配线L3设置。其它部分与图1中的类似。

接下来，参考图10对图9的信号传送电路3的操作进行说明。

当显示数据信号DATA的极性改变时，反相电路302开始与缓冲电路301相反的操作，其滞后于由缓冲电路301执行的充电或者放电操作。因此，缓冲电路301的输出S301被改变，并且此后，反相电路302的输出S302被改变。在这种情况下，由缓冲电路301和反相电路302引起的电压变化发生在各自不同的电源配线中。

而且，信号配线L3被反相电路302分割开来。因此，与将单级缓冲电路或者单级反相电路用于使信号配线L1充电或者放电时相比，能够使缓冲电路301和反相电路302的电压变化小一些。

如上所述，负载电容的充电和放电由缓冲电路301和反相电路302共同分担，并且反相电路302执行与缓冲电路301相反的操作，从而能够减小电源配线HHH和LLL的电压变化。

要注意的是，即使当缓冲电路301被替换成反相电路时，反相电路302执行反相操作，从而使得获取类似的效果成为可能。而且，可以将缓冲电路或者反相电路增加至信号配线L3。

(第四实施例)

图11示出了根据本发明第四实施例的信号传送电路的结构图。除图1的部件之外，信号传送电路4还包括控制信号发生电路401和逻辑电路402。逻辑电路402(控制电路)具有信号供给模式和电压固定模式，在信号供给模式下将显示数据信号DATA传递到输入节点N1，以及在电压固定模式下将输入节点N1处的电压固定在低电平。根据来自控制信号发生电路401的控制信号S401对运行模式进行切换。

图12示出了图11的控制信号发生电路401的示例性结构。控制信号发生电路401包括延迟部分411和触发器412。由例如一组触发器形成的延迟部分411将从第100级移位电路11输出的脉冲信号P100延迟几个时钟，并输出该结果作为复位信号Q411。触发器412使其自己的输出(控制信号S401)与起始脉冲信号STR同步地转为高电平，并且当复位信号Q411转到高电平时，使该控制信号S401转到低电平。

接下来，参考图13对图11的信号传送电路4的操作进行说明。

在时刻t1，起始脉冲信号STR被输入到第一级移位电路11和控制信号发生电路401，从而控制信号S401从低电平转向高电平，并且因此，逻辑电路402将显示数据信号DATA传递到输入节点N1。从而，经由缓冲电路101和反相电路102将显示数据信号DATA分别传送到信号配线L1和L2。第一级锁存电路12与来自第一级移位电路11的脉冲信号P1同步地锁存显示数据信号DATA。

在时刻t1到时刻t2的时间周期期间，与内部时钟信号CLK同步地从第一级移位电路11按顺序传送起始脉冲信号STR。分别从第2级到第99级移位电路11连续地输出脉冲信号P2，…P99。在时刻t2，从第100级移位电路11输出脉冲信号P100。从而，第1级到第100级锁存电路12完成对显示数据信号DATA的锁存。

当从第100级移位电路11输出脉冲信号P100开始经过了几个时钟时(时刻t3)，复位信号Q411上升，从而在控制信号发生电路401中，控制信号S401从高电平转向低电平。因此，逻辑电路402将输入节点N1处的电压固定在低电平。

接着，在时刻t4，将起始脉冲信号STR再次输入到第一级移位电路11和控制信号发生电路401，从而重复时刻t1到t3的步骤。

如上所述，通过在信号无需被传送到信号配线L1和L2中的每一个的时间周期期间固定输入节点N1处的电压，可以防止缓冲电路101和反相电路102的误操作，从而能够减少缓冲电路101和反相电路102中的电流消耗。

要注意的是，在控制信号发生电路401中，可以取代起始脉冲信号STR而将与起始脉冲信号STR相关的信号(特别的，从输出脉冲信号P100到输入起始脉冲信号STR的期间上升的脉冲信号)输入到触发器412的时钟端子。而且，可以将来自第100级移位电路11的脉冲信号P100直接输入到触发器412的复位端子，而不经由延迟部分411。此外，还可以设置计数器电路，以使来自计数器电路的信号而不是来自移位电路11的脉冲信号输入到触发器412。特别地，在100级锁存电路12中一级也没有执行锁存处理(在图13中，从脉冲信号P100下降到脉冲信号P1上升的时间周期)的整个或者部分时间周期期间，逻辑电路402可以转向电压固定模式。要注意的是，在第1级锁存电路12开始锁存处理到第100级锁存电路12完成锁存处理的时间周期期间，逻辑电路402的运行模式需要被设置为信号供给模式。

而且，控制信号发生电路401的结构不局限于图12的结构。例如，在控制信号发生电路401中，即使用RS锁存电路代替触发器412，也能够产生控制信号S401。而且，即使用选择性地输出显示数据信号DATA和低电平电源配线LLL的电压的选择电路替换逻辑电路402，也能够获得类似的效果。特别地，这样的选择电路在控制信号S401为高电平的时间周期期间选择并且输出显示数据信号DATA，而在控制信号S401为低电平的时间周期期间选择并且输出低电平电源配线LLL的电压。

此外，本实施例的控制信号发生电路401和逻辑电路402也可以应用于图4、6、8和9的信号传送电路。

(第五实施例)

图14示出了根据本发明第五实施例的信号传送电路的结构图。除图1的部件之外，信号传送电路5还包括控制信号发生电路501以及逻辑电路502A和502B。

逻辑电路502A(第一控制电路)具有信号供给模式和电压固定模式，在信号供给模式下将输入至输入节点N1的信号传递给缓冲电路101的输入端子，并且在电压固定模式下将缓冲电路101的输入端子处的电压固定在低电平。根据来自控制信号发生电路501的控制信号S501A对运行模式进行切换。

逻辑电路502B(第二控制电路)具有信号供给模式和电压固定模式，在信号供给模式下将输入至输入节点N1的信号传递给反相电路102的输入端子，并且在电压固定模式下将反相电路102的输入端子处的电压固定在低电平。根据来自控制信号发生电路501的控制信号S501B对运行模式进行切换。

图15示出了图14的控制信号发生电路501的示例性结构。除图12的部件之外，控制信号发生电路501还包括触发器511。触发器511使其自己的输出(控制信号S501A)与起始脉冲信号STR同步地转为高电平，并且当接收到从第53级移位电路11输出的脉冲信号P53时，使该控制信号S501A转到低电平。而且这里，触发器412从第48级移位电路11接收脉冲信号P48，而不是起始脉冲信号STR。并且使其自己的输出(控制信号S501B)与脉冲信号P48同步地转为高电平。

接下来，参考图16对图14的信号传送电路5的操作进行说明。

在时刻t1，将起始脉冲信号STR输入到第一级移位电路11和控制信号发生电路501，使得控制信号S501A从低电平转向高电平，并且因此，逻辑电路502A将显示数据信号DATA传递到缓冲电路101。从而，经由缓冲电路101将显示数据信号DATA传送到信号配线L1。另一方面，由于控制信号S501B保持在低电平，所以逻辑电路502B继续将反相电路102的输入端子处的电压固定在低电平。

在时刻t2，第48级移位电路11输出脉冲信号P48，使得控制信号S501B从低电平转向高电平，并且因此，逻辑电路502B将显示数据信号DATA传递到反相电路102。从而，经由反相电路102也将显示数据信号DATA传送到信号配线L2。

在时刻t3，第50级移位电路11输出脉冲信号P50，使得第50级锁存电路12执行锁存操作。从而，连接到信号配线L1的50级锁存电路12都完成了锁存处理。

接下来，在时刻t4，第51级移位电路11输出脉冲信号PS1，使得第51级锁存电路12与脉冲信号P51同步地锁存来自信号配线L2的显示数据信号DATA。

在时刻t5，第53级移位电路11输出脉冲信号P53，使得控制信号S501A从高电平转向低电平，并且因此，逻辑电路502A将缓冲电路101的输入端子处的电压固定在低电平。

在时刻t6，第100级移位电路11输出脉冲信号P100。从而，第1级到第100级锁存电路12都完成了对显示数据信号DATA的锁存。

在时刻t7，在控制信号发生电路501中，复位信号Q411上升，使得控制信号S501B从高电平转向低电平。从而，逻辑电路502B将反相电路102的输入端子处的电压固定在低电平。

接下来，在时刻t8，将起始脉冲信号STR重新输入到第一级移位电路11和控制信号发生电路501，重复时刻t1到t7的处理。

如上所述，在无需将信号传送到信号配线L1期间，逻辑电路502A将缓冲电路101的输入端子处的电压固定在低电平，同时在无需将信号传送到信号配线L2期间，逻辑电路502B将反相电路102的输入端子处的电压固定在低电平。因此，可以延长将缓冲电路101和反相电路102中每一个的输入端子固定在低电平的时间周期，以能够进一步降低缓冲电路101和反相电路102中每一个的电流消耗。

要注意的是，在第1级到第50级锁存电路12(即连接到信号配线L1的锁存电路12)中一级也没有执行锁存处理(在图16中，从脉冲信号P50上升到脉冲信号P1下降的时间周期)的整个或者部分时间周期期间，逻辑电路502A可以处于电压固定模式。要注意的是，在第1级锁存电路12开始锁存处理到第50级锁存电路12完成锁存处理期间，逻辑电路502A的运行模式需要设置为信号供给模式。

而且，在第51级到第100级锁存电路12(即，连接到信号配线L2的锁存电路12)中一级也没有执行锁存处理(在图16中，从脉冲信号P100下降到脉冲信号P51上升的时间周期期间)的整个或者部分时间周期期间，逻辑电路502B可以处于电压固定模式。要注意的是，在第51级锁存电路12开始锁存处理到第200级锁存电路12完成锁存处理的时间周期期间，逻辑电路502B的运行模式需要设置为信号供给模式。

此外，本实施例的控制信号发生电路501以及逻辑电路502A和502B可以应用于图4、6和8的信号传送电路。

(其它实施例)

在上述各实施例中，优选使输出具有与输入至输入节点N1的显示数据信号DATA相同极性的输出信号的输入/输出电路(图1中的缓冲电路101，图4的缓冲电路101和反相电路104)的整体电流驱动性能，以及输出具有与输入至输入节点N1的显示数据信号DATA相反极性的输出信号的输入/输出电路(图1中的反相电路102，图4中的反相电路102、103)的整体电流驱动性能彼此相等。利用这一结构，可以使通过充电操作从电源配线HHH提供的电流量和通过放电操作提取到电源配线LLL的电流量彼此相等，以使电源配线HHH和LLL的电压变化量最小。

尽管在上述每一实施例中假定信号传送电路传送显示数据信号DATA，但是信号传送电路也可以用作传送内部时钟信号CLK或者第二锁存信号SSS的电路。特别地，如果将具有相同结构的信号传送电路应用到传送显示数据信号DATA的数据信号配线以及传送内部时钟信号CLK的时钟信号配线，则能够使显示数据信号DATA和内部时钟信号CLK之间的延迟差值小，使锁存电路12能够正确地锁存显示数据信号DATA。

而且，如图17所示，上述每一实施例的信号传送电路并不局限于显示面板驱动电路，其也可以应用于包含显示面板驱动装置的显示装置。在图17中，显示装置除两个信号传送电路1以及显示面板驱动装置23A和23B之外，还包括电源电路21、控制器22、扫描驱动器24以及显示面板25。电源电路21向每个部件提供电源电压。控制器22输出控制信号CTRL(例如，第二锁存信号SSS)，用于与显示数据信号DATA一起控制显示面板驱动装置23A和23B。显示面板驱动装置23A和23B由控制器22控制，以将具有取决于显示数据信号DATA的电压值的灰度级电压提供至显示面板25。这里，驱动显示面板25的负载由显示面板驱动装置23A和23B共同分担。在这一显示装置中，信号传送电路1用作用于传送来自控制器22的显示数据信号DATA的数据总线，或者用作用于传送控制信号CTRL的控制配线。而且，除图1的部件之外，信号传送电路1还包括反相电路102a，以使由反相电路102反相的信号恢复到原始极性(注意，未示出电源配线HHH和LLL)。

尽管在上述每一实施例中，将反相电路14设置在锁存电路12和13之间以使显示数据信号DATA恢复到原始极性，但本发明并不局限于此。如图18所示，可以修改锁存电路13到电平移位电路15的连接(注意，未示出电源配线HHH和LLL)。在图18中，第1级到第50级电平移位电路15都在其正极性端子H处接收与电平移位电路15相对应的锁存电路13的未被反相的输出，并且在其负极性端子L处接收锁存电路13的被反相的输出。另一方面，第51级到第100级电平移位电路15都在其正极性端子H处接收与该电平移位电路15相对应的锁存电路13的被反相的输出，并且在其负极性端子L处接收锁存电路13的未被反相的输出。电平移位电路15具有例如图19中所示的结构。利用这一结构，使显示数据信号DATA恢复到原始极性。

如上所述，本发明的信号传送电路能够降低电源配线的电压变化，从而使得例如抑制EMI成为可能。因此，本发明的信号传送电路作为用于驱动显示面板(例如，液晶面板等)的显示面板驱动装置、包括该显示面板驱动装置的显示装置等特别有用。

Claims (13)

1.一种用于传送输入至输入节点的信号的信号传送电路，包括：

第一输入/输出电路和第二输入/输出电路，其均具有连接至输入节点的输入端子；

从第一输入/输出电路的输出端子延伸的第一信号配线；

从第二输入/输出电路的输出端子延伸的第二信号配线；

用于提供第一电压的第一电源配线；以及

用于提供低于第一电压的第二电压的第二电源配线，

其中第一和第二输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号，并且具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性，该第一和第二输入/输出电路具有彼此不同的特性。

2.根据权利要求1所述的信号传送电路，其特征在于，还包括：

P个(P为自然数)输入/输出电路，

其中P个输入/输出电路都具有第一和第二特性中的任何一个，并且都为第一和第二信号配线中的任何一个而设置。

3.一种用于传送输入至输入节点的信号的信号传送电路，包括：

第一输入/输出电路和第二输入/输出电路，其均具有连接至输入节点的输入端在；

从第一输入/输出电路的输出端子延伸的第一信号配线；

从第二输入/输出电路的输出端子延伸的第二信号配线；

为第一信号配线设置的第三输入/输出电路；

用于提供第一电压的第一电源配线；以及

用于提供低于第一电压的第二电压的第二电源配线，

其中第一、第二和第三输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号，

第一和第二输入/输出电路具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性，该第一和第二输入/输出电路具有相同的特性，并且

第三输入/输出电路具有第二特性。

4.根据权利要求3所述的信号传送电路，其特征在于，还包括：

P个(P为自然数)输入/输出电路，

其中P个输入/输出电路都具有第一和第二特性中的任何一个，并且都为第一和第二信号配线中的任何一个而设置。

5.根据权利要求1或3所述的信号传送电路，其特征在于，还包括：

第一控制电路，设置在输入节点和第一输入/输出电路的输入端子之间，能够切换信号供给模式和电压固定模式，其中在所述信号供给模式下将输入至输入节点的信号传输到第一输入/输出电路的输入端子，而在所述电压固定模式下固定第一输入/输出电路的输入端子处的电压；

第二控制电路，设置在输入节点和第二输入/输出电路的输入端子之间，能够切换信号供给模式和电压固定模式，其中在所述信号供给模式将输入至输入节点的信号传送到第二输入/输出电路的输入端子，而在所述电压固定模式下固定第二输入/输出电路的输入端子处的电压。

6.一种用在驱动显示面板的驱动装置中用于捕获显示数据信号的显示数据处理装置，包括：

如权利要求5所述的信号传送电路；

多个串联连接的移位电路；和

与多个移位电路相对应的多个锁存电路，

其中，将显示数据信号输入至输入节点，

第一级移位电路接收起始脉冲信号，并且多个移位电路中的每一个按顺序地将脉冲信号从前一级传送至下一级；

多个锁存电路中的每一个与第一和第二信号配线中的任何一个连接，并且与来自相对应的移位电路的脉冲信号同步地锁存传送至该信号配线的显示数据信号，

在连接至第一信号配线的锁存电路中一个也没有执行锁存处理的整个或者部分时间周期期间，第一控制电路处于电压固定模式，

在连接至第二信号配线的锁存电路中一个也没有执行锁存处理的整个或者部分时间周期期间，第二控制电路处于电压固定模式。

7.一种显示装置，包括：

包括如权利要求6所述的显示数据处理装置的显示面板驱动装置；和

由该显示面板驱动装置驱动的显示面板。

8.一种用于传送输入至输入节点的信号的信号传送电路，包括：

具有连接至输入节点的输入端子的第一输入/输出电路；

从第一输入/输出电路的输出端子延伸的信号配线；

为信号配线设置的第二输入/输出电路；

用于提供第一电压的第一电源配线；以及

用于提供低于第一电压的第二电压的第二电源配线，

其中，第一和第二输入/输出电路均根据输入信号的极性选择第一和第二电源配线中的任何一个以输出输出信号，

第一输入/输出电路具有下述特性中的任何一个，即输出与输入信号极性相同的输出信号的第一特性，以及输出与输入信号极性相反的输出信号的第二特性，并且

第二输入/输出电路具有第二特性。

9.根据权利要求8所述的信号传送电路，其特征在于，还包括：

P个(P为自然数)输入/输出电路，

其中P个输入/输出电路都具有第一和第二特性中的任何一个，并且都为信号配线而设置。

10.根据权利要求1、3和8中任何一个所述的信号传送电路，其特征在于，还包括：

控制电路，能够切换将信号供给到输入节点的信号供给模式和固定输入节点处的电压的电压固定模式。

11.一种在驱动显示面板的驱动装置中用于捕获显示数据信号的显示数据处理装置，包括：

如权利要求10所述的信号传送电路；

多个串联连接的移位电路；和

与多个移位电路相对应的多个锁存电路，

其中，将显示数据信号输入至输入节点，

第一级移位电路接收起始脉冲信号，并且多个移位电路中的每一个按顺序将脉冲信号从前一级传送至下一级；

多个锁存电路中的每一个与信号配线连接，并且与来自相对应的移位电路的脉冲信号同步地锁存传送至该信号配线的显示数据信号，

在多个锁存电路中一个也没有执行锁存处理的整个或者部分时间周期期间，控制电路处于电压固定模式。

12.一种显示装置，包括：

包括如权利要求11所述的显示数据处理装置的显示面板驱动装置；和

由该显示面板驱动装置驱动的显示面板。

13.根据权利要求1、2、3、4、8和9中任何一个所述的信号传送电路，其中，输出具有与输入至输入节点的信号相同极性的输出信号的一个或者多个输入/输出电路的整体电流驱动性能与输出具有与输入至输入节点的信号相反极性的输出信号的输入/输出电路的整体电流驱动性能相等。

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