CN102158217B - 电路装置、电子设备以及电源供给方法 - Google Patents

电路装置、电子设备以及电源供给方法 Download PDF

Info

Publication number
CN102158217B
CN102158217B CN2010105550635A CN201010555063A CN102158217B CN 102158217 B CN102158217 B CN 102158217B CN 2010105550635 A CN2010105550635 A CN 2010105550635A CN 201010555063 A CN201010555063 A CN 201010555063A CN 102158217 B CN102158217 B CN 102158217B
Authority
CN
China
Prior art keywords
voltage
circuit
supply voltage
supply
reference voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2010105550635A
Other languages
English (en)
Other versions
CN102158217A (zh
Inventor
佐藤比佐夫
山田敦史
塚原范和
桑野俊一
高桥康宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN102158217A publication Critical patent/CN102158217A/zh
Application granted granted Critical
Publication of CN102158217B publication Critical patent/CN102158217B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/94—Generating pulses having essentially a finite slope or stepped portions having trapezoidal shape
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H02M1/0054—Transistor switching losses
    • H02M1/0058—Transistor switching losses by employing soft switching techniques, i.e. commutation of transistors when applied voltage is zero or when current flow is zero
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc-Dc Converters (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种电路装置，其包括：电源电路；以及逻辑电路，电源电路向逻辑电路供给第一电源电压和第二电源电压，所述第一电源电压由以第一基准电压作为基准电压而周期性变化的电源电路供给，所述第二电源电压由以第二基准电压作为基准电压而周期性变化的电源电路供给，电源电路由共振而供给第一电源电压和第二电源电压，第一电源电压和第二电源电压重复第一电源电压与第二电源电压之间的电压差减小的第一期间和所述电压差增大的第二期间，并且逻辑电路借助于第一电源电压和第二电源电压的供给来执行绝热电路工作。

Description

电路装置、电子设备以及电源供给方法
本申请要求基于2009年11月20日提交的申请号为2009-265415的日本专利申请的优先权，其内容以引用的方式合并于此。
技术领域
本发明涉及电路装置、电子设备、电源供给方法等。
背景技术
作为降低逻辑电路的耗电的技术，一种绝热逻辑电路(例如，JP-A-2002-325031中说明的技术)是已知的。在绝热逻辑电路中，通过改变电源电压来降低由晶体管的漏极损耗引起的耗电。
然而，当向绝热逻辑电路供给电源电压的电源电路不执行电力再生时，不能够充分地降低耗电。也就是说，从绝热逻辑电路恢复到电源电路的电荷被消耗了，而没有被电源电路再生，从而增大了电源电路中的耗电。
发明内容
本发明的一些方案的优点是提供了通过电力再生降低耗电的电路装置、电子设备、电源供给方法等。
本发明的第一方案涉及一种电路装置，其包括：电源电路；以及逻辑电路，电源电路向逻辑电路供给第一电源电压和第二电源电压，由电源电路供给的第一电源电压以第一基准电压作为基准电压而周期性地变化，由电源电路供给的第二电源电压以第二基准电压作为基准电压而周期性地变化，电源电路由共振而供给第一电源电压和第二电源电压，第一电源电压和第二电源电压重复第一电源电压与第二电源电压之间的电压差减小的第一期间和电压差增大的第二期间，并且逻辑电路借助于第一电源电压和第二电源电压的供给来执行绝热电路工作。
根据本发明的第一方案，供给以第一基准电压作为基准电压而周期性变化的第一电源电压，并且供给以第二基准电压作为基准电压而周期性变化的第二电源电压。由共振而供给第一电源电压和第二电源电压，第一电源电压和第二电源电压重复电压差减小的第一期间和电压差增大的第二期间。这使得能够通过电力再生降低耗电等。
本发明的第二方案涉及一种电路装置，其包括：电源电路；以及逻辑电路，电源电路向逻辑电路供给第一电源电压和第二电源电压，第一电源电压以第一基准电压作为基准电压而周期性地变化，第二电源电压以第二基准电压作为基准电压而周期性地变化，第一电源电压和第二电源电压重复第一电源电压与第二电源电压之间的电压差减小的第一期间和电压差增大的第二期间，在第一电源电压的第一局部最大值与紧随第一局部最大值之后的第二局部最大值之间的期间内第二电源电压变成局部最大值，并且在第一电源电压的第一局部最小值与紧随第一局部最小值之后的第二局部最小值之间的期间内第二电源电压变成局部最小值，并且逻辑电路借助于第一电源电压和第二电源电压的供给来执行绝热电路工作。
根据本发明的第二方案，供给以第一基准电压作为基准电压而周期性变化的第一电源电压，并且供给以第二基准电压作为基准电压而周期性变化的第二电源电压。重复第一电源电压与第二电源电压之间的电压差减小的第一期间和电压差增大的第二期间。在第一电源电压的第一局部最大值与紧随第一局部最大值之后的第二局部最大值之间的期间内第二电源电压变成局部最大值，并且在第一电源电压的第一局部最小值与紧随第一局部最小值之后的第二局部最小值之间的期间内第二电源电压变成局部最小值。这使得能够进行逻辑电路的绝热电路工作等。
根据本发明的第一方案或第二方案，第一基准电压和第二基准电压可以为不同的基准电压。
通过实现这点，能够供给作为不同电源电压的第一电源电压和第二电源电压。因此，逻辑电路能够借助于作为不同电源电压的第一电源电压和第二电源电压的供给来执行绝热电路工作。
根据本发明的第一方案或第二方案，可以如下构造电路装置：逻辑电路包括反相器，第一电源电压不经由另外的有源元件而被供给到反相器的第一导电型晶体管的源电极，并且第二电源电压不经由另外的有源元件而被供给到反相器的第二导电型晶体管的源电极。
通过实现这点，逻辑电路能够包括反相器。第一电源电压能够不经由另外的有源元件而被供给到反相器的第一导电型晶体管的源电极，并且第二电源电压能够不经由另外的有源元件而被供给到第二导电型晶体管的源电极。
根据本发明的第一方案或第二方案，第一电源电压和第二电源电压可以为彼此相位相反的正弦波。
通过实现这点，可以供给重复电压差减小的第一期间和电压差增大的第二期间的第一电源电压和第二电源电压。
根据本发明的第一方案或第二方案，可以如下构造电路装置：逻辑电路具有第一导电型晶体管和第二导电型晶体管，并且第一电源电压与第二电源电压之间的最小电压差比第一导电型晶体管的阈值电压和第二导电型晶体管的阈值电压小。
通过实现这点，第一电源电压与第二电源电压之间的最小电压差能够比第一导电型晶体管的阈值电压和第二导电型晶体管的阈值电压小。
根据本发明的第一方案或第二方案，在第二期间内具有边缘的输入信号可以被输入到逻辑电路中。
通过实现这点，输入在第一电源电压与第二电源电压之间的电压差增大的第二期间内具有边缘的输入信号，以使逻辑电路能够执行绝热电路工作。
根据本发明的第一方案或第二方案，第一电源电压和第二电源电压可以为彼此相位相反的正弦波，并且在第一电源电压与第二电源电压之间的电压差最小的正时处具有边缘的输入信号可以被输入到逻辑电路中。
通过实现这点，输入在第一电源电压与第二电源电压之间的电压差最小的正时处具有边缘的输入信号，以使逻辑电路能够执行绝热电路工作。
根据本发明的第一方案或第二方案，通过一个谐振电路生成第一电源电压和第二电源电压。
通过实现这点，通过一个谐振电路生成第一电源电压和第二电源电压，从而能够由共振而供给第一电源电压和第二电源电压。
根据本发明的第一方案或第二方案，可以如下构造电路装置：谐振电路由电容器、第一电感器以及第二电感器构成，电源电路从谐振电路的第一输出节点输出第一电源电压并且从第二输出节点输出第二电源电压，电容器设置在第一输出节点与第二输出节点之间，第一电感器连接到第一输出节点的一端，并且第二电感器连接到第二输出节点的一端。
根据本发明的第一方案或第二方案，电源电路可以包括一端连接到第一输出节点的激励晶体管和一端连接到第二输出节点的激励晶体管中的至少一个。
根据本发明的第一方案或第二方案，可以如下构造电路装置：电源电路具有第一驱动器和第二驱动器，所述第一驱动器的以第一DC电压驱动的期间和以第二DC电压驱动的期间的占空比被设定为第一占空比，并且所述第二驱动器的以第一DC电压驱动的期间和以第二DC电压驱动的期间的占空比被设定为第二占空比，以第一占空比作为用于设定第一基准电压的占空比来设定第一驱动器，并且第一驱动器向第一电感器的另一端输出第一输出电压，并且，以不同于第一占空比的第二占空比作为用于设定第二基准电压的占空比来设定第二驱动器，并且第二驱动器向第二电感器的另一端输出第二输出电压。
根据本发明的第一方案或第二方案，能够实现用一个谐振电路生成第一电源电压和第二电源电压的谐振电路。
根据本发明的第一方案或第二方案，可以通过第一谐振电路生成第一电源电压，并且可以通过第二谐振电路生成第二电源电压。
通过实现这点，通过第一谐振电路生成第一电源电压，并且通过第二谐振电路生成第二电源电压，从而能够由共振而供给第一电源电压和第二电源电压。
根据本发明的第一方案或第二方案，可以如下构造电路装置：第一谐振电路由第一电容器和第一电感器构成，第二谐振电路由第二电容器和第二电感器构成，电源电路从第一谐振电路的第一输出节点输出第一电源电压并且从第二谐振电路的第二输出节点输出第二电源电压，第一电容器设置在第一输出节点与接地节点之间，第一电感器连接到第一输出节点的一端，第二电容器设置在第二输出节点与接地节点之间，并且第二电感器连接到第二输出节点的一端。
根据本发明的第一方案或第二方案，能够实现用第一谐振电路生成第一电源电压和用第二谐振电路生成第二电源电压的谐振电路。
本发明的第三方案涉及一种包括根据本发明的第一方案的电路装置的电子设备。
本发明的第四方案涉及一种向逻辑电路供给电源电压的电源供给方法，其包括：向逻辑电路供给用于由逻辑电路执行绝热电路工作的第一电源电压和第二电源电压；供给以第一基准电压作为基准电压而周期性变化的电压，作为第一电源电压；供给以第二基准电压作为基准电压而周期性变化的电压，作为第二电源电压；以及由共振而供给第一电源电压和第二电源电压，第一电源电压和第二电源电压重复第一电源电压与第二电源电压之间的电压差减小的第一期间和电压差增大的第二期间。
附图说明
将参考附图说明本发明，其中相同的标记指代相同的元件。
图1A和图1B示出了第一比较示例。
图2A和图2B示出了第二比较示例。
图3A和图3B示出了第二比较示例的电源电路的构造示例。
图4示出了一实施例的电路装置的构造示例。
图5示出了绝热逻辑电路的详细构造示例。
图6A和图6B各示出了电源电路的详细构造示例。
图7示出了本实施例的电压波形示例。
图8说明了第一电源电压和第二电源电压的电压范围。
图9说明了第一电源电压和第二电源电压的电压范围。
图10说明了第一电源电压和第二电源电压的电压范围。
图11示出了单谐振电路的第一详细构造示例。
图12示出了单谐振电路的第一详细构造示例的电压波形示例。
图13示出了单谐振电路的第二详细构造示例。
图14示出了单谐振电路的第三详细构造示例。
图15示出了单谐振电路的第四详细构造示例。
图16示出了单谐振电路的第四详细构造示例的电压波形示例。
图17示出了双谐振电路的第一详细构造示例。
图18示出了双谐振电路的第二详细构造示例。
图19示出了双谐振电路的第三详细构造示例。
图20示出了双谐振电路的第四详细构造示例。
图21示出了双谐振电路的第五详细构造示例。
图22示出了双谐振电路的第六详细构造示例。
图23示出了耦合双谐振电路的第一详细构造示例。
图24说明了双谐振电路和耦合双谐振电路的电压波形示例。
图25说明了双谐振电路和耦合双谐振电路的电压波形示例。
图26示出了耦合双谐振电路的第二详细构造示例。
图27示出了耦合双谐振电路的第三详细构造示例。
图28示出了基准电压生成电路的第三详细构造示例。
图29示出了基准电压生成电路的第二详细构造示例的电压波形示例。
图30示出了基准电压生成电路的第二详细构造示例。
图31示出了耦合双谐振电路的第四详细构造示例。
图32示出了耦合双谐振电路的第五详细构造示例。
图33示出了自激振荡的谐振电路的构造示例。
图34示出了基准电压生成电路的第一详细构造示例。
图35A至图35C各示出了电路装置的构造示例。
图36示出了电子设备的构造示例。
具体实施方式
下面，将详细地说明本发明的优选实施例。下面说明的实施例不意在不合理地限制如权利要求中所阐明的本发明的范围，并且并不是实施例中说明的所有构造都必然是作为解释本发明的方式不可或缺的。
1.比较示例
在如上所述的绝热逻辑电路中，存在降低电源电路的耗电的任务。而且，绝热逻辑电路具有往往需要用于保持逻辑电路的输出电压的二极管的问题。下面，本实施例的比较示例示于图1A至图3B中，并且将说明这些问题。为了简化说明，将反相器作为绝热逻辑电路的示例来进行说明。
图1A示出了第一比较示例。该比较示例包括电源电路VGA1和VGA2、二极管DA1和DA2、PMOS晶体管PMA和NMOS晶体管NMA。晶体管PMA和NMA构成反相器。来自电源电路VGA1的电源电压VPA经由作为有源元件的二极管DA1供给到晶体管PMA的源电极。来自电源电路VGA2的电源电压VMA经由作为有源元件的二极管DA2被供给到晶体管NMA的源电极。
图1B示出了第一比较示例的电压波形示例。如图1B中的A1所示，正弦波电压被供给作为电源电压VPA，并且与VPA相位相反的正弦波电压被供给作为电源电压VMA。电源电压VPA和VMA的峰值与谷值之间的各个幅值为DC电源电压VDD。如A2所示，假定在这种情况下反相器的输入电压VIA从低电平变成高电平。输入电源VIA的逻辑电平在电压VPA和VMA相交的正时变化。然后，如A3所示，反相器的输出电压VOA根据电源电压VMA而变化并且从高电平绝热地变成低电平。
在这种情况下，在输入电压VIA不变化的期间内，输出电压VOA的逻辑电平需要保持恒定。例如，晶体管PMA在输入电压VIA处于低电平的期间内导通，并且电源电压VPA被输出到输出电压VOA。由于在电源电压VPA中0V与VDD之间的电压交替地出现，需要经由二极管DA1使输出电压VOA保持在高电平。以此方式，在第一比较示例中，在电源电路与晶体管之间需要作为有源元件的二极管。由于经由二极管供给电源，导致了由于二极管的正向电压VF而引起的压降。因此，输出电压VOA不是从0变成VDD，而是从VF变成VDD-VF，这导致使抗扰性劣化等问题。
图2A示出了第二比较示例。该比较示例包括电源电路VGB1和VGB2、PMOS晶体管PMB以及NMOS晶体管NMB。晶体管PMB和NMB构成反相器。来自电源电路VGB1和VGB2的电源电压VPB和VMB不经由诸如二极管的有源元件(电路元件)而被供给到晶体管PMB和NMB的源电极。
图2B示出了第二比较示例的电压波形示例。如图2B中的B1所示，将在VDD/2到VDD的电压范围内的梯形波作为电源电压VPB供给。将在0V到VDD/2的电压范围内的三角波作为电源电压VMB供给。电源电压VPB和VMB为关于电压VDD/2轴对称地变化的电压。如B2所示，假定在这种情况下反相器的输入电压VIB从低电平变成高电平。输入电压VIB的逻辑电平在电源电压VPB最小(电源电压VMB最大)的正时变化。然后，反相器的输出电压VOB如B3所示随着电源电压VMB的增加而从0V变成VDD/2并且如B4所示随着电源电压VPB的增加而从VDD/2变成VDD。以此方式，输出电压VOB从低电平绝热地变成高电平。
在这种情况下，由于电源电压VPB和VMB分别在从VDD/2到VDD和从0V到VDD/2的范围内变化，在输入电压VIB不变化的期间内输出电压VOB的逻辑电平保持恒定。因此，不需要电源电路与晶体管之间的二极管。
然而，由于将梯形波或三角波用作电源电压，利用电源电路的电力再生变得很难。
将参考图3A和图3B对这点进行说明。图3A示出了输出三角波的电源电压的电源电路VGB2的构造示例。该构造示例包括NMOS晶体管NMC1至NMC5和电容器CA1至CA3。时钟Clk1至Clk5被分别输入到晶体管NMC1至NMC5。在图3A中，包括绝热逻辑电路的电容的负载电容被示意性地表示为电容器CL。
如图3B中的C1所示，当时钟Clk5处于高电平时，晶体管NMC5导通，并且输出0V作为电源电压VMB。如C2所示，当时钟Clk4到达高电平时，晶体管NMC4导通，并且电源电压VMB由于电容器CA3的电荷而增加。然后，NMC3至NMC1依次导通；电源电压VMB逐步地增加到VDD/2；NMC2至NMC5依次导通；并且电源电压VMB逐步地降低到0V。以此方式，能够供给近似三角波的电源电压。
在这种情况下，电荷在负载电容CL与电容器CA1至CA3之间被交换，从而使从绝热逻辑电路返回到电源电路的电荷的一部分被再生。然而，返回到电源电路的一些电荷不能被再生。具体如图3B中的C3所示，当晶体管NMC5导通时，晶体管NMC4导通时的负载电容CL的电荷如C4所示流入地。因此，电荷未被再生，这增加了电源电路的耗电。
2.构造示例
图4示出了能够解决上述问题的本实施例的构造示例。该构造示例包括电源电路100和绝热逻辑电路200(绝热电路；广义上的逻辑电路)。本实施例不限于该构造示例，并且能够实施例如省略一些组件或添加另外的组件的各种变型。
电源电路100向绝热逻辑电路供给第一电源电压VP(第一电源时钟；高电压侧电源电压)和第二电源电压VM(第二电源时钟；低电压侧电源电压)。电源电压VP和VM为通过绝热逻辑电路执行绝热电路工作(绝热工作)的电压并且为时变电压。
更具体地，电源电压VP和VM为以不同基准电压作为基准而周期性变化的电压并且由谐振电路(例如，LC谐振电路)生成。例如，电源电路100生成各具有基于时钟CK的频率(例如，与CK的频率相同的频率)的电源电压VP和VM。从未示出的控制电路等输入时钟CK。作为选择，电源电路100可以包括未示出的时钟发生电路，并且可以从时钟发生电路供给时钟CK。当电源电压VP和VM由自激振荡电路(例如，LC谐振电路)生成时，自激振荡电路可以生成时钟CK。例如，时钟CK用于后面参考图11等说明的谐振电路的激励用时钟。
绝热逻辑电路200接收来自电源电路100的电源电压VP和VM，以便执行绝热电路工作。具体地，绝热逻辑电路200利用以比由逻辑电路的晶体管的导通电阻和负载电容确定的时间常数充分地更长的周期(梯度)变化的电源电压来执行降低逻辑电路的热损耗的绝热充放电。而且，绝热逻辑电路200利用能够存储并且再生电力的电源电路来再生电荷，以对逻辑电路的负载电容(例如，栅电容或布线电容)进行充放电，从而执行低耗电。
更具体地，将与电源电压VP和VM同步(例如，频率同步或相位同步)的输入信号输入到绝热逻辑电路200的逻辑电路中。例如，将上述时钟CK输入到绝热逻辑电路200中。输入与时钟CK同步的信号作为逻辑电路的输入信号，从而与电源电压VP和VM同步的输入信号被输入到逻辑电路中。输入信号的频率为例如与时钟CK的频率相同的频率或者为时钟CK的频率的整除数的频率。例如，频率在1MHz到10kHz的范围内。
例如，绝热逻辑电路200由例如反相器、AND电路以及OR电路(组合逻辑电路)的逻辑门构成。绝热逻辑电路200可以包括例如触发电路或闭锁电路的保持电路(存储电路)。然后，时序电路可以由逻辑门和保持电路构成。绝热逻辑电路200可以仅由执行绝热电路工作的电路构成，或者可以由执行绝热电路工作的电路和执行非绝热电路工作(典型逻辑电路工作或CMOS电路工作)的电路二者构成。
3.绝热逻辑电路和电源电路
如上所述，电源电路100由共振而生成具有作为基准的不同基准电压的电源电压VP和VM并且将电源电压VP和VM供给到绝热逻辑电路200。这使得能够通过电源电路进行电力再生并且省略了绝热逻辑电路的二极管。将参考图5至图7说明这种电源电路和绝热逻辑电路。
图5示出了绝热逻辑电路200的详细构造示例。该构造示例包括PMOS晶体管PM1和PM2(广义的第一导电型晶体管)和NMOS晶体管NM1和NM2(广义的第二导电型晶体管)。下面，将说明两级反相器，作为能够被包括在绝热逻辑电路200中的逻辑电路的示例。然而，在本实施例中，绝热逻辑电路200可以包括另外的逻辑电路。
具体地，晶体管PM1和NM1构成前级反相器，而晶体管PM2和NM2构成后级反相器。也就是说，第一电源节点NVP连接到晶体管PM1和PM2的源极端子，并且第二电源节点NVM连接到晶体管NM1和NM2的源极端子。输入节点NVI连接到晶体管PM1和NM1的栅极端子，并且输出节点NQ1连接到晶体管PM1和NM1的漏极端子。输出节点NQ1连接到晶体管PM2和NM2的栅极端子，并且输出节点NQ2连接到晶体管PM2和NM2的漏极端子。来自电源电路100的电源电压VP和VM分别被供给到电源节点NVP和NVM。输入信号VIN被供给到输入节点NVI。
如图5所示，DC电压VDD被供给到晶体管PM1和PM2的阱(衬底)，并且接地电压VSS被供给到晶体管NM1和NM2的衬底(阱)。作为选择，电源电压VP可以被供给到晶体管PM1和PM2的阱(反向栅极)，并且电源电压VM可以被供给到晶体管NM1和NM2的衬底(反向栅极)。
图6A示出了电源电路100的第一详细构造示例。该构造示例包括基准电压生成电路110和谐振电路120(单谐振电路)。
基准电压生成电路110输出第一基准电压VR1和电压与第一基准电压VR1不同的第二基准电压VR2。基准电压VR1和VR2为用作周期性变化的电源电压VP和VM的基准的电压。例如，基准电压生成电路110由开关调节器(例如，开关电容调节器)构成，并且开关调节器生成基准电压VR1和VR2。作为选择，基准电压生成电路110可以由输出高电平电压(VDD)和低电平电压(VSS)的驱动器构成。然后，驱动器可以以与基准电压VR1和VR2相对应的占空比来输出高电平电压和低电平电压，从而有效地生成基准电压VR1和VR2(作为有效值)。如后面将参考图11等说明的，基准电压生成电路110能够包括用于向谐振电路120输出基准电压VR1的第一基准电压生成电路和用于向谐振电路120输出基准电压VR2的第二基准电压生成电路。
谐振电路120由一个谐振电路的共振(单共振)而输出第一电源电压VP和第二电源电压VM。如上所述，由谐振电路120生成的电源电压VP和VM为以基准电压VR1和VR2作为基准而周期性变化的电源电压。具体地，电源电压VP和VM各自具有周期性地重复正弦波、矩形波、梯形波、三角波等的电压波形。电源电压VP和VM具有关于第三基准电压(例如，(VR1+VR2)/2)轴对称的电压波形。作为选择，电源电压VP和VM可以具有相位相反的电压波形。例如，谐振电路120能够由LC电流激励电路、LC电压激励电路、LC双稳态电路、晶体振荡电路等构成。
图6B示出了电源电路100的第二详细构造示例。该构造示例包括基准电压生成电路110、第一谐振电路130和第二谐振电路140。参考图6A说明的基准电压生成电路由相同的附图标记来表示，并且适当地省略其说明。
谐振电路130由共振而输出第一电源电压VP，并且谐振电路140由共振而输出第二电源电压VM。也就是说，两个谐振电路(双谐振电路)由各自的共振(双共振)而输出电源电压。具体地，类似于上述谐振电路120，谐振电路130和140生成以基准电压VR1和VR2作为基准而周期性变化的电源电压。例如，谐振电路130和140能够由LC电流激励电路或者LC电压激励电路构成。
谐振电路的所有组件可以被包括在电源电路100中，或者一些组件可以被包括在电源电路100中。例如，当谐振电路为LC谐振电路时，电感器和电容器可以设置在电源电路100的外部。
图7示出了本实施例的绝热电路工作的电压波形示例。下面，为了简化说明，将对如下示例进行说明：其中，VR1＝3/4·VDD；VR2＝1/4·VDD；VP和VM为正弦波；并且绝热逻辑电路200为参考图5说明的两级反相器。
如图7中的H1所示，供给以3/4·VDD作为基准(中心电压)且幅值为1/4·VDD的正弦波，作为电源电压VP。如H2所示，供给以1/4·VDD作为基准且幅值为1/4·VDD的正弦波，作为电源电压VM。电源电压VP和VM的正弦波的相位差为180°。当如H3所示输入低电平电压(VSS)作为输入电压VIN时，如H4所示输出电源电压VP作为前级反相器的输出电压VQ1，并且如H5所示输出电源电压VM作为后级反相器的输出电压VQ2。另一方面，当如H6所示输入高电平电压(VDD)作为输入电压VIN时，如H7所示输出电源电压VM作为输出电压VQ1，并且如H8所示输出电源电压VP作为输出电压VQ2。
这里，在图1A和图1B中的第一比较示例中，绝热逻辑电路存在需要用于保持逻辑电路的输出电压的二极管的问题。而且，如上所述在第二比较示例中，存在降低电源电路的耗电的任务。
考虑到这点，根据本实施例，电源电路100供给第一电源电压VP和第二电源电压VM，并且绝热逻辑电路200借助于第一电源电压VP和第二电源电压VM的供给来执行绝热电路工作。由电源电路100供给的第一电源电压VP以第一基准电压VR1作为基准电压而周期性地变化，而由电源电路100供给的第二电源电压VM以第二基准电压VR2作为基准电压而周期性地变化。然后，电源电路100由共振而供给第一电源电压VP和第二电源电压VM，第一电源电压VP和第二电源电压VM重复第一电源电压VP与第二电源电压VM之间的电压差减小(变小)的第一期间和电压差增大(变大)的第二期间。
例如上面参考图7所述，由电源电路100供给的电源电压VP和VM为以基准电压VR1和VR2作为基准电压的正弦波。如图7所示，电源电压VP和VM周期性地重复电压差减小的第一期间T1和电压差增大的第二期间T2。期间T1为例如电源电压VP和VM之间的电压差从最大值(例如，VDD)变成最小值(例如，0V)的期间。期间T2为例如电源电压VP和VM之间的电压差从最小值(例如，0V)变成最大值(例如，VDD)的期间。
根据本实施例，供给重复电压差减小的第一期间和电压差增大的第二期间的电源电压VP和VM，从而能够实现绝热逻辑电路的绝热电路工作。此外，由共振而供给电源电压VP和VM，从而能够执行电源电路的电力再生。另外，电源电压VP和VM具有作为基准的不同的基准电压VR1和VR2，从而能够省略绝热逻辑电路的电源节点的二极管(有源元件)。也就是说，由于以基准电压VR1和VR2作为基准的电源电压被输出到逻辑电路的输出节点，即使不使用二极管也能够固定输出逻辑电平。
更具体地，电源电压VM在电源电压VP的第一局部最大值与第一局部最大值之后的第二局部最大值之间的期间内变成局部最大值，并且在电源电压VP的第一局部最小值与第一局部最小值之后的第二局部最小值之间的期间内变成局部最小值。例如图7所示，VM在VP的第一局部最大值VDD与第二局部最大值VDD之间的期间T3内变成局部最大值1/2·VDD。VM在VP的第一局部最小值1/2·VDD与第二局部最小值1/2·VDD之间的期间T4内变成局部最小值VSS。
通过实现这点，能够供给重复电压差减小的第一期间和电压差增大的第二期间的电源电压VP和VM。这能够实现绝热逻辑电路的绝热电路工作。
在本实施例中，绝热逻辑电路200包括反相器。第一电源电压VP不经由另外的有源元件而被供给到反相器的第一导电型晶体管的源电极。第二电源电压VM不经由另外的有源元件而被供给到反相器的第二导电型晶体管的源电极。
通过实现这点，能够构造省略电源节点的二极管的绝热逻辑电路。而且，能够将典型逻辑电路(例如，CMOS逻辑电路)转用为这里的绝热逻辑电路。也就是说，在例如反相器的逻辑电路中，能够通过用电源电压VP和VM替换典型DC电源电压(例如，VDD和VSS)来实现绝热逻辑电路。
在本实施例中，第一电源电压VP和第二电源电压VM为彼此相位相反的正弦波。
通过实现这点，重复电压差减小的第一期间和电压差增大的第二期间的电源电压VP和VM能够被供给到绝热逻辑电路。而且，由于能够通过后面说明的LC谐振电路等容易地生成正弦波，因此变得易于由共振而供给电源电压VP和VM。
在本实施例中，在第二期间(例如，图7中所示的T2)内具有边缘的输入信号被输入到绝热逻辑电路200中。
通过实现这点，由于在电荷的恢复期间(例如，图7中所示的T1)内不输入边缘，因此能够降低电力损耗。
更具体地，在第一电源电压VP与第二电源电压VM之间的电压差最小的正时处具有边缘的输入信号被输入到绝热逻辑电路200中。
通过实现这点，由于当输入信号的逻辑电平变化时输出电压不会急速变化，能够实现绝热逻辑电路的绝热电路工作。例如上面参考图7所述，电源电压VP为在VDD到VDD/2的电压范围内的正弦波。电源电压VM在VDD/2到VSS的电压范围内并且为与电源电压VP相位相反的正弦波。在如图7中的H9所示电源电压VP和VM之间的电压差最小时(VP＝VM＝VDD/2)，输入电压VIN如H10所示变化。因此，输出节点NQ1的电压如H11所示平滑地变化，并且反相器能够绝热地工作。
在本实施例中，在电源电压VP和VM之间的最小电压差小于预定电压(例如，VR1-VR2)的期间内具有边缘的输入信号可以被输入到绝热逻辑电路200中。
而且，在本实施例中，第一电源电压VP与第二电源电压VM之间的最小电压差可以小于第一导电型晶体管的阈值电压和第二导电型晶体管的阈值电压。
通过实现这点，在绝热逻辑电路中能够阻止当输入信号变化时流动的直通电流。具体将参考图8对这点进行说明。下面，如上述图5所示，将对如下示例进行说明：第一导电型晶体管为PMOS晶体管PM1，并且第二导电型晶体管为NMOS晶体管NM1。为了简化说明，在本示例中晶体管PM1和NM1的阈值电压相同。
如图8中的D1所示，假定供给具有下限电压VPmin的电源电压VP和具有上限电压VPmin-VT的电源电压VM。在这种情况下，假定电压VT为晶体管PM1和NM1的阈值电压。如D2所示，当晶体管的输入电压VIN与VSS相等时，晶体管PM1导通，并且晶体管NM1关断。如D3所示，由于当VIN＝VPmin-VT时VP＝VPmin，晶体管PM1的栅极和源极之间的电压变成VT，从而晶体管PM1关断。如D4所示，由于当VIN＝VPmin时VM＝VPmin-VT，晶体管NM1的栅极和源极之间的电压变成VT，从而晶体管NM1导通。以此方式，由于当输入电压VIN变化时晶体管PM1和NM1中的至少一个关断，因此无直通电流的流动。
在本实施例中，绝热逻辑电路200中的二极管结点的正向电压为Vf，并且，当第一电源电压VP的基准电压VR1大于第二电源电压VM的基准电压VR2时，第一电源电压VP与第二电源电压VM之间的最小电压差可以被设定为大于-Vf。
通过实现这点，即使当根据晶体管的连接条件在电源电压VP和VM之间生成寄生二极管结点时，也防止了正向电流流向二极管结点。这使得可以防止由正向电流向寄生二极管结点的流动引起的闭锁效应或者消耗电流的增大。将具体地参考图9和图10对这点进行说明。
如图9所示，假定供给关系式为VP-VM＞-Vf的电源电压VP和VM。如图10所示，还假定NMOS晶体管形成在P衬底中并且电源电压VM被供给到P衬底和NMOS晶体管的源电极，而且，PMOS晶体管形成在N阱中并且电源电压VP被供给到N阱和PMOS晶体管的源极。然后，在电源电压VP和VM之间生成寄生二极管结点DI。当二极管结点DI的正向电压被限定为Vf时，通过设定正向电压满足如上所述的关系式VP-VM＞-Vf，能够防止正向电流在电源电压VP和VM之间流动。
4.单谐振电路
如上面参考图6A所述，在本实施例中，，能够由一个谐振电路的共振而供给电源电压VP和VM。图11至图15示出了这一单谐振电路的详细构造示例。下面，将对基准电压VR1＝3/4·VDD并且基准电压VR2＝1/4·VDD的示例进行说明。
图11示出了单谐振电路的第一详细构造示例。该构造示例包括第一基准电压供给节点NG1、第二基准电压供给节点NG2、第一电感器L1、第二电感器L2、电容器C、第一激励晶体管M1、第二激励晶体管M2、第一激励用时钟发生电路VG1以及第二激励用时钟发成电路VG2。本实施例的谐振电路不限于这一构造，并且能够实施例如省略一些组件(例如，时钟发生电路VG1和VG2)或者添加另外的组件的各种变型。
电感器L1设置在第一基准电压供给节点NG1与第一输出节点NVP之间。电感器L2(例如，L2＝L1)设置在第二基准电压供给节点NG2与第二输出节点NVM之间。电容器C设置在输出节点NVP与NVM之间。激励晶体管M1的漏极端子(源极端子；广义上M1的一端)连接到输出节点NVP。接地电压(VSS；广义上的第二DC电源电压)被供给到M 1的源极端子(漏极端子)，并且来自激励用时钟发成电路VG1的第一激励用时钟CK1被输入到M1的栅极端子。激励晶体管M2的漏极端子(广义上M2的一端)连接到输出节点NVM。接地电压被供给到M2的源极端子，并且来自激励用时钟发生电路VG2的第二激励用时钟CK2被输入到M2的栅极端子。
例如，激励晶体管M1和M2各自由NMOS晶体管构成。激励用时钟发生电路VG1和VG2各自由例如逻辑电路构成并且分别基于上面参考图4等说明的时钟CK来生成激励用时钟CK1和CK2。作为选择，激励用时钟发生电路VG1和VG2各自由例如环形振荡器的振荡电路构成并且可以利用振荡电路分别生成激励用时钟CK1和CK2。作为选择，激励用时钟发生电路VG1和VG2可以为反馈谐振电路输出VP和VM的电路。在这种情况下，振荡电路自激振荡。
第一基准电压生成电路RG1向基准电压供给节点NG1输出基准电压3/4·VDD，并且第二基准电压生成电路RG2向基准电压供给节点NG2输出基准电压1/4·VDD。基准电压生成电路RG1和RG2表示上面参考图6A等说明的基准电压生成电路的功能。激励晶体管M1和M2基于激励用时钟CK1和CK2导通和关断，从而对谐振电路进行电流激励。通过在电感器L1和L2与电容器C之间交换能量来执行谐振电路的共振。然后，输出以3/4·VDD作为基准的电源电压VP和以1/4·VDD作为基准的电源电压VM。
在这种情况下，电源电压VP和VM驱动绝热逻辑电路的负载电容(例如，图5中PM2和NM2的栅极电容)。经由绝热逻辑电路的晶体管(例如，图5中的PM1和NM1)的导通电阻来驱动负载电容。在绝热电路工作中，由于使用以比基于晶体管的导通电阻和负载电容的时间常数长的周期变化的电源电压，可以认为由晶体管的导通电阻引起的压降能够如此小以至于能够被忽略(VP和VM与负载电容的施加电压相等)。因此，考虑执行还包括绝热逻辑电路的负载电容的共振。负载电容的电荷由共振而被再生。以此方式，通过用谐振电路来构成电源电路，能够执行电力再生。
图12示出了第一详细构造示例的电压波形示例。如图12中的E1所示，例如，高电平(VDD)和低电平(VSS)的占空比相等的时钟被输入作为激励用时钟CK1。如E2所示，在CK1处于高电平的期间内，谐振电路输出在等于或小于基准电压3/4·VDD的电压范围内的电源电压VP。另一方面，如E3所示，与CK1相位相反(相位差为180°)的时钟被输入作为激励用时钟CK2。如E4所示，在CK2处于高电平的期间内，谐振电路输出在等于或小于基准电压1/4·VDD的电压范围内的电源电压VM。例如，CK1和CK2的频率为从1MHz到10kHz，这是与谐振电路的共振频率相同(包括大致相同)的频率。
图13示出了单谐振电路的第二详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C、激励晶体管MP1、激励晶体管M2、激励用时钟发生电路VGP1以及激励用时钟发生电路VG2。下面，与上面参考图11等说明的组件相同的组件由相同的附图标记和符号来表示，并且适当地省略对这些组件的说明。
在第二详细构造示例中，与第一详细构造示例不同，第一激励晶体管MP1设置在DC电源(VDD)与输出节点NVP之间。也就是说，激励晶体管MP1的漏电极连接到输出节点NVP。DC电源电压(VDD；广义上的第一DC电源电压)被供给到MP1的源电极，并且来自第一激励用时钟发生电路VGP1的第一激励用时钟CKP1被输入到MP1的栅电极。例如，MP1由PMOS晶体管构成。能够通过与上面参考图12等说明的激励用时钟CK2相同的时钟来实现激励用时钟CKP1。
图14示出了单谐振电路的第三详细构造示例。该构造示例包括基准电压节点NG1和NG2、电感器L1和L2、电容器C、激励晶体管MM以及激励用时钟发生电路VGM。
在第三详细构造示例中，与第一详细构造示例不同，激励晶体管MM设置在输出节点NVP与NVM之间。也就是说，激励晶体管MM的源电极(漏电极)连接到输出节点NVP，并且MM的漏电极(源电极)连接到输出节点NVM。来自激励用时钟发生电路VGM的激励用时钟CKM被输入到MM的栅电极。例如，MM由NMOS晶体管构成。能够通过与上面参考图12等说明的激励用时钟CK1相同的时钟来实现激励用时钟CKM。
图15示出了单谐振电路的第四详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2以及电容器C。
来自基准电压生成电路RG1和第一激励用电压生成电路VF1的电压被供给到基准电压供给节点NG1。来自基准电压生成电路RG2和第二激励用电压生成电路VF2的电压被供给到基准电压供给节点NG2。激励用电压生成电路VF1和VF2能够被包括在基准电压生成电路中。
在第四详细构造示例中，与第一详细构造示例不同，利用激励用电压生成电路VF1和VF2来执行电压激励。也就是说，激励用电压生成电路VF1和VF2分别向电感器L1和L2施加以基准电压VR1和VR2作为基准的激励用电压VVF1和VVF2，从而对谐振电路进行电压激励。例如，图16示出了第四详细构造示例的电压波形示例。如图16中的F1所示，3/4VDD+VF1被供给作为激励用电压VVF1。而且，1/4VDD+VF2被供给作为激励用电压VVF2。
5.双谐振电路
如上面参考图6B所述，在本实施例中，能够由两个谐振电路的共振而供给电源电压VP和VM。图17至图22示出了这一双谐振电路的详细构造示例。
图17示出了双谐振电路的第一详细构造示例。该构造示例包括第一基准电压供给节点NG1、第二基准电压供给节点NG2、第一电感器L1、第二电感器L2、第一电容器C1、第二电容器C2、第一激励晶体管M1、第二激励晶体管M2、第一激励用时钟发生电路VG1以及第二激励用时钟发生电路VG2。本实施例的谐振电路不限于这一构造，并且能够实施例如省略一些组件(例如，时钟发生电路VG1和VG2)或者添加另外的组件的各种变型。
电感器L1设置在第一基准电压供给节点NG1与第一输出节点NVP之间。电容器C1设置在输出节点NVP与地(接地节点；广义上的第二DC电源)之间。激励晶体管M1的漏极端子连接到输出节点NVP。接地电压被供给到M1的源极端子，并且来自激励用时钟发生电路VG1的第一激励用时钟CK1被输入到M1的栅极端子。电感器L2(例如，L2＝L1)设置在第二基准电压供给节点NG2与第二输出节点NVM之间。电容器C2(例如，C2＝C1)设置在输出节点NVM与地(接地节点)之间。激励晶体管M2的漏极端子连接到输出节点NVM。接地电压被供给到M2的源极端子，并且来自激励用时钟发生电路VG2的第二激励用时钟CK2被输入到M2的栅极端子。例如，激励晶体管M1和M2各自由NMOS晶体管构成。
第一详细构造示例的双谐振电路以与上面参考例如图12说明的电压波形示例的电压波形类似的电压波形工作，并且由于电流激励输出电源电压VP和VM。根据这一双谐振电路，可以由与上述单谐振电路相同方式的LC共振而进行电力再生。
图18示出了双谐振电路的第二详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C1和C2、激励晶体管MP1和M2以及激励用时钟发生电路VGP1和VG2。在第二详细构造示例中，由于基准电压供给节点NG2、电感器L2、电容器C2、激励晶体管M2以及激励用时钟发生电路VG2以与上述第一详细构造示例相同的方式构成，省略对这些组件的图示。下面，与上面参考图17等说明的组件相同的组件由相同的附图标记和符号来表示，并且适当地省略对这些组件的说明。
在第二详细构造示例中，与第一详细构造示例不同，第一激励晶体管MP1设置在DC电源(VDD)与输出节点NVP之间。也就是说，激励晶体管MP1的漏电极连接到输出节点NVP。DC电源电压VDD被供给到MP1的源电极，并且来自第一激励用时钟发生电路VGP1的第一激励用时钟CKP1被输入到MP1的栅电极。例如，MP1由PMOS晶体管构成。能够通过与上面参考图12等说明的激励用时钟CK2相同的时钟来实现激励用时钟CKP1。
图19示出了双谐振电路的第三详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C1和C2、激励晶体管M1和M2以及激励用时钟发生电路VG1和VG2。
在第三详细构造示例中，与第一详细构造示例不同，电容器C1和C2分别设置在输出节点NVP与基准电压供给节点NG1之间以及输出节点NVM与基准电压供给节点NG2之间。第三详细构造示例的双谐振电路以例如与上面参考图12等说明的电压波形相同的电压波形工作，并且由电流激励而输出电源电压VP和VM。
图20示出了双谐振电路的第四详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C1和C2、激励晶体管MP1和M2，以及激励用时钟发生电路VGP1和VG2。在第四详细构造示例中，由于基准电压供给节点NG2、电感器L2、电容器C2、激励晶体管M2以及激励用时钟发生电路VG2以与上述第三详细构造示例相同的方式构成，省略对这些组件的图示。
在第四详细构造示例中，与第三详细构造示例不同，第一激励晶体管MP1设置在DC电源(VDD)与输出节点NVP之间。利用激励用时钟CKP1对MP1进行导通和关断控制，从而对谐振电路进行电流激励。能够通过与上面参考图12等说明的激励用时钟CK2相同的时钟来实现激励用时钟CKP1。
图21示出了双谐振电路的第五详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2以及电容器C1和C2。
来自基准电压生成电路RG1和第一激励用电压生成电路VF1的电压被供给到基准电压供给节点NG1。来自基准电压生成电路RG2和第二激励用电压生成电路VF2的电压被供给到基准电压供给节点NG2。激励用电压生成电路VF1和VF2能够被包括在基准电压生成电路中。
在第五详细构造示例中，以与上面参考图15说明的单谐振电路的第四详细构造示例相同的方式，利用激励用电压生成电路VF1和VF2来执行电压激励。也就是说，激励用电压生成电路VF1和VF2分别输出激励用电压VVF1和VVF2，并且对谐振电路进行电压激励。因此，生成电源电压VP和VM。
图22示出了双谐振电路的第六详细构造示例。该构造示例包括NG1和NG2、电感器L1和L2以及电容器CA1和CA2与电容器CB1和CB2。
类似于第五构造示例，来自基准电压生成电路RG1和第一激励用电压生成电路VF1的电压被供给到基准电压供给节点NG1，并且来自基准电压生成电路RG2和第二激励用电压生成电路VF2的电压被供给到基准电压供给节点NG2。激励用电压生成电路VF1和VF2能够被包括在基准电压生成电路中。
在第六详细构造示例中，与第五详细构造示例不同，电容器CA1和CA2分别设置在基准电压供给节点NG1与输出节点NVP之间以及基准电压供给节点NG2与输出节点NVM之间。电容器CB1和CB2分别设置在地(VSS)与输出节点NVP之间以及地与输出节点NVM之间。然后，在电感器L1与电容器CA1和CB1之间执行共振，并且在电感器L2与电容器CA2和CB2之间执行共振。
6.耦合双谐振电路
在本实施例中，还能够使用上述双谐振电路的电源电压与电容器耦合的谐振电路。将参考图23至图27、图31和图32详细地说明耦合双谐振电路。
图23示出了耦合双谐振电路的第一详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、第一电容器C1和第二电容器C2以及第三电容器C3、激励晶体管M1和M2以及激励用时钟发生电路VG1和VG2。
在第一详细构造示例中，与上述双谐振电路的第一详细构造示例相似的谐振电路由电感器L1和L2以及电容器C1和C2、基准电压供给节点NG1和NG2、激励晶体管M1和M2以及激励用时钟发生电路VG1和VG2构成。电容器C3(例如，C3＝C1/2＝C2/2)设置在输出节点NVP与NVM之间。在第一详细构造示例中，利用激励晶体管M1和M2执行电流激励，并且由于电感器L1和L2以及电容器C1至C3之间的共振而生成电源电压VP和VM。
根据这一耦合双谐振电路，能够以高精度输出绝热电路工作所需的电源电压。将参考图24和图25对这点进行说明。图24示意性地示出了当在上述双谐振电路中电感器L1和L2的电感之间出现由于制造差异等导致的差异时的电压波形示例。
如图24所示，电源电压VP和VM根据激励用时钟的频率变成频率彼此相等的电源电压。然而，当在L1与L2之间存在差异(例如，约3％)时，生成电源电压VP和VM的谐振电路的共振频率彼此不同。因此，电源电压VP为最小电压(谷值)的正时和电源电压VM为最大电压(峰值)的正时在时间上移位。然后，当绝热逻辑电路的输入电压变化时，在电源电压VP和VM之间出现电压间隙，这可能产生一个完不成绝热电路工作的期间(例如，上述图7)。
另一方面，如图25所示，在耦合双谐振电路中能够使谷值和峰值的正时彼此靠近。也就是说，当电感器L1和L2之间的差异等于双谐振电路中的差异时，通过与电容器C3耦合，可以供给比在双谐振电路的情况下相位更接近反相的电源电压VP和VM。
图26示出了耦合双谐振电路的第二详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C1至C3、激励晶体管M1和M2以及激励用时钟发生电路VG1和VG2。
在第二详细构造示例中，与第一详细构造示例不同，电容器C1和C2分别设置在输出节点NVP与基准电压供给节点NG1以及输出节点NVM与基准电压供给节点NG2之间。然后，利用激励晶体管M1和M2进行电流激励。
图27示出了耦合双谐振电路的第三详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器C1至C3、激励晶体管M2以及激励用时钟发生电路VG2。
在第三详细构造示例中，不设置上述激励晶体管M1，并且仅利用激励晶体管M2执行电流激励。然后，输出节点NVP和NVM与电容器C3耦合，从而激励整个谐振电路。
图31示出了耦合双谐振电路的第四详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2以及电容器C1至C3。
来自基准电压生成电路RG1和第一激励用电压生成电路VF1的电压被供给到基准电压供给节点NG1，并且来自基准电压生成电路RG2和第二激励用电压生成电路VF2的电压被供给到基准电压供给节点NG2。激励用电压生成电路VF1和VF2能够被包括在基准电压生成电路中。
在第四详细构造示例中，利用激励用电压生成电路VF1和VF2执行电压激励。具体地，类似于上面参考图15等说明的单谐振电路的电压激励，激励用电压生成电路VF1和VF2分别输出以基准电压3/4·VDD和1/4·VDD作为基准的激励用电压VVF1和VVF2，从而对谐振电路进行电压激励。
图32示出了耦合双谐振电路的第五详细构造示例。该构造示例包括基准电压供给节点NG1和NG2、电感器L1和L2、电容器CA1、CA2、CB1、CB2和C3。
在第五详细构造示例中，电容器CA1和CA2分别设置在节点NG1与输出节点NVP以及节点NG2与输出节点NVM之间。电容器CB1和CB2分别设置在输出节点NVP与地之间和输出节点NVM与地之间。类似于上述第四详细构造示例，利用激励用电压生成电路VF1和VF2执行电压激励。
参考图11至图27、图31和图32说明的LC谐振电路不限于上述构造，而是能够实施各种变型。例如，可以实现例如单谐振电路、双谐振电路和耦合双谐振电路的电路形式的各种组合以及例如电流激励和电压激励的激励技术。
7.其他谐振电路
在本实施例中，除了上述LC谐振电路之外，还可以通过自激振荡的谐振电路来供给电源电压VP和VM。图33示出了振荡电路的详细构造示例。
该构造示例包括反相器IN1和IN2(广义上的振荡器)、电感器L、电容器CC1至CC4、电阻器元件R1和R2以及基准电压供给节点NG1和NG2。
基准电压生成电路RG1和RG2分别经由基准电压供给节点NG1和NG2以及电阻器元件R1和R2向输出节点NVP和NVM供给基准电压3/4·VDD和1/4·VDD。反相器IN1和IN2构成激励谐振电路的振荡器。振荡器驱动节点NS1和NS2，从而谐振电路输出电源电压VP和VM。
8.基准电压生成电路
图34示出了输出基准电压3/4·VDD(RG1)和1/4·VDD(RG2)的基准电压生成电路的第一详细构造示例。该构造示例包括PMOS晶体管PMD1至PMD11(广义上的第一导电型晶体管)、NMOS晶体管NMD1至NMD4(广义上的第二导电型晶体管)以及电容器CD1至CD6和CQ1至CQ3。下面，为了简化说明，将对电容器的电容值如下的示例进行说明：CD1＝CD2；CD3＝CD4；以及CD5＝CD6。
时钟P1、P2、N1和N2从未示出的控制电路等被供给到基准电压生成电路中。时钟P1和P2为相位相反的时钟(逻辑电平反相)。时钟N1和N2为例如与时钟P2和P1相同的时钟。
当时钟P1处于低电平时，晶体管PMD1和PMD2导通，并且晶体管PMD3、PMD4和NMD1关断。在这种情况下，电容器CD1和CD2在VDD与VSS之间被充电。当时钟P1处于高电平时，PMD1和PMD2关断，并且PMD3、PMD4和NMD1导通，从而电荷被分配在电容器CD1、CD2和CQ1中。然后，电压VQD1＝1/2·VDD被输出到节点NQD1。
类似地，电容器CD3和CD4在VDD与1/2·VDD之间被充电，并且电荷被分配在电容器CD3、CD4和CQ2中，从而基准电压VQD2＝3/4·VDD被输出到节点NQD2。而且，电容器CD5和CD6在1/2·VDD与VSS之间被充电，并且电荷被分配在电容器CD5、CD6和CQ3中，从而基准电压VQD3＝1/4·VDD被输出到节点NQD3。
图30示出了生成基准电压3/4·VDD(RG1)和1/4·VDD(RG2)的基准电压生成电路的第二详细构造示例。该构造示例包括驱动器BF1和BF2、电感器LA1和LA2、电容器C1和C2以及基准电压供给节点NG1和NG2。图30还示出了由电感器LB1和LB2以及电容器C3形成的谐振电路。
驱动器BF1输出第一输出电压VBF1，并且驱动器BF2输出第二输出电压VBF2，从而生成基准电压。例如，如图29中的G1所示，驱动器BF1输出驱动器以VDD驱动的期间与驱动器以VSS驱动的期间的占空比为3∶1(第一占空比)的矩形波。如G2所示，驱动器BF2输出驱动器以VDD驱动的期间与驱动器以VSS驱动的期间的占空比为1∶3(第二占空比)的矩形波。输出电压VBF1和VBF2分别由电感器LA1和电容器C1以及电感器LA2和电容器C2平滑，并且基准电压3/4·VDD和1/4·VDD被输出到节点NG1和NG2。
图28示出了生成基准电压3/4·VDD(RG1)和1/4·VDD(RG2)的基准电压生成电路的第三详细构造示例。该构造示例包括驱动器BF1和BF2、电感器L1和L2以及电容器C1和C2。在该构造示例中，电感器L1和L2以及电容器C1、C2和C3也构成谐振电路。也就是说，从第二详细构造示例中去除电感器和电容器部件(LA1、LA2等)。驱动驱动器BF1和BF2的信号与第二详细构造示例中的信号相同。
在第二详细构造示例和第三详细构造示例中，驱动器BF1和BF2的占空比被赋值为与以各自的占空比3/4和1/4作为中心的谐振电路的共振频率同步，从而也能够激励谐振电路。
9.电路装置
图35A至图35C各示出了本实施例的电源电路和绝热逻辑电路所能够应用至其上的电路装置的构造示例。
图35A所示的电路装置300包括电源电路100和绝热逻辑电路200。电源电路100和绝热逻辑电路200由分离的芯片(分离的IC)构成。谐振电路的电感器L和电容器C外接到电源电路100的芯片。然而，在本实施例中，L和C中的至少一个可以被并入到电源电路100的芯片中。
如图35B所示，电源电路100可以被并入到绝热逻辑电路200的芯片中，从而电路装置可以由一个芯片构成。谐振电路的电感器L和电容器C可以外接到芯片。作为选择，如图35C所示，电路装置可以被构造为一个芯片，并且谐振电路的电感器L和电容器C可以被并入到芯片中。
10.电子设备
图36示出了本实施例的电路装置所能够应用至其上的电子设备的构造示例。该电子设备包括集成电路装置400、微控制器410(主机；电路装置)、天线430、传感器440、检测电路450、A/D转换器460(A/D转换电路)、存储单元470以及操作单元480。作为本实施例的电子设备的应用示例，可以想象到例如温湿表、脉冲计、步程计等。
传感器440根据电子设备的用途由例如温度传感器、湿度传感器、陀螺传感器、加速度传感器、光电传感器或者压力传感器的传感器构成。检测电路450放大来自传感器440的输出信号(传感器信号)并且通过滤波器去除噪声。A/D转换器460将经放大的信号转换成数字信号并且将数字信号输出到集成电路装置400中。集成电路装置400处理来自传感器440的输出信号并且从天线430无线地发送经处理的信号。微控制器410由绝热逻辑电路等构成，并且执行数字信号处理或基于存储在存储单元470中的设定信息和来自操作单元480的信号来执行电子设备的控制处理。存储单元470由例如闪存存储器构成并且存储设定信息、检测到的数据等。操作单元480由例如键盘等构成并且用于由用户操作电子设备。
尽管上面已经详细地说明了本实施例，但是本领域的技术人员应当易于理解到，在大致不偏离本发明的新颖性内容和效果的情况下能够进行许多变型。因此，那些变型例也被包括在本发明的范围内。例如，在说明书或附图中曾至少与更广义上不同的术语或等同术语(第一DC电压、第二DC电压等)结合说明的术语(VDD、VSS等)能够由说明书或附图中任一处的不同术语替代。而且，电源电路、绝热逻辑电路、电路装置、电子设备等的构造和操作不限于本实施例中所说明的构造和操作，并且能够实施各种变型。

Claims (16)

1.一种电路装置，包括：
电源电路；以及
逻辑电路，
所述电源电路向所述逻辑电路供给第一电源电压和第二电源电压，
由所述电源电路供给的所述第一电源电压以第一基准电压作为基准电压而周期性地变化，
由所述电源电路供给的所述第二电源电压以第二基准电压作为基准电压而周期性地变化，
所述第一基准电压和所述第二基准电压为不同的基准电压，
所述电源电路由共振而供给所述第一电源电压和所述第二电源电压，所述第一电源电压和所述第二电源电压重复所述第一电源电压与所述第二电源电压之间的电压差减小的第一期间和所述电压差增大的第二期间，并且
所述逻辑电路借助所供给的所述第一电源电压和所述第二电源电压来执行绝热电路工作。
2.一种电路装置，包括：
电源电路；以及
逻辑电路，
所述电源电路向所述逻辑电路供给第一电源电压和第二电源电压，
所述第一电源电压以第一基准电压作为基准电压而周期性地变化，
所述第二电源电压以第二基准电压作为基准电压而周期性地变化，
所述第一基准电压和所述第二基准电压为不同的基准电压，
所述第一电源电压和所述第二电源电压重复所述第一电源电压与所述第二电源电压之间的电压差减小的第一期间和所述电压差增大的第二期间，
在所述第一电源电压的第一局部最大值与紧随所述第一局部最大值之后的第二局部最大值之间的期间内所述第二电源电压变成局部最大值，并且在所述第一电源电压的第一局部最小值与紧随所述第一局部最小值之后的第二局部最小值之间的期间内所述第二电源电压变成局部最小值，并且
所述逻辑电路借助所供给的所述第一电源电压和所述第二电源电压来执行绝热电路工作。
3.根据权利要求1所述的电路装置，
所述逻辑电路包括反相器，
所述第一电源电压不经由另外的有源元件而被供给到所述反相器的第一导电型晶体管的源电极，并且
所述第二电源电压不经由另外的有源元件而被供给到所述反相器的第二导电型晶体管的源电极。
4.根据权利要求1所述的电路装置，
所述第一电源电压和所述第二电源电压为彼此相位相反的正弦波。
5.根据权利要求1所述的电路装置，
所述逻辑电路具有第一导电型晶体管和第二导电型晶体管，并且
所述第一电源电压和所述第二电源电压具有比所述第一导电型晶体管的阈值电压和所述第二导电型晶体管的阈值电压小的最小电压差。
6.根据权利要求1所述的电路装置，
在所述第二期间内具有边缘的输入信号被输入到所述逻辑电路中。
7.根据权利要求1所述的电路装置，
所述第一电源电压和所述第二电源电压为彼此相位相反的正弦波，并且
在所述第一电源电压与所述第二电源电压之间的电压差最小的正时处具有边缘的输入信号被输入到所述逻辑电路中。
8.根据权利要求1所述的电路装置，
所述第一电源电压和所述第二电源电压由一个谐振电路生成。
9.根据权利要求8所述的电路装置，
所述谐振电路由电容器、第一电感器以及第二电感器构成，
所述电源电路从所述谐振电路的第一输出节点输出所述第一电源电压并且从第二输出节点输出所述第二电源电压，
所述电容器设置在所述第一输出节点与所述第二输出节点之间，
所述第一电感器连接到所述第一输出节点的一端，并且
所述第二电感器连接到所述第二输出节点的一端。
10.根据权利要求9所述的电路装置，
所述电源电路具有一端连接到所述第一输出节点的激励晶体管和一端连接到所述第二输出节点的激励晶体管中的至少一个。
11.根据权利要求9所述的电路装置，
所述电源电路具有向所述第一电感器的另一端供给所述第一基准电压的第一基准电压生成电路和向所述第二电感器的另一端供给所述第二基准电压的第二基准电压生成电路。
12.根据权利要求9所述的电路装置，
所述电源电路具有第一驱动器和第二驱动器，所述第一驱动器的以第一DC电压驱动的期间和以第二DC电压驱动的期间的占空比被设定成第一占空比，所述第二驱动器的以所述第一DC电压驱动的期间和以所述第二DC电压驱动的期间的占空比被设定成第二占空比，
以所述第一占空比作为用于设定所述第一基准电压的占空比来设定所述第一驱动器，并且所述第一驱动器向所述第一电感器的另一端输出第一输出电压，并且
以不同于所述第一占空比的所述第二占空比作为用于设定所述第二基准电压的占空比来设定所述第二驱动器，并且所述第二驱动器向所述第二电感器的另一端输出第二输出电压。
13.根据权利要求1所述的电路装置，
所述第一电源电压由第一谐振电路生成，并且
所述第二电源电压由第二谐振电路生成。
14.根据权利要求13所述的电路装置，
所述第一谐振电路由第一电容器和第一电感器构成，
所述第二谐振电路由第二电容器和第二电感器构成，
所述电源电路从所述第一谐振电路的第一输出节点输出所述第一电源电压并且从所述第二谐振电路的第二输出节点输出所述第二电源电压，
所述第一电容器设置在所述第一输出节点与接地节点之间，
所述第一电感器连接到所述第一输出节点的一端，
所述第二电容器设置在所述第二输出节点与所述接地节点之间，并且
所述第二电感器连接到所述第二输出节点的一端。
15.一种包括根据权利要求1所述的电路装置的电子设备。
16.一种向逻辑电路供给电源电压的电源供给方法，包括：
向所述逻辑电路供给第一电源电压和第二电源电压以便由所述逻辑电路执行绝热电路工作；
供给以第一基准电压作为基准电压而周期性变化的电压作为所述第一电源电压；
供给以第二基准电压作为基准电压而周期性变化的电压作为所述第二电源电压，其中所述第一基准电压和所述第二基准电压为不同的基准电压；以及
由共振而供给所述第一电源电压和所述第二电源电压，所述第一电源电压和所述第二电源电压重复所述第一电源电压与所述第二电源电压之间的电压差减小的第一期间和所述电压差增大的第二期间。
CN2010105550635A 2009-11-20 2010-11-19 电路装置、电子设备以及电源供给方法 Expired - Fee Related CN102158217B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009265415A JP4905540B2 (ja) 2009-11-20 2009-11-20 回路装置、電子機器及び電源供給方法
JP2009-265415 2009-11-20

Publications (2)

Publication Number Publication Date
CN102158217A CN102158217A (zh) 2011-08-17
CN102158217B true CN102158217B (zh) 2013-09-04

Family

ID=44061628

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010105550635A Expired - Fee Related CN102158217B (zh) 2009-11-20 2010-11-19 电路装置、电子设备以及电源供给方法

Country Status (3)

Country Link
US (1) US8258771B2 (zh)
JP (1) JP4905540B2 (zh)
CN (1) CN102158217B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI568124B (zh) * 2015-12-28 2017-01-21 華邦電子股份有限公司 供應絕熱電路操作之無線電力傳輸系統

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5509954B2 (ja) * 2010-03-17 2014-06-04 セイコーエプソン株式会社 回路装置及び電子機器
FR3009772B1 (fr) * 2013-08-14 2015-09-25 Commissariat Energie Atomique Circuit logique a interrupteurs mecaniques a faible consommation
KR101722558B1 (ko) * 2015-08-28 2017-04-04 서울과학기술대학교 산학협력단 단일 다이오드를 사용한 adcl 인버터
US9985611B2 (en) 2015-10-23 2018-05-29 Intel Corporation Tunnel field-effect transistor (TFET) based high-density and low-power sequential
CN106921216B (zh) * 2015-12-28 2021-07-06 华邦电子股份有限公司 供应绝热电路操作的无线电力传输系统
US10432197B2 (en) * 2016-08-08 2019-10-01 Qualcomm Incorporated Electronic devices employing adiabatic logic circuits with wireless charging
WO2019217566A1 (en) * 2018-05-08 2019-11-14 Agan Tommy Allen Quasi-adiabatic logic circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477164A (en) * 1993-05-28 1995-12-19 At&T Corp. Adiabatic dynamic noninverting circuitry

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2603380B2 (ja) * 1991-09-13 1997-04-23 日本電信電話株式会社 集積回路の試験装置および試験方法
US5378940A (en) 1993-03-12 1995-01-03 Massachusetts Institute Of Technology Charge recovery logic including split level logic
US5473270A (en) 1993-05-28 1995-12-05 At&T Corp. Adiabatic dynamic precharge boost circuitry
US5459414A (en) 1993-05-28 1995-10-17 At&T Corp. Adiabatic dynamic logic
US5422582A (en) 1993-12-30 1995-06-06 At&T Corp. Diode coupled CMOS logic design for quasi-static resistive dissipation with multi-output capability
US5559463A (en) * 1994-04-18 1996-09-24 Lucent Technologies Inc. Low power clock circuit
JP3313276B2 (ja) * 1995-03-15 2002-08-12 株式会社東芝 Ｍｏｓゲート回路及びその電源供給方法
JP3756285B2 (ja) * 1997-05-09 2006-03-15 シャープ株式会社 Ｃｍｏｓ論理回路およびその駆動方法
JP3460956B2 (ja) * 1997-09-05 2003-10-27 日本電信電話株式会社 断熱充電論理回路
KR100403810B1 (ko) 2001-03-09 2003-10-30 삼성전자주식회사 혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를이용한 논리 회로의 충/방전 방법
JP2004320566A (ja) * 2003-04-17 2004-11-11 Tokyo Cathode Laboratory Co Ltd 擬似断熱的ダイナミック論理回路
KR100523802B1 (ko) * 2003-08-11 2005-10-25 학교법인 한국정보통신학원 소스 단자의 병렬 커플링을 이용한 4위상 전압 제어 발진기
JP2008520153A (ja) * 2004-11-15 2008-06-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 断熱的ｃｍｏｓ設計
KR100662870B1 (ko) * 2005-02-18 2007-01-02 삼성전자주식회사 씨모스 전압제어 발진기
JP4776396B2 (ja) * 2006-02-27 2011-09-21 日本電信電話株式会社 断熱充電メモリ回路及びデータ書き込み方法
JP2007266700A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 電圧制御発振器、および、電圧制御発振器の調整回路
JP5239501B2 (ja) * 2008-05-15 2013-07-17 セイコーエプソン株式会社 ２相駆動ｃｍｏｓ断熱的論理回路
JP5030858B2 (ja) 2008-05-15 2012-09-19 株式会社日立製作所 コールセンタシステムおよびプログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477164A (en) * 1993-05-28 1995-12-19 At&T Corp. Adiabatic dynamic noninverting circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI568124B (zh) * 2015-12-28 2017-01-21 華邦電子股份有限公司 供應絕熱電路操作之無線電力傳輸系統

Also Published As

Publication number Publication date
JP4905540B2 (ja) 2012-03-28
US8258771B2 (en) 2012-09-04
JP2011109607A (ja) 2011-06-02
CN102158217A (zh) 2011-08-17
US20110121813A1 (en) 2011-05-26

Similar Documents

Publication Publication Date Title
CN102158217B (zh) 电路装置、电子设备以及电源供给方法
CN102362266B (zh) 具有叠置式电压域的电压转换和集成电路
CN104796171B (zh) 一种应用于soi cmos射频开关的控制电路
JP5013603B2 (ja) チャージポンプ駆動回路、及びそれを用いた半導体装置
US9966944B2 (en) Gate driver circuit for a half bridge or full bridge output driver stage and corresponding method for driving a half bridge or full bridge output driver stage
US9263935B2 (en) Charge and discharge signal circuit and DC-DC converter
JP4206105B2 (ja) ピエゾアクチュエーター駆動回路
CN102577060B (zh) 控制在开关电容式功率变换器中的功率损耗
CN102195592B (zh) 电路装置、电子设备以及电源电路
CN1236559C (zh) 谐振逻辑驱动器电路
CN101356732A (zh) 脉冲发生器和使用了它的电子设备及脉冲发生方法
CN101212176A (zh) 升压电路
CN104714589A (zh) 一种cmos片上直流负电压产生电路
US10447161B2 (en) Inverting buck-boost power converter
CN103299547A (zh) 电平移位器、反相器电路以及移位寄存器
CN101741242A (zh) 电荷泵及其工作方法
Angelov et al. A fully integrated multilevel synchronized-switch-harvesting-on-capacitors interface for generic PEHs
CN102324840A (zh) 电荷泵及工作方法
Ballo et al. A memory-targeted dynamic reconfigurable charge pump to achieve a power consumption reduction in IoT nodes
US8476963B2 (en) Exponential charge pump
KR101802396B1 (ko) 차지 펌프 회로
WO2002056471A1 (en) Low-loss capacitance driver circuit
TWI790870B (zh) 切換電容功率級以及切換電容變壓器
JP5482161B2 (ja) 回路装置及び電子機器
CN106341118B (zh) 电平变换器电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130904

Termination date: 20161119