KR100662870B1 - 씨모스 전압제어 발진기 - Google Patents

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Abstract

위상 노이즈를 감소시킬 수 있는 씨모스 전압제어 발진기가 개시된다. 본 발명에 따른 CMOS 전압제어 발진기는 전압전원이 공급되고, 노드P 및 노드N을 포함하며, 주파수를 발진시키는 LC탱크부, 제1 NMOS FET 및 제2 NMOS FET을 포함하며, 네가티브 저항을 갖고 LC탱크부의 발진을 유지시키는 네가티브 저항부, 제1커패시터 및 제2커패시터를 포함하며, 전압전원의 DC전압 성분을 제거하는 DC블락부, 제1저항 및 제2저항을 포함하며, DC블락부를 통과한 AC전압성분이 제1 NMOS FET 및 제2NMOS FET의 게이트에 인가되게 하는 AC블락부, 제3 NMOS FET 및 제4 NMOS FET을 포함하며, 제1저항과 제3 NMOS FET의 게이트가 연결되고, 제2저항과 제4 NMOS FET의 게이트가 연결되며, 제3 NMOS FET의 드레인 및 게이트가 기준 전압부와 연결되며, 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 제1 커런트 미러, 및 제3 NMOS FET의 드레인 및 게이트에 DC전압을 인가하여 상기 제1 커런트 미러에 전압을 공급하는 기준전압부를 포함한다. 이에 의해 전압제어 발진기의 위상 노이즈를 감소시킬 수 있다.
위상 노이즈, 씨모스 전압제어 발진기, DC블락, AC블락, 커런트 미러

Description

씨모스 전압제어 발진기{ Complementary metal oxide semiconductor voltage controlled oscillator }
도 1은 종래의 노이즈(noise) 필터부를 부가한 전압제어발진기의 회로도,
도 2는 종래의 전압제어발진기의 출력단자에 연결된 인버터 버퍼의 회로도,
도 3은 본 발명의 일실시예에 따른 전압제어 발진기의 회로도,
도 4a는 종래의 전압제어발진기의 노이즈 특성을 시뮬레이션한 결과도, 그리고
도 4b는 본 발명의 일실시예에 따른 전압제어발진기의 노이즈 특성을 시뮬레이션한 결과도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : LC탱크부 320 : 네가티브 저항부
330 : DC블락부 340 : AC블락부
350 : 기준전압부 360 : 제1 커런트 미러
370 : 제2 커런트 미러 380 : 인버터 버퍼
본 발명은 전압제어 발진기에 관한 것으로, 보다 상세하게는 테일 커런트 소스 대신에 전원전압(VDD)과 독립적인 게이트 바이어스 전압을 커런트 미러를 이용하여 인가함으로써, 인버터 버퍼에 노이즈가 있는 전원전압(VDD) 대신 커런트 미러를 이용하여 안정적인 전원을 공급함으로써, 위상 노이즈를 감소시킬 수 있는 씨모스 전압제어 발진기에 관한 것이다.
일반적으로, 전압 제어 발진기(VCO: Voltage Controled Oscillator)는 전압을 변화시켜 원하는 주파수의 초고주파를 발진시키는 IC칩을 말한다. 전압 제어 발진기는 아날로그 음향 합성장치, 이동통신 단말기 등에서 주로 쓰이며, 외부에서 인가된 전압으로 원하는 발진 주파수를 출력할 수 있게 해주는 장치이다. 전압 제어 발진기는 개인휴대통신용 단말기와 기지국에 사용되고 있다.
전압 제어 발진기는 전압이 선형적으로 변할 때 출력 주파수도 선형적으로 변한다. 따라서 출력신호의 주파수는 입력신호의 크기에 비례한다. 그러므로 전압 제어 발진기는 주파수 변조기에 효과적으로 사용할 수 있다.
도 1은 종래의 전압제어발진기의 회로도로서, 특히 노이즈(noise) 필터부를 부가한 전압제어발진기의 회로도이다. 도 1에서 종래의 전압제어발진기는 인덕터와 버랙터 다이오드를 포함하여 주파수를 발진 시키는 LC탱크부(110), 상기 LC탱크부(110)의 발진을 유지시키는 네가티브 저항부(120), 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 테일 커런트 소스(tail current source)(130), 상기 테일 커런트 소스에서 발생하는 노이즈가 전압제어 발진기에 흐르는 것을 억제하는 노이즈(noise) 필터부(140)를 포함한다.
LC탱크부(110)는 제어전압(Vc)에 대하여 대칭적으로 제1공진부 및 제2공진부를 포함하며, 상기 제1공진부는 인덕터(L11)와 버랙터 다이오드(D11)가 연결된다. 마찬가지로 상기 제2공진부는 인덕터(L12)와 버랙터 다이오드(D12)가 연결된다.
네가티브 저항부(120)는 2개의 NMOS FET(N channel Metal Oxide Semiconductor Field Effect Transistor)를 포함하며, 제1 NMOS FET(MN11)의 드레인은 노드P와 연결되며, 상기 노드P는 제1인덕터(L11)의 일단과 제1버랙터다이오드(D11)의 애노드가 공통으로 연결되는 지점이다. 제1 NMOS FET(MN11)의 게이트는 노드N과 연결되며, 상기 노드N는 제2인덕터(L12)의 일단과 제2버랙터다이오드(D12)의 애노드가 공통으로 연결되는 지점이다. 대칭적으로 제2 NMOS FET(MN12)의 드레인은 노드N과 연결되고, 제2 NMOS FET(MN12)의 게이트는 노드P와 연결된다.
테일 커런트 소스(tail current source)(130)는 1개의 N채널 MOS FET(Metal Oxide Semiconductor Field Effect Transistor)을 포함한다.
노이즈(noise) 필터부(140)는 제1 NMOS FET(MN11) 및 제2 NMOS FET(MN12)의 소스와 테일 커런트 소스(tail current source)(130)의 드레인 사이에 연결되며, 인덕터(L13)와 바이패스 커패시터(C13)를 포함한다.
도 1에서 종래의 전압제어발진기는 전원(VDD)에서 전압전원이 공급되며, 제어전압(Vc)에 의해서 버랙터다이오드(D11,D12)의 커패시턴스를 변화시켜 LC탱크부(110)에서 출력되는 발진 주파수를 제어한다. LC탱크부(110)에서 보았을 때 네가티브 저항을 갖는 네가티브 저항부(120)를 부가하여 발진신호가 계속 유지된다.
도1에 도시된 전압제어 발진기는 차동(differential) 전압제어 발진기로서, 노드P, 노드N에서 180°의 위상차이를 가지고 출력된다. 츨력단 노드P, 노드N에 연결된 커패시터(C11,C12)는 바이패스 커패시터로 츨력된 발진신호를 바이패스한다. 네가티브 저항부(120)의 소스에 테일 커런트 소스(130)라고 하는 NMOS FET(N channel Metal Oxide Semiconductor Field Effect Transistor)의 드레인을 연결하여 네가티브 저항부(120)의 각 소스에서 같은 전류가 흐르게 한다.
그러나 상기 NMOS FET(130)으로부터 발생되어, 업컨버젼(upconversion)되는 1/f노이즈는 전압제어발진기의 출력에 나타난다. 1/f노이즈는 플리커(flicker) 노이즈라고도 한다. 1/f노이즈를 억제하기 위해서 인덕턴스가 큰 인덕터(L13)를 네가티브 저항부(120)와 테일 커런트 소스(130) 사이에 삽입한다. 인덕터(L13)를 통과하지 못한 노이즈는 바이패스 커패시터(C13)를 통하여 바이패스 된다.
도 1에 도시된 종래의 전압제어발진기는 테일 커런트 소스의 1/f노이즈를 억제할 수는 있으나 부가적인 패시브(passive) 소자를 사용해야 하는 문제점이 발생한다.
도 2는 종래의 전압제어발진기의 출력단자에 연결된 인버터(inverter) 버퍼(buffer)의 회로도이다. 도 2의 종래의 전압제어 발진기는 차동(differential) 구조이므로 출력단자가 P,N으로 나뉘어져 있으며, 따라서 인버터 버퍼도 입력단자가 P,N으로 나뉜다.
도 2에서 제1 인버터 버퍼(210)는 2개의 극성을 갖는 트랜지스터(MP21,MN21)를 같은 게이트에 연결하고, 같은 드레인에 연결한다. PMOS FET(MP21)의 소스에 전압전원(VDD)을 연결하고 NMOS FET(MN21)의 소스를 접지(VSS)한다. 제2 인버터 버퍼 (220)도 같은 방식으로 연결한다. 제3 인버터 버퍼(230), 제4 인버터 버퍼(240)도 같은 방식으로 연결되므로 구성설명을 생략한다.
도 2에서 전압제어 발진기의 출력단자(VIP)에 연결된 제1 인버터 버퍼(210)는 전압전원(VDD)에 의해서 구동되며, 상기 전압제어발진기의 출력된 발진신호의 진폭을 증가시킨다. 따라서, 풀(full) 스윙(swing)를 출력함으로써, 발진신호의 전력(power)이 커짐으로써, 전력이 위상 노이즈에 반비례한다는 관계를 이용하여 전압제어발진기의 위상 노이즈를 억제할 수 있다.
그러나 제1 인버터버퍼(210)에 연결된 전압전원(VDD)의 노이즈의 영향으로 전압제어발진기의 위상 노이즈가 증가되는 문제점이 있다. 즉, 위상 노이즈의 특성이 저하되는 문제점이 발생한다. 제2 인버터 버퍼(220), 제3 인버터 버퍼(230), 제4 인버터 버퍼(240)도 같은 방식으로 동작하므로 위상 노이즈가 증가되는 문제점이 발생한다.
종래의 전압제어 발진기의 위상 노이즈 억제 기술은, 테일 커런트 소스로부터 업컨버젼되는 1/f 노이즈를 억제하기 위해서 부가적인 패시브 소자를 사용하는 문제점이 있으며, 전압제어 발진기의 발진신호의 위상 노이즈를 억제하기 위해서 전력을 높이는 인버터 버퍼를 사용하였으나, 인버터 버퍼의 전압전원(VDD)의 노이즈의 영향으로 위상 노이즈가 증가되는 문제점이 발생한다.
따라서, 본 발명의 목적은 테일 커런트 소스 대신에 전원전압(VDD)과 독립적 인 게이트 바이어스 전압을 커런트 미러를 이용하여 인가함으로써, 인버터 버퍼에 노이즈가 있는 전원전압(VDD) 대신 커런트 미러를 이용하여 안정적인 전원을 공급함으로써, 위상 노이즈를 감소시킬 수 있는 씨모스 전압제어 발진기를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 CMOS 전압제어 발진기는 전압전원(VDD)이 공급되고, 제1인덕터의 일단과 제1가변 커패시터의 애노드가 공통으로 연결되는 노드P 및 제2인덕터의 일단과 제2가변 커패시터의 애노드가 공통으로 연결되는 노드N을 포함하며, 주파수를 발진시키는 LC탱크부, 제1 NMOS FET 및 제2 NMOS FET을 포함하며, 상기 LC탱크부에서 보았을 때 네가티브 저항을 갖고 상기 LC탱크부의 발진을 유지시키는 네가티브 저항부, 상기 노드N과 제1NMOS FET의 게이트 사이에 연결되는 제1커패시터 및 상기 노드P와 제2NMOS FET의 게이트 사이에 연결되는 제2커패시터를 포함하며, 상기 전압전원(VDD)의 DC전압 성분을 제거하는 DC블락(block)부, 상기 제1NMOS FET의 게이트와 제3NMOS FET의 게이트 사이에 연결되는 제1저항 및 상기 제2NMOS FET의 게이트와 제4NMOS FET의 게이트 사이에 연결되는 제2저항을 포함하며, 상기 DC블락부를 통과한 AC전압성분이 상기 제1 NMOS FET 및 제2NMOS FET의 게이트에 인가되게 하는 AC블락(block)부, 제3 NMOS FET 및 제4 NMOS FET을 포함하며, 상기 제1저항과 제3 NMOS FET의 게이트가 연결되고, 상기 제2저항과 제4 NMOS FET의 게이트가 연결되며, 제3 NMOS FET의 드레인 및 게이트가 기준 전압부와 연결되며, 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 제1 커런트 미러, 및 상기 제3 NMOS FET의 드레인 및 게이트에 DC전압을 인가하여 상기 제1 커런트 미러에 전압을 공급하는 기준전압부를 포함한다.
상기 LC탱크부는 제1인덕터, 제2인덕터, 제1가변 커패시터 및 제2가변 커패시터를 포함하는 것이 바람직하다.
상기 네가티브 저항부는 상기 노드P와 제1NMOS FET의 드레인이 연결되며, 상기 노드N과 제1NMOS FET의 게이트가 제1커패시터를 통해서 연결되며, 상기 노드N과 제2 NMOS FET의 드레인이 연결되며, 상기 노드P와 제2 NMOS FET의 게이트가 제2커패시터를 통해서 연결되는 것이 바람직하다.
본 발명에 따른 CMOS 전압제어 발진기는 제1,제2,제3의 PMOS FET을 포함하며, 상기 제4 NMOS FET의 드레인과 제1PMOS FET의 드레인 및 제1,제2,제3의 PMOS FET의 게이트가 연결되고, 상기 전압전원(VDD)과 제1,제2,제3의 PMOS FET의 소스가 연결되며, 상기 전압전원(VDD)의 노이즈의 영향을 제거하는 제2 커런트 미러, 및 상기 제2,제3의 PMOS FET의 드레인과 연결되며, 상기 제2 커런트 미러를 통한 전압전원(VDD)에 의해서 구동되며, 전압제어발진기의 출력된 발진신호의 진폭을 증가시키는 인버터 버퍼를 더 포함한다.
상기 LC탱크부의 가변 커패시터는 버랙터 다이오드인 것이 바람직하다.
상기 기준전압부는 CMOS(Complementary metal oxide semiconductor) 밴드갭 기준 전압회로를 포함하는 전압 조정기(regulator)인 것이 바람직하다.
상기 제1 커런트 미러의 2 개의 NMOS FET의 게이트는 서로 연결되어 대칭적인 미러구조를 갖는 것이 바람직하다.
상기 제2 커런트 미러의 3개의 PMOS FET의 게이트는 서로 연결되어 대칭적인 미러구조를 갖는 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 전압제어 발진기의 회로도이다. 도 3에 도시된 바와 같이, 전압제어 발진기는 인덕터(L31,L32)와 버랙터 다이오드(D31,D32)를 포함하여 주파수를 발진 시키는 LC탱크부(310), LC탱크부(310)의 발진을 유지시키는 네가티브 저항부(320), DC전압성분을 제거하는 DC블락(block)부(330), AC전압성분이 네가티브 저항부의 NMOS FET의 게이트에 인가하게 하는 AC블락(block)부(340), 커런트 미러에 전압을 공급하는 기준전압부(350), 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 제1 커런트 미러(360), 전압전원(VDD)의 노이즈의 영향을 제거하는 제2 커런트 미러(370), 전압제어발진기의 출력된 발진신호의 진폭을 증가시키는 인버터 버퍼(380)를 포함한다.
LC탱크부(310)는 제어전압(Vc)에 대하여 대칭적으로 제1공진부 및 제2공진부를 포함하며, 상기 제1공진부는 인덕터(L31)와 가변 커패시터(D31)가 연결된다. 마찬가지로 상기 제2공진부는 인덕터(L32)와 가변 커패시터(D32)가 연결된다. 상기 가변 커패시터(D31,D32)는 버랙터 다이오드를 사용할 수 있다.
네가티브 저항부(320)는 2개의 NMOS FET(N channel Metal Oxide Semiconductor Field Effect Transistor)를 포함하며, 제1 NMOS FET(MN31)의 드레인은 노드P와 연결되며, 상기 노드P는 제1인덕터(L31)의 일단과 제1버랙터다이오드(D31)의 애노드가 공통으로 연결되는 지점이다. 제1 NMOS FET(MN31)의 게이트는 제 1커패시터(C31)를 통해 노드N과 연결되며, 상기 노드N은 제2인덕터(L32)의 일단과 제2버랙터다이오드(D32)의 애노드가 공통으로 연결되는 지점이다. 제1 NMOS FET(MN31)의 소스는 접지된다.
대칭적으로 제2 NMOS FET(MN32)의 드레인은 노드N에 연결되며, 제2 NMOS FET(MN32)의 게이트는 제2커패시터(C32)를 통해 노드P에 연결된다. 제2 NMOS FET(MN32)의 소스는 접지된다. 제1 NMOS FET(MN31) 및 제2 NMOS FET(MN32)의 게이트는 저항(R31,R32)을 통해 제1 커런트 미러(360)와 연결된다. 제1 NMOS FET(MN31)의 드레인은 제2커패시터(C32)를 통해 제2 NMOS FET(MN32)의 게이트에 연결되고, 제2 NMOS FET(MN32)의 드레인은 제1커패시터(C31)를 통해 제1 NMOS FET(MN31)의 게이트에 연결된다.
DC블락부(330)는 제1커패시터(C31) 및 제2커패시터(C32)를 포함한다. 제1커패시터(C31)는 노드N과 제1 NMOS FET(MN31)의 게이트 사이에 연결되며, 대칭적으로 제2커패시터(C32)는 노드P와 제2 NMOS FET(MN32)의 게이트 사이에 연결된다.
AC블락부(340)는 제1저항(R31) 및 제2저항(R32)을 포함하며, 제1저항(R31)은 제1 NMOS FET(MN31)의 게이트와 제3 NMOS FET(MN33)의 게이트 사이에 연결되고, 제2저항(R32)은 제2 NMOS FET(MN32)의 게이트와 제4 NMOS FET(MN34)의 게이트 사이에 연결된다.
기준전압부(350)는 DC전류원을 포함한다. 전압전원(VDD)에 연결될 수 있고, 별개로 구현할 수 있다. 그 경우 CMOS 밴드갭 기준 전압회로를 포함하는 전압 조정기(regulator)를 사용할 수 있다. 기준전압부(350)의 출력은 제3 NMOS FET(MN33)의 드레인 및 게이트에 연결된다.
제1 커런트 미러(360)는 2개의 NMOS FET(MN33,MN34)을 포함하며, 제3 NMOS FET(MN33)의 드레인 및 게이트는 기준전압부(350)와 연결되고, 소스는 접지된다. 제3 NMOS FET(MN33) 및 제4 NMOS FET(MN34)의 게이트는 서로 연결되어 대칭적인 미러구조를 갖는다.
제2 커런트 미러(370)는 3개의 PMOS FET(MP31,MP32,MP33)을 포함하며, 제4 NMOS FET(MN34)의 드레인은 상기 3개의 PMOS FET(MP31,MP32,MP33)의 각각의 게이트및 제1 PMOS FET(MP31)의 드레인에 연결된다. 상기 3개의 PMOS FET(MP31,MP32,MP33)의 소스는 전압전원(VDD)과 연결된다. 제2, 제3 PMOS FET(MP32,MP33)의 드레인은 인버터 버퍼(380)와 연결된다.
인버터 버퍼(380)는 전압제어발진기의 노드P와 연결되는 제1 인버터 버퍼(381) 및 노드N과 연결되는 제2 인버터 버퍼(382)를 포함한다. 제1 인버터 버퍼(381)는 2개의 극성을 갖는 트랜지스터(MP38,MN38)를 같은 게이트에 연결하고, 같은 드레인에 연결한다. PMOS FET(MP38)의 소스에 제2 PMOS FET(MP32)의 드레인을 연결하고 NMOS FET(MN38)의 소스를 접지한다.
제2 인버터 버퍼(382)도 같은 방식으로 연결한다. 다만 전압제어 발진기의 노드N과 연결되고, PMOS FET(MP39)의 소스에 제3 PMOS FET(MP33)의 드레인을 연결하는 점에 차이가 있다.
이하 도 3을 참조하여, 본 발명의 일실시예에 따른 전압제어 발진기의 동작을 설명한다. 전원(VDD)에서 전압전원이 공급되며 제어전압(Vc)에 의해서 버랙터다 이오드(D31,D32)의 커패시턴스를 변화시켜 LC탱크부(310)에서 출력되는 발진 주파수를 제어한다. LC탱크부(310)에서 보았을 때 네가티브 저항을 갖는 네가티브 저항부(320)를 부가하여 발진신호가 계속 유지된다.
본 발명의 일실시예에 따른 전압제어 발진기는, 도 3에 도시된 바와 같이, 차동(differential) 전압제어 발진기로서, 노드P, 노드N에서 180°의 위상차이를 가지고 출력된다. 전원전압(VDD)은 노드N에서 제1커패시터(C31)를 통해 DC전압 성분을 제거되어, 네가티브 저항부(320)의 제1 NMOS FET(MN31)의 게이트에 AC 전압을 인가한다. 또한 제1 NMOS FET(MN31)의 게이트에 저항 값이 큰 제1저항(R31)을 연결하여 AC 전압이 제1 NMOS FET(MN31)의 게이트에 인가된다. 대칭적으로 제2 NMOS FET(MN32), 제2커패시터(C32), 제2저항(R32)을 연결하여 제1 NMOS FET(MN31) 및 제2 NMOS FET(MN32) 각각에 동일한 드레인 전류가 흐른다.
기준전압부(350)에서 제3 NMOS FET(MN33)의 드레인 및 게이트에 DC전압을 인가하여 제3 NMOS FET(MN33)를 제어한다. 제3 NMOS FET(MN33) 및 제4 NMOS FET(MN34)은 커런트 미러로서, 제3 NMOS FET(MN33)에 흐르는 전류가 제3 NMOS FET(MN33)과 제4 NMOS FET(MN34)의 크기의 비에 비례하여 제4 NMOS FET(MN34)에 흐른다. 상기 NMOS FET의 크기는 게이트의 길이와 폭을 곱한 것으로 나타낸다. 제3 NMOS FET(MN33)과 제4 NMOS FET(MN34)의 게이트의 전압은 제1저항(R31) 및 제2저항(R32)에 전압을 인가하여 제1 NMOS FET(MN31)의 게이트 및 제2 NMOS FET(MN32)에 AC전압이 인가되게 한다.
제4 NMOS FET(MN34)의 드레인 전압이 제2 커런트 미러(370)의 PMOS FET(MP31,MP32,MP33)의 게이트 전압과 같다. 상기 게이트 전압에 의해서 제2, 제3 PMOS FET(MP32,MP33)의 전류가 제어되고, 전압전원(VDD)은 제2, 제3 PMOS FET(MP32,MP33)을 통함으로써, 전압전원(VDD)의 노이즈가 억제된 상태에서 인버터 버퍼(380)에 인가된다.
전압제어 발진기의 출력단자 노드P에 연결된 제1 인버터 버퍼(381)는 제2 PMOS FET(MP32)에 의해서 구동되며, 상기 전압제어발진기에서 출력된 발진신호의 진폭을 증가시킨다. 따라서, 풀(full) 스윙(swing)을 출력함으로써, 발진신호의 전력(power)이 커진다. 인버터 버퍼(380)에 노이즈가 있는 전원전압(VDD) 대신 제2 커런트 미러(370)를 이용하여 안정적인 전원을 공급함으로써, 전압제어발진기의 위상 노이즈를 감소시킨다. 마찬가지 방식으로 제2 인버터 버퍼(382)도 동작을 하여 노드N에서 출력된 발진 신호를 위상 노이즈가 감소된 상태에서 출력한다.
도 4a는 에질런트(agilent) ADS(Advance Design System)를 이용하여, 테일 커런트 소스를 사용하고 인버터 버퍼에 직접 전원(VDD)을 사용한 종래의 전압제어발진기의 1㎒의 오프셋에서 노이즈 특성을 시뮬레이션한 결과도이다. 도 4b는 테일 커런트 소스를 제거하고 인버터 버퍼에 간접적으로 전원(VDD)을 연결한 본 발명의 일실시예에 따른 전압제어발진기의 1㎒의 오프셋에서 노이즈 특성을 시뮬레이션한 결과도이다.
종래의 전압제어발진기는 도 4a의 m4에서 -108.3 dBc이고, 본 발명의 일실시예에 따른 전압제어발진기는 도 4b의 m1에서 -120.0 dBc로서, 본 발명의 일실시예에 따른 전압제어발진기의 위상 노이즈가 감소됨을 알 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 테일 커런트 소스 대신에 전원전압(VDD)과 독립적인 게이트 바이어스 전압을 커런트 미러를 이용하여 인가함으로써, 전압제어 발진기의 위상 노이즈를 감소시키고, 인버터 버퍼에 노이즈가 있는 전원전압(VDD) 대신 커런트 미러를 이용하여 안정적인 전원을 공급함으로써, 풀 스윙 출력을 내면서 위상 노이즈를 감소시킬 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (8)

  1. 전압전원(VDD)이 공급되고, 제1인덕터의 일단과 제1가변 커패시터의 애노드가 공통으로 연결되는 노드P 및 제2인덕터의 일단과 제2가변 커패시터의 애노드가 공통으로 연결되는 노드N을 포함하며, 주파수를 발진시키는 LC탱크부;
    제1 NMOS FET 및 제2 NMOS FET을 포함하며, 상기 LC탱크부에서 보았을 때 네가티브 저항을 갖고 상기 LC탱크부의 발진을 유지시키는 네가티브 저항부;
    상기 노드N과 제1NMOS FET의 게이트 사이에 연결되는 제1커패시터 및 상기 노드P와 제2NMOS FET의 게이트 사이에 연결되는 제2커패시터를 포함하며, 상기 전압전원(VDD)의 DC전압 성분을 제거하는 DC블락(block)부;
    상기 제1NMOS FET의 게이트와 제3NMOS FET의 게이트 사이에 연결되는 제1저항 및 상기 제2NMOS FET의 게이트와 제4NMOS FET의 게이트 사이에 연결되는 제2저항을 포함하며, 상기 DC블락부를 통과한 AC전압성분이 상기 제1 NMOS FET 및 제2NMOS FET의 게이트에 인가되게 하는 AC블락(block)부;
    제3 NMOS FET 및 제4 NMOS FET을 포함하며, 상기 제1저항과 제3 NMOS FET의 게이트가 연결되고, 상기 제2저항과 제4 NMOS FET의 게이트가 연결되며, 제3 NMOS FET의 드레인 및 게이트가 기준 전압부와 연결되며, 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 제1 커런트 미러; 및
    상기 제3 NMOS FET의 드레인 및 게이트에 DC전압을 인가하여 상기 제1 커런트 미러에 전압을 공급하는 기준전압부;를 포함하는 것을 특징으로 하는 CMOS 전압제어 발진기.
  2. 제 1항에 있어서,
    상기 LC탱크부는 제1인덕터, 제2인덕터, 제1가변 커패시터 및 제2가변 커패시터를 포함하는 것을 특징으로 하는 CMOS 전압제어 발진기.
  3. 제 2항에 있어서,
    상기 네가티브 저항부는 상기 노드P와 제1NMOS FET의 드레인이 연결되며, 상기 노드N과 제1NMOS FET의 게이트가 제1커패시터를 통해서 연결되며, 상기 노드N과 제2 NMOS FET의 드레인이 연결되며, 상기 노드P와 제2 NMOS FET의 게이트가 제2커패시터를 통해서 연결되는 것을 특징으로 하는 CMOS 전압제어 발진기.
  4. 제 3항에 있어서,
    제1,제2,제3의 PMOS FET을 포함하며, 상기 제4 NMOS FET의 드레인과 제1PMOS FET의 드레인 및 제1,제2,제3의 PMOS FET의 게이트가 연결되고, 상기 전압전원(VDD)과 제1,제2,제3의 PMOS FET의 소스가 연결되며, 상기 전압전원(VDD)의 노이즈의 영향을 제거하는 제2 커런트 미러; 및
    상기 제2,제3의 PMOS FET의 드레인과 연결되며, 상기 제2 커런트 미러를 통한 전압전원(VDD)에 의해서 구동되며, 전압제어발진기의 출력된 발진신호의 진폭을 증가시키는 인버터 버퍼;를 더 포함하는 것을 특징으로 하는 CMOS 전압제어 발진 기.
  5. 제 4항에 있어서,
    상기 LC탱크부의 가변 커패시터는 버랙터 다이오드인 것을 특징으로 하는 CMOS 전압제어 발진기.
  6. 제 4항에 있어서,
    상기 기준전압부는 CMOS(Complementary metal oxide semiconductor) 밴드갭 기준 전압회로를 포함하는 전압 조정기(regulator)인 것을 특징으로 하는 CMOS 전압제어 발진기.
  7. 제 4항에 있어서,
    상기 제1 커런트 미러의 제3 및 제4 NMOS FET의 게이트는 서로 연결되어 대칭적인 미러구조를 갖는 것을 특징으로 하는 CMOS 전압제어 발진기.
  8. 제 7항에 있어서,
    상기 제2 커런트 미러의 제1,제2,제3 PMOS FET의 게이트는 서로 연결되어 대칭적인 미러구조를 갖는 것을 특징으로 하는 CMOS 전압제어 발진기.
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