KR100531004B1 - 백게이트를 이용한 저전력 4위상 전압 제어 발진기 - Google Patents

백게이트를 이용한 저전력 4위상 전압 제어 발진기 Download PDF

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Abstract

본 발명은 스위칭 트랜지스터의 백게이트를 이용하여 신호를 커플링시키는 4위상 전압 제어 발진기에 관한 것이다. 본 발명의 일실시예에 따른 4위상 전압 제어 발진기는 제1 및 제2 스위칭 트랜지스터를 포함하고, 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀, 및 제3 및 제4 스위칭 트랜지스터를 포함하고, 위상이 서로 다른 제1 및 제2 직교 위상 신호를 출력하는 제2 지연셀을 포함한다. 본 발명의 일실시예에 따르면, 제1 및 제2 직교 위상 신호는 상기 제1 및 제2 스위칭 트랜지스터의 백게이트에 인가되고, 상기 제1 및 제2 동위상 신호는 상기 제4 및 제3 스위칭 트랜지스터의 백게이트에 인가된다.

Description

백게이트를 이용한 저전력 4위상 전압 제어 발진기{Low Power Quadrature using Back-gate}
본 발명은 4위상 전압 제어 발진기에 관한 것으로서, 더욱 상세하게는 스위칭 트랜지스터의 백게이트를 이용한 저전력 4위상 전압 제어 발진기에 관한 것이다.
4위상 전압 제어 발진기는 크기가 서로 동일하고 위상이 900씩 지연된 4개의 신호를 발생시키기 위한 회로로서, 현재 직접 변환 방식의 송수신기에서 주로 활용되고 있다.
도 1은 4위상 전압 제어 발진기를 개략적으로 도시한 블록도이다.
도 1에 도시된 바와 같이, 4위상 전압 제어 발진기는 커플링된 두개의 지연셀(10, 20)로 구성된다.
구체적으로는, 제1 지연셀(10)의 - 및 + 출력단에서 출력된 신호는 각각 제2 지연셀(20)의 + 및 - 입력단으로 인가된다. 또한, 제2 지연셀(20)의 - 및 + 출력단으로 출력된 신호는 각각 제1 지연셀(10)의 - 및 + 입력단으로 인가된다.
이러한 구성을 취함으로써, 제1 지연셀(10)의 - 및 + 출력단에는 서로 크기가 같고 위상이 각각 900 및 2700인 신호가 출력되고, 제2 지연셀 (20)의 + 및 - 출력단에는 각각 크기가 서로 같고, 위상이 각각 00 및 1800인 신호가 출력된다.
도 2는 도 1에 도시된 4위상 전압 제어 발진기에 있어서, 제1 및 제2 지연셀(10, 20)로 사용된 종래의 회로를 구체적으로 도시한 것이다.
도 2에 도시된 바와 같이, 제1 및 제2 지연셀(10, 20)은 각각 제어 전압 Vctrl, Vctr2에 의하여 출력 신호의 주파수를 가변시키는 차동 전압 제어 발진기(11, 21) 및 제1 및 제2 지연셀(10, 20)을 커플링시키기 위한 제1 내지 제4 커플링 트랜지스터 MN25~MN28로 구성된다.
이하, 이들 구성간의 접속관계 및 동작에 대하여 설명한다.
제1 지연셀(10)의 차동 전압 제어 발진기(11)는 제1 및 제2 스위칭 트랜지스터 MN21~MN22, 제1 및 제2 인덕터 L21~L22, 및 제1 및 제2 바렉터 Cv21~Cv22를 포함한다. 또한, 제2 지연셀(20)의 차동 전압 제어 발진기(21)는 제3 및 제4 스위칭 트랜지스터 MN23~MN24, 제3 및 제4 인덕터 L23~L24, 및 제3 및 제4 바렉터 Cv23~Cv24를 포함한다.
제1 내지 제4 스위칭 트랜지스터 MN21~MN24는 차동 전압 제어 발진기(11, 21)의 부성 저항(negative resistance)을 생성하기 위한 것으로서, 서로 크로스 커플(cross coupled)되어 있다.
제1 내지 제4 인덕터 L21~L24, 및 제1 내지 제4 바렉터 Cv21~Cv24는 LC 탱크를 구성하고, 인가되는 제어 전압 Vctrl, Vctr2에 따라 LC 탱크의 임피던스 값을 가변시킴으로써, 출력 신호의 주파수를 변동시킨다.
도 2에 도시된 바와 같이, 종래의 4위상 전압 제어 발진기는 제1 지연셀(10)을 제2 지연셀(20)과 커플링시키기 위하여, 제1 내지 제4 커플링 트랜지스터 MN25~MN28를 추가적으로 사용하고 있다. 이러한 커플링 트랜지스터 MN25~MN28는 별도의 전력을 소비하며, 그 전력량은 스위칭 트랜지스터 MN21~MN24 소비 전력의 30%~100%에 이른다.
또한, MOS 트랜지스터와 같은 능동 소자는 노이즈를 발생시키는 원인이 되므로, 제1 내지 제4 커플링 트랜지스터 MN25~MN28의 사용은 전체 회로의 위상 잡음 특성을 열화시킨다.
본 발명의 목적은 추가적인 커플링 트랜지스터를 사용하지 않고 제1 및 제2 지연셀을 커플링시킬 수 있는 4위상 전압 제어 발진기를 제공하기 위한 것이다.
본 발명의 다른 목적은 전력 소비가 적고 위상 잡음 특성이 개선된 4위상 전압 제어 발진기를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 하나의 특징에 따른 4위상 전압 제어 발진기는, 위상이 서로 다른 제1 및 제2 위상 신호를 출력하는 제1 지연셀, 및 각각 상기 제1 및 제2 위상 신호에 직교하며 서로 다른 위상을 가지는 제3 및 제4 위상 신호를 출력하는 제2 지연셀을 포함한다. 제1 지연셀은 게이트, 소오스, 상기 제1 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제1 트랜지스터, 게이트, 소오스, 상기 제2 위상 신호가 출력되는 드레인, 및 백게이트를 구비하며, 상기 제1 트랜지스터에 크로스 커플된(cross-coupled) 제2 트랜지스터, 상기 제1 및 제2 트랜지스터의 상기 드레인 및 제1 전원간에 접속되는 제1 LC 공진 회로, 상기 제1 및 제2 트랜지스터의 상기 소오스의 접속점 및 제2 전원 간에 접속되는 제1 전류 소오스, 제1단에 상기 제3 위상 신호가 인가되고 제2단이 상기 제1 트랜지스터의 백게이트에 접속되는 제1 커패시터, 및 제1단에 상기 제4 위상 신호가 인가되고 제2단이 상기 제2 트랜지스터의 백게이트에 접속되는 제2 커패시터를 포함한다. 제2 지연셀은 게이트, 소오스, 상기 제3 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제3 트랜지스터, 게이트, 소오스, 상기 제4 위상 신호가 출력되는 드레인, 및 백게이트를 구비하며, 상기 제3 트랜지스터에 크로스 커플된 제4 트랜지스터, 상기 제3 및 제4 트랜지스터의 상기 드레인 및 상기 제1 전원간에 접속되는 제2 LC 공진 회로, 상기 제3 및 제4 트랜지스터의 상기 소오스의 접속점 및 상기 제2 전원 간에 접속되는 제2 전류 소오스, 제1단에 상기 제2 위상 신호가 인가되고 제2단이 상기 제3 트랜지스터의 백게이트에 접속되는 제3 커패시터, 및 제1단에 상기 제1 위상 신호가 인가되고 제2단이 상기 제4 트랜지스터의 백게이트에 접속되는 제1 커패시터를 포함한다.
본 발명의 하나의 특징에 따른 4위상 전압 제어 발진기에 있어서, 제1 내지 제4 스위칭 트랜지스터의 백게이트 및 소오스 간에 각각 접속되는 저항을 더 포함할 수 있다.
삭제
본 발명의 하나의 특징에 따른 4위상 전압 제어 발진기에 있어서, 제1 LC 공진 회로는 상기 제1 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제1 인덕터, 상기 제2 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제2 인덕터, 제1단이 상기 제1 트랜지스터의 드레인에 접속되고, 제2단에 상기 제1 및 제2 위상 신호의 주파수를 제어하기 위한 제1 제어 전압이 인가되는 제1 바렉터, 및 제1단이 상기 제2 트랜지스터의 드레인에 접속되고, 제2단에 상기 제1 및 제2 위상 신호의 주파수를 제어하기 위한 제1 제어 전압이 인가되고, 상기 제1 바렉터와 접속되는 제2 바렉터를 포함한다. 상기 제2 공진 회로는 상기 제3 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제3 인덕터, 상기 제4 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제4 인덕터, 제1단이 상기 제3 트랜지스터의 드레인에 접속되고, 제2단에 상기 제3 및 제4 위상 신호의 주파수를 제어하기 위한 제2 제어 전압이 인가되는 제3 바렉터, 및 제1단이 상기 제4 트랜지스터의 드레인에 접속되고, 제2단에 상기 제3 및 제4 위상 신호의 주파수를 제어하기 위한 제2 제어 전압이 인가되고, 상기 제3 바렉터와 접속되는 제4 바렉터를 포함한다.
본 발명의 다른 특징에 따른 4위상 전압 제어 발진기는, 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀, 및 각각 상기 제1 및 제2 위상 신호에 직교하며 서로 다른 위상을 가지는 제3 및 제4 위상 신호를 출력하는 제2 지연셀을 포함한다. 제1 지연셀은 부성 저항을 생성하기 위한 제1 부성 저항 셀, 게이트, 제1 전원에 접속되는 소오스, 상기 제1 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제1 트랜지스터와, 게이트, 상기 제1 전원에 접속되는 소오스, 상기 제2 위상 신호를 출력하는 드레인, 및 백게이트를 구비하며, 상기 제1 트랜지스터에 크로스 커플된 제2 트랜지스터를 포함하는 제2 부성 저항 셀, 상기 제1 및 제2 부성 저항 셀 간에 접속되는 제1 LC 공진 회로, 상기 제1 부성 저항 셀 및 제2 전원 간에 접속되는 제1 전류 소오스, 제1단에 상기 제3 위상 신호가 인가되고 제2단이 상기 제1 트랜지스터의 백게이트에 접속되는 제1 커패시터, 및 제1단에 상기 제4 위상 신호가 인가되고 제2단이 상기 제2 트랜지스터의 백게이트에 접속되는 제2 커패시터를 포함한다. 제2 지연셀은 부성 저항을 생성하기 위한 제3 부성 저항 셀, 게이트, 상기 제1 전원에 접속되는 소오스, 상기 제3 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제3 트랜지스터와, 게이트, 상기 제1 전원에 접속되는 소오스, 상기 제4 위상 신호를 출력하는 드레인, 및 백게이트를 구비하며, 상기 제3 트랜지스터에 크로스 커플된 제4 트랜지스터를 포함하는 제4 부성 저항 셀, 상기 제3 및 제4 부성 저항 셀 간에 접속되는 제2 LC 공진 회로, 상기 제3 부성 저항 셀 및 상기 제2 전원 간에 접속되는 제2 전류 소오스, 제1단에 상기 제2 위상 신호가 인가되고 제2단이 상기 제3 트랜지스터의 백게이트에 접속되는 제1 커패시터, 및 제1단에 상기 제1 위상 신호가 인가되고 제2단이 상기 제4 트랜지스터의 백게이트에 접속되는 제2 커패시터를 포함한다.
본 발명의 다른 특징에 따른 4위상 전압 제어 발진기에 있어서, 제1 내지 제4 스위칭 트랜지스터의 백게이트 및 소오스 간에 각각 접속되는 저항을 더 포함할 수 있다.
삭제
본 발명의 또 다른 특징에 따른 4위상 전압 제어 발진기는 제1 및 제2 트랜지스터를 포함하고, 위상이 서로 다른 제1 및 제2 위상 신호를 출력하는 제1 지연셀, 및 제3 및 제4 트랜지스터를 포함하고, 각각 상기 제1 및 제2 위상 신호와 직교하며 서로 다른 위상을 갖는 제3 및 제4 위상 신호를 출력하는 제2 지연셀을 포함하며, 상기 제1 위상 신호는 상기 제4 트랜지스터의 백게이트에 인가되고, 상기 제2 위상 신호는 상기 제3 트랜지스터의 백게이트에 인가되고, 상기 제3 위상 신호는 상기 제1 트랜지스터의 백게이트에 인가되며,상기 제4 위상 신호는 상기 제2 트랜지스터의 백게이트에 인가된다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
본 발명의 일실시예에 따른 4위상 전압 제어 발진기는 MOS 소자를 활용한다. MOS 소자는 도 3(a) 및 도 3(b)에 도시된 바와 같이, 게이트 단자(G), 드레인 단자(D), 소오스 단자(S), 및 바디 단자(B)를 구비한다. 현재, MOS 소자를 활용하는 대부분의 회로는 MOS 소자의 바디 단자(B)를 소스 단자(S)로 연결시키거나 접지시킴으로써, 게이트 단자(G), 드레인 단자(B), 및 소오스 단자(S) 만을 신호 단자로 사용한다. 바디 단자(B)는 보통 백게이트로 불려지는데, 이는 바디 단자(B)와 소오스 단자(S) 간의 전압 Vbs 변화가 드레인 단자(D)의 전류 변화에 영향을 주어 또 다른 게이트와 같은 역할을 하기 때문이다.
본 발명에서는 이와 같이 또 다른 게이트의 역할을 하는 바디 단자(B), 즉 백게이트를 하나의 독립된 단자로 이용한다.
도 4는 본 발명의 일실시예에 따른 4위상 전압 제어 발진기를 개략적으로 도시한 것이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기는 크기가 실질적으로 동일하고, 위상차가 실질적으로 900인 + 및 - 동위상 신호 I+, I-를 출력하기 위한 제1 지연셀(100)과, 서로 크기가 실질적으로 동일하고, 위상차가 실질적으로 900인 + 및 - 직교 위상 신호 Q+, Q-를 출력하기 위한 제2 지연셀(200)을 포함한다.
제1 및 제2 지연셀(100, 200)은 서로 커플링되어있고, 제1 지연셀(100)의 출력 신호 I+, I-가 제2 지연셀(200)로 입력되고, 제2 지연셀(200)의 출력 신호 Q+, Q-가 제1 지연셀(100)로 입력된다.
이하, 제1 및 제2 지연셀(100, 200)의 내부 구성을 상세히 설명한다.
제1 지연셀(100)은 제1 및 제2 스위칭 트랜지스터 MN41, MN42, LC 공진 회로(110), 및 제1 전류 소오스 ISS1을 포함한다.
제1 및 제2 스위칭 트랜지스터 MN41, MN42는 크로스 커플되어 전압 제어 발진기의 부성 저항을 생성한다. 구체적으로는 제1 스위칭 트랜지스터 MN41의 게이트는 제2 스위칭 트랜지스터 MN42의 드레인에 접속되고, 드레인은 제2 스위칭 트랜지스터 MN42의 게이트에 접속된다. 또한, 제1 및 제2 스위칭 트랜지스터 MN41, MN42의 소오스는 서로 접속되어, 제1 전류 소오스 ISS1에 접속된다.
제1 LC 공진 회로(110)는 적어도 하나의 인덕터와 바렉터를 포함하고, 인가되는 제어 전압에 의하여 임피던스 값이 가변됨으로써 출력되는 신호의 주파수를 제어한다. LC 공진 회로(110)는 이미 잘 알려진 여러 회로를 이용하여 구현할 수 있고, 도 4에 도시된 바와 같이, 전원 및 제1 및 제2 스위칭 트랜지스터 MN41, MN42의 드레인 간에 각각 접속되는 제1 및 제2 인덕터 L41, L42, 및 제1 및 제2 스위칭 트랜지스터 MN41, MN42의 드레인 및 제어 전압 단 Vctr1 간에 각각 접속되는 제1 및 제2 바렉터 Cv41, Cv42를 포함하여 구현될 수 있다.
제2 지연셀(200)은 제3 및 제4 스위칭 트랜지스터 MN43, MN44, LC 공진 회로(210), 및 제2 전류 소오스 ISS2을 포함한다.
제3 및 제4 스위칭 트랜지스터 MN43, MN44는 크로스 커플되어 전압 제어 발진기의 부성 저항을 생성한다. 구체적으로는 제3 스위칭 트랜지스터 MN43의 게이트는 제4 스위칭 트랜지스터 MN44의 드레인에 접속되고, 드레인은 제4 스위칭 트랜지스터 MN44의 게이트에 접속된다. 또한, 제3 및 제4 스위칭 트랜지스터 MN43, MN44의 소오스는 서로 접속되어, 제2 전류 소오스 ISS2에 접속된다.
제2 LC 공진 회로(210)는 제1 LC 공진 회로(110)와 마찬가지로 이미 잘 알려진 여러 회로를 이용하여 구현할 수 있다. 또한, 도 4에 도시된 바와 같이, 전원 및 제3 및 제4 스위칭 트랜지스터 MN43, MN44의 드레인 간에 각각 접속되는 제3 및 제4 인덕터 L43, L44, 및 제3 및 제4 스위칭 트랜지스터 MN43, MN44의 드레인 및 제어 전압 단 Vctr2 간에 각각 접속되는 제3 및 제4 바렉터 Cv43, Cv44를 포함하여 구현될 수 있다.
본 발명의 일실시예에 따르면, 제1 및 제2 스위칭 트랜지스터 MN41, MN42의 백게이트에는 + 및 - 직교 위상 신호 Q+, Q-가 각각 인가되고, 제3 및 제4 스위칭 트랜지스터 MN43, MN44의 백게이트에는 - 및 + 동위상 신호 I-, I+가 각각 인가된다.
즉, 스위칭 트랜지스터 MN41~MN44의 백게이트를 통하여 제1 및 제2 지연셀(100, 200)을 커플링시킴으로써, 제1 지연셀(100)은 + 및 - 동위상 신호 I+, I-를 출력하게 되고, 제2 지연셀(200)은 + 및 - 직교 위상 신호 Q+, Q-를 출력하게 된다.
본 발명의 일실시예에 따르면, 도 4에 도시된 바와 같이, 제1 내지 제4 스위칭 트랜지스터 MN41~MN44의 백게이트 및 소오스 간에는 각각 제1 내지 제4 저항 R41~R44이 더 접속될 수 있다. 또한, 제1 내지 제4 스위칭 트랜지스터 MN41~MN44의 백게이트에는 각각 제1 내지 제4 커패시터 C41~C44가 더 접속될 수 있으며, 상기 + 및 - 직교 위상 신호 Q+, Q-와, - 및 + 동위상 신호 I-, I+는 제1 내지 제4 커패시터 C41~C44를 통하여 제1 내지 제4 스위칭 트랜지스터 MN41~MN44의 백게이트에 인가될 수 있다.
이와 같이, 스위칭 트랜지스터의 백게이트에 저항 및 커패시터를 접속시키는 경우, 각각의 커패시터는 DC 성분이 스위칭 트랜지스터의 백게이트에 인가되는 것을 차단하고, 각각의 저항은 스위칭 트랜지스터의 백게이트에 인가되는 DC 전압을 잡아 준다.
또한, 후술하는 바와 같이, 커플링 신호의 크기를 줄여주는 디바이더의 역할을 수행함으로써, 큰 신호가 입력되는 경우 발생할 수 있는 순방향 바이어스 문제를 해결한다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 소신호 등가 회로가 종래의 4위상 전압 제어 발진기의 소신호 등가 회로와 실질적으로 동일함을 설명하기 위하여 도시한 것이다.
도 5a는 도 2에 도시된 종래의 4위상 전압 제어 발진기의 신호의 커플링 부분(13)을 확대한 것이고, 도 5b는 종래의 커플링 부분(13)을 소신호 등가 회로로 표현한 것이다.
도 5a에서 스위칭 트랜지스터 MN21 및 커플링 트랜지스터 MN25의 드레인의 접속점이 노드 a, 스위칭 트랜지스터 MN21의 게이트 단자가 노드 b, 커플링 트랜지스터 MN25의 게이트 단자가 노드 c이고, 스위칭 트랜지스터 MN21 및 커플링 트랜지스터 MN25의 트랜스컨덕턴스(trans-conductance)가 gm1, gm5 인 경우, 커플링 부분(13)의 소신호 등가 회로는 도 5b와 같이 표현할 수 있다.
도 5b에 도시된 바와 같이, 종래의 4위상 전압 제어 발진기의 경우, 노드 b 및 노드 c에 신호가 인가되면, 스위칭 트랜지스터 MN21 및 커플링 트랜지스터 MN25의 게이트 및 소오스간 전압 Vgs1, Vgs5이 변화하게 되고, 이에 따라 노드 a의 신호가 가변된다.
도 5c는 도 4에 도시된 4위상 전압 제어 발진기의 신호의 커플링 부분(130)을 확대한 것이고, 도 5d는 본 발명의 일실시예에 따른 커플링 부분(130)을 소신호 등가 회로로 표현한 것이다.
도 5c에서 스위칭 트랜지스터 MN41의 드레인 단자가 노드 a, 게이트 단자가 노드 b, 백게이트 단자에 접속된 커패시터 C41의 타단이 노드 c이고, 스위칭 트랜지스터 MN41의 트랜스컨덕턴스가 gm인 경우, 커플링 부분(130)의 소신호 등가 회로는 도 5d와 같이 표현할 수 있다.
도 5c에서, 커패시터 C41 및 저항 R41은 DC 성분을 위한 것이므로, 소신호 등가 회로에서 생략 가능하다.
도 5d에 도시된 바와 같이, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 경우, 노드 b 및 노드 c에 신호가 인가되면, 스위칭 트랜지스터 MN41의 게이트 및 소오스간 전압 Vgs과 스위칭 트랜지스터 MN41의 백게이트 및 소오스간 전압 Vbs이 변화하게 되고, 이에 따라 스위칭 트랜지스터 MN41의 드레인 노드 a의 신호가 가변된다.
따라서, 종래의 커플링 트랜지스터 MN25의 게이트 및 소오스 간의 전압 Vgs5과 본 발명의 일실시예에 따른 스위칭 트랜지스터 MN41의 백게이트 및 소오스 간의 전압 Vbs이 드레인에 영향을 미치는 정도의 차이가 있을 뿐, 두 개의 트랜지스터 MN21, MN25를 이용한 구조와 하나의 스위칭 트랜지스터 MN41만을 이용하고 백게이트에 신호를 인가하는 구조는 실질적으로 동일한 구조임을 알 수 있다.
이로써, 별도의 커플링 트랜지스터 없이 제1 및 제2 지연셀(100, 200)을 서로 커플링시킬 수 있으며, 저잡음 및 저전력 4위상 전압 제어 발진기를 구현할 수 있다.
또한, 본 발명의 일실시예에 따르면, 제1 내지 제4 저항 R41~R44과, 제1 및 제4 커패시터 C41~C44를 더 사용함으로써, 스위칭 트랜지스터에서 발생될 수 있는 pn 접합 문제를 해소할 수 있다.
구체적으로는, 제1 내지 제4 스위칭 트랜지스터 MN41~MN44의 백게이트에 각각 접속되는 저항 R41~R44 및 커패시터 C41~C44는 백게이트 단자의 DC 바이어싱 역할을 할뿐만 아니라, 커플링 신호의 크기를 줄여주는 신호 디바이더(divider)의 역할을 수행하게 된다.
대부분의 전압 제어 발진기의 경우, 출력 전압이 매우 높기 때문에, 전압 레벨이 높은 신호가 스위칭 트랜지스터의 백게이트 단자로 인가되면, pn 접합이 순방향 바이어스가 되어 문제가 발생될 수 있다. 그러나, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기에서는 백게이트에 접속되는 저항 및 커패시터가 입력 신호의 크기를 감소시키므로, 이러한 문제를 해소할 수 있다.
도 6은 도 4에 도시된 4위상 전압 제어 발진기에 있어서, 스위칭 트랜지스터 MN41의 백게이트 단자의 DC 바이어싱 회로를 단순화하여 도시한 것이다.
도 6에서 Vs는 커패시터 C41의 일단에 인가되는 전압을 나타낸 것이고, Vi는 스위칭 트랜지스터 MN41의 백게이트에 인가되는 전압을 나타낸 것이다.
전압 Vs는 커패시터 C41 및 저항 R41에 분배되고, 저항 R41에 인가되는 전압 Vi는 다음과 같이 표현할 수 있다.
상기 식에서 알 수 있듯이, 커패시터 C41 및 저항 R41의 임피던스 값에 따라 스위칭 트랜지스터의 백게이트에 인가되는 입력 신호의 크기가 조정되므로, 큰 신호가 인가되어 발생할 수 있는 순방향 바이어스 문제를 해결할 수 있다. 이 경우, Vi 값을 작게 하기 위해서는 C41 값이 작아도 되므로, 레이아웃 면적에 있어서도 유리하다.
도 7은 본 발명의 다른 실시예에 따른 4위상 전압 제어 발진기를 도시한 것이다.
도 7에 도시된 4위상 전압 제어 발진기는 PMOS 트랜지스터의 백게이트를 이용하여 제1 및 제2 지연셀(300, 400)을 커플링시킨다는 점에서 도 4에 도시된 4위상 전압 제어 발진기와 차이점을 갖는다.
이하, 본 발명의 다른 실시예에 따른 4위상 전압 제어 발진기를 상세히 설명한다. 다만, 도 4와 관련하여 설명이 중복되는 부분은 생략하기로 한다.
본 발명의 다른 실시예에 따른 4위상 전압 제어 발진기에 있어서, 제1 지연셀(300)은 제1 및 제2 부성 저항 셀(310, 320), LC 공진 회로(330), 및 전류 소오스 Iss1를 포함한다.
제1 부성 저항 셀(310)은 서로 크로스 커플된 제1 및 제2 NMOS 트랜지스터 MN71, MN72를 포함하고, 제2 부성 저항 셀(320)은 서로 크로스 커플된 제1 및 제2 PMOS 트랜지스터 MP71, MP72를 포함한다.
LC 공진 회로(330)은 인덕터 L71, 및 제1 및 제2 바렉터 Cv71, Cv72를 포함하고, 제1 부성 저항 셀(310) 및 제2 부성 저항 셀(320) 간에 접속된다.
마찬가지로, 제2 지연셀(400)은 제1 및 제2 부성 저항 셀(410, 420), LC 공진 회로(430), 및 전류 소오스 Iss2를 포함하며 상세한 내부 구성은 설명을 생략하기로 한다.
본 발명의 다른 실시예에 따르면, 제1 지연셀(300)의 제1 및 제2 PMOS 트랜지스터 MP71, MP71의 백게이트에는 제2 지연셀(400)의 출력 신호 Q+, Q-가 각각 인가되고, 제2 지연셀(400)의 제3 및 제4 PMOS 트랜지스터 MP73, MP74의 백게이트에는 제1 지연셀(300)의 출력 신호 I-, I+가 각각 인가된다.
또한, 상기 설명한 실시예와 마찬가지로, 제1 및 제2 지연셀(300, 400)은 일단이 제1 내지 제4 PMOS 트랜지스터 MP71~MP74의 백게이트에 접속되고, 타단에는 + 및 - 직교 위상 신호 Q+, Q-, 및 - 및 + 동위상 신호 I-, I+가 인가되는 제1 내지 제4 커패시터 C71~C74를 더 포함할 수 있다. 나아가, 제1 및 제2 지연셀(300, 400)은 제1 내지 제4 PMOS 트랜지스터 MP71~MP74의 백게이트 및 소오스간에 접속되는 제1 내지 제4 저항 R71~R74을 더 포함할 수 있다.
도 8은 차동 전압 제어 발진기(11), 도 2에 도시된 종래의 4위상 전압 제어 발진기, 및 도 4에 도시된 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 위상 잡을 특성을 도시한 파형도이다.
도 8에서 (a)는 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 위상 잡음 특성 파형도이고, (b)는 차동 전압 제어 발진기의 위상 잡음 특성 파형도이며, (c)는 종래의 4위상 전압 제어 발진기의 위상 잡음 특성 파형도이다.
위상 잡음 특성을 조사하기 위한 시뮬레이션 조건은 다음과 같다.
1) 0.18μm CMOS 공정
2) 공급 전압 VDD: 1.8V
3) 발진 주파수: 1GHz
또한, 4위상 전압 발진기에 사용된 전압 제어 발진기에 흐르는 전류는 차동 전압 제어 발진기에서 사용된 3mA 전류를 기준으로 전체 전류를 각각 8, 6 mA로 흘려주었다. 본 발명의 일실시예에 따른 4위상 전압 제어 발진기는 차동 전압 제어 발진기가 2개인 구조이므로 전체 6mA 전류를 사용하였고, 종래의 4위상 전압 제어 발진기의 경우 커플링 트랜지스터가 추가되므로 전류를 좀 더 사용하여 설계하였다. 전체 8mA의 전류가 사용된 이유는 현재 위상 잡음 특성이 스위칭 트랜지스터와 커플링 트랜지스터의 사이즈 비율이 3:1일 때 가장 좋다고 알려져 있기 때문이다.
도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 위상 잡음은 차동 전압 제어 발진기와 비교하여 볼 때, 10kHz에서 13dB, 100kHz에서 7dB가 개선되며, 종래의 4위상 전압 제어 발진기와 비교하여 볼 때, 10kHz에서 21dB, 100kHz에서 14dB가 개선됨을 알 수 있다.
이상에서는 본 발명의 개념이 최적으로 적용된 실시예에 대하여 설명하였으며, 본 발명의 범위가 상기 실시예에 한정되지 않는다. 특히, LC 공진 회로는 여러 회로를 이용하여 구현할 수 있는 것으로서 당업자에게 자명한 것이고, PMOS의 백게이트를 이용한 두번째 실시예에 있어서 제1 부성 저항 셀(310, 410)의 내부 구성은 여러 가지 회로에 의하여 표현이 가능하다.
또한, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
본 발명에 따르면, 추가적인 커플링 트랜지스터를 사용하지 않고 스위칭 트랜지스터의 백게이트를 이용함으로써, 제1 및 제2 지연셀을 커플링시킬 수 있다.
이로써, 커플링 트랜지스터로 인한 전력 소비를 감소시킬 수 있고, 커플링 트랜지스터에서 발생되었던 위상 잡음을 제거할 수 있음으로써, 위상 잡음 특성이 우수한 4위상 전압 제어 발진기를 제공할 수 있다.
도 1은 4위상 전압 제어 발진기를 개략적으로 도시한 블록도.
도 2는 도 1에 도시된 4위상 전압 제어 발진기에 있어서, 제1 및 제2 지연셀(10, 20)로 사용된 종래의 회로를 구체적으로 도시한 회로도.
도 3(a)은 MOS 소자를 도시한 것.
도 3(b)는 MOS 소자를 도시한 것.
도 4는 본 발명의 일실시예에 따른 4위상 전압 제어 발진기를 개략적으로 도시한 회로도.
도 5a는 도 2에 도시된 종래의 4위상 전압 제어 발진기의 신호 커플링 부분(13)을 확대한 회로도.
도 5b는 도 5a에 도시된 커플링 부분(13)의 소신호 등가 회로도.
도 5c는 도 4에 도시된 4위상 전압 제어 발진기의 신호 커플링 부분 (130) 확대도.
도 5d는 도 5c에 도시된 커플링 부분(130)의 소신호 등가 회로도.
도 6은 도 4에 도시된 4위상 전압 제어 발진기에 있어서, 스위칭 트랜지스터 MN41의 백게이트 단자의 DC 바이어싱 회로를 단순화하여 도시한 회로도.
도 7은 본 발명의 다른 실시예에 따른 4위상 전압 제어 발진기를 도시한 회로도.
도 8은 차동 전압 제어 발진기(11), 도 2에 도시된 종래의 4위상 전압 제어 발진기와, 도 4에 도시된 본 발명의 일실시예에 따른 4위상 전압 제어 발진기의 위상 잡음 특성을 도시한 파형도.
<도면의 주요 부분에 대한 부호 설명>
100: 제1 지연셀
200: 제2 지연셀
110: 제1 차동 전압 제어 발진기
210: 제2 차동 전압 제어 발진기
MN41~MN44: 스위칭 트랜지스터

Claims (8)

  1. 위상이 서로 다른 제1 및 제2 위상 신호를 출력하는 제1 지연셀, 및 각각 상기 제1 및 제2 위상 신호에 직교하며 서로 다른 위상을 가지는 제3 및 제4 위상 신호를 출력하는 제2 지연셀을 포함하는 4위상 전압 제어 발진기에 있어서,
    상기 제1 지연셀은
    게이트, 소오스, 상기 제1 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제1 트랜지스터;
    게이트, 소오스, 상기 제2 위상 신호가 출력되는 드레인, 및 백게이트를 구비하며, 상기 제1 트랜지스터에 크로스 커플된(cross-coupled) 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터의 상기 드레인 및 제1 전원 간에 접속되는 제1 LC 공진 회로;
    상기 제1 및 제2 트랜지스터의 상기 소오스의 접속점 및 제2 전원 간에 접속되는 제1 전류 소오스;
    제1단에 상기 제3 위상 신호가 인가되고 제2단이 상기 제1 트랜지스터의 백게이트에 접속되는 제1 커패시터; 및
    제1단에 상기 제4 위상 신호가 인가되고 제2단이 상기 제2 트랜지스터의 백게이트에 접속되는 제2 커패시터
    를 포함하고,
    상기 제2 지연셀은
    게이트, 소오스, 상기 제3 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제3 트랜지스터;
    게이트, 소오스, 상기 제4 위상 신호가 출력되는 드레인, 및 백게이트를 구비하며, 상기 제3 트랜지스터에 크로스 커플된 제4 트랜지스터;
    상기 제3 및 제4 트랜지스터의 상기 드레인 및 상기 제1 전원 간에 접속되는 제2 LC 공진 회로;
    상기 제3 및 제4 트랜지스터의 상기 소오스의 접속점 및 상기 제2 전원 간에 접속되는 제2 전류 소오스;
    제1단에 상기 제2 위상 신호가 인가되고 제2단이 상기 제3 트랜지스터의 백게이트에 접속되는 제3 커패시터; 및
    제1단에 상기 제1 위상 신호가 인가되고 제2단이 상기 제4 트랜지스터의 백게이트에 접속되는 제1 커패시터
    를 포함하는 4위상 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 백게이트 및 소오스 간에 접속되는 제1 저항;
    상기 제2 트랜지스터의 백게이트 및 소오스 간에 접속되는 제2 저항;
    상기 제3 트랜지스터의 백게이트 및 소오스 간에 접속되는 제3 저항; 및
    상기 제4 트랜지스터의 백게이트 및 소오스 간에 접속되는 제4 저항
    을 더 포함하는 4위상 전압 제어 발진기.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1 LC 공진 회로는
    상기 제1 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제1 인덕터;
    상기 제2 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제2 인덕터;
    제1단이 상기 제1 트랜지스터의 드레인에 접속되고, 제2단에 상기 제1 및 제2 위상 신호의 주파수를 제어하기 위한 제1 제어 전압이 인가되는 제1 바렉터; 및
    제1단이 상기 제2 트랜지스터의 드레인에 접속되고, 제2단에 상기 제1 및 제2 위상 신호의 주파수를 제어하기 위한 제1 제어 전압이 인가되고, 상기 제1 바렉터와 접속되는 제2 바렉터
    를 포함하고,
    상기 제2 공진 회로는
    상기 제3 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제3 인덕터;
    상기 제4 트랜지스터의 드레인 및 상기 제1 전원 간에 접속되는 제4 인덕터;
    제1단이 상기 제3 트랜지스터의 드레인에 접속되고, 제2단에 상기 제3 및 제4 위상 신호의 주파수를 제어하기 위한 제2 제어 전압이 인가되는 제3 바렉터; 및
    제1단이 상기 제4 트랜지스터의 드레인에 접속되고, 제2단에 상기 제3 및 제4 위상 신호의 주파수를 제어하기 위한 제2 제어 전압이 인가되고, 상기 제3 바렉터와 접속되는 제4 바렉터
    를 포함하는 4위상 전압 제어 발진기.
  5. 위상이 서로 다른 제1 및 제2 위상 신호를 출력하는 제1 지연셀, 및 각각 상기 제1 및 제2 위상 신호에 직교하며 서로 다른 위상을 가지는 제3 및 제4 위상 신호를 출력하는 제2 지연셀을 포함하는 4위상 전압 제어 발진기에 있어서,
    상기 제1 지연셀은
    부성 저항을 생성하기 위한 제1 부성 저항 셀;
    게이트, 제1 전원에 접속되는 소오스, 상기 제1 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제1 트랜지스터와, 게이트, 상기 제1 전원에 접속되는 소오스, 상기 제2 위상 신호를 출력하는 드레인, 및 백게이트를 구비하며, 상기 제1 트랜지스터에 크로스 커플된 제2 트랜지스터를 포함하는 제2 부성 저항 셀;
    상기 제1 및 제2 부성 저항 셀 간에 접속되는 제1 LC 공진 회로;
    상기 제1 부성 저항 셀 및 제2 전원 간에 접속되는 제1 전류 소오스;
    제1단에 상기 제3 위상 신호가 인가되고 제2단이 상기 제1 트랜지스터의 백게이트에 접속되는 제1 커패시터; 및
    제1단에 상기 제4 위상 신호가 인가되고 제2단이 상기 제2 트랜지스터의 백게이트에 접속되는 제2 커패시터
    를 포함하고,
    상기 제2 지연셀은
    부성 저항을 생성하기 위한 제3 부성 저항 셀;
    게이트, 상기 제1 전원에 접속되는 소오스, 상기 제3 위상 신호가 출력되는 드레인, 및 백게이트를 구비하는 제3 트랜지스터와, 게이트, 상기 제1 전원에 접속되는 소오스, 상기 제4 위상 신호를 출력하는 드레인, 및 백게이트를 구비하며, 상기 제3 트랜지스터에 크로스 커플된 제4 트랜지스터를 포함하는 제4 부성 저항 셀;
    상기 제3 및 제4 부성 저항 셀 간에 접속되는 제2 LC 공진 회로;
    상기 제3 부성 저항 셀 및 상기 제2 전원 간에 접속되는 제2 전류 소오스;
    제1단에 상기 제2 위상 신호가 인가되고 제2단이 상기 제3 트랜지스터의 백게이트에 접속되는 제1 커패시터; 및
    제1단에 상기 제1 위상 신호가 인가되고 제2단이 상기 제4 트랜지스터의 백게이트에 접속되는 제2 커패시터
    를 포함하는 4위상 전압 제어 발진기.
  6. 제5항에 있어서,
    상기 제1 트랜지스터의 백게이트 및 소오스 간에 접속되는 제1 저항;
    상기 제2 트랜지스터의 백게이트 및 소오스 간에 접속되는 제2 저항;
    상기 제3 트랜지스터의 백게이트 및 소오스 간에 접속되는 제3 저항; 및
    상기 제4 트랜지스터의 백게이트 및 소오스 간에 접속되는 제4 저항;
    을 더 포함하는 4위상 전압 제어 발진기.
  7. 삭제
  8. 제1 및 제2 트랜지스터를 포함하고, 위상이 서로 다른 제1 및 제2 위상 신호를 출력하는 제1 지연셀; 및
    제3 및 제4 트랜지스터를 포함하고, 각각 상기 제1 및 제2 위상 신호와 직교하며 서로 다른 위상을 갖는 제3 및 제4 위상 신호를 출력하는 제2 지연셀
    을 포함하며,
    상기 제1 위상 신호는 상기 제4 트랜지스터의 백게이트에 인가되고, 상기 제2 위상 신호는 상기 제3 트랜지스터의 백게이트에 인가되고, 상기 제3 위상 신호는 상기 제1 트랜지스터의 백게이트에 인가되며,상기 제4 위상 신호는 상기 제2 트랜지스터의 백게이트에 인가되는 4위상 전압 제어 발진기.
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