JP2009296849A - Ｐｗｍ回路 - Google Patents

Abstract

【課題】 回路を簡単な構成にしてコストを抑制し、細かな制御を実現してスペクトラム拡散効果を向上することができるＰＷＭ回路を提供すること。
【解決手段】 搬送波を所定数の周期ごとにフェーズ単位に分け、フェーズ内での合計が変化しないよう維持しつつ、フェーズ内での周期を異なる周期に搬送波を変化させるカウンタ回路３と、カウンタ回路３により変化させた搬送波(DregN=k+a,DregN+1=k-a等）に対して、フェーズ内での周期の合計に対するオン時間の合計の比率がＰＷＭ指令値と変化しないように維持しつつ、フェーズ内の各周期におけるオン時間を設定してＰＷＭ波形を生成する比較回路５及びレジスタ回路６を備えた。
【選択図】 図１

Description

本発明は、ＰＷＭ制御信号を生成して出力するＰＷＭ回路の技術分野に属する。

従来では、ＰＷＭ発生カウンタに設定するキャリア周波数用周期データとＰＷＭ値設定データに対して同率で変化分をかけて同時に変化させることで、ＰＷＭ値を保持しながらキャリア周波数を変化させることでスペクトラム拡散を実施している（例えば、特許文献１参照。）。
特開２００３−８８１３１号公報（第２−８頁、全図）

しかしながら、従来にあっては、周期データとＰＷＭ指示データを同時に演算しカウンタ回路にセットするため、カウンタ回路分解能とのアンマッチを処理しなければならなかった。

この点について詳しく説明する。
このアンマッチ処理は、カウンタ回路の分解能により、割り切れなければ丸めて、その分が誤差となるが、カウンタ回路の分解能を上げて、無視できるようにするなどの処理である。カウンタ回路の分解能を上げていくことは、コストの増加につながり問題であった。

本発明は、上記問題点に着目してなされたもので、その目的とするところは、回路を簡単な構成にしてコストを抑制し、細かな制御を実現してスペクトラム拡散効果を向上することができるＰＷＭ回路を提供することにある。

上記目的を達成するため、本発明では、搬送波とＰＷＭ指令値に基づいてＰＷＭ波形を生成し、出力するＰＷＭ回路において、前記搬送波を所定数の周期ごとにフェーズ単位に分け、前記フェーズ内での合計が変化しないよう維持しつつ、フェーズ内での周期を異なる周期に搬送波を変化させる周期生成手段と、前記周期生成手段により変化させた搬送波に対して、前記フェーズ内での周期の合計に対するオン時間の合計の比率が前記ＰＷＭ指令値と変化しないように維持しつつ、前記フェーズ内の各周期におけるオン時間を設定してＰＷＭ波形を生成するＰＷＭ波形生成手段と、を備えることを特徴とする。

よって、本発明にあっては、回路を簡単な構成にしてコストを抑制し、細かな制御を実現してスペクトラム拡散効果を向上することができる。

以下、本発明のＰＷＭ回路を実現する実施の形態を、請求項１，２，４に係る発明に対応する実施例１と、請求項１，３に係る発明に対応する実施例２と、請求項１，４，５に係る発明に対応する実施例３に基づいて説明する。

まず、構成を説明する。
図１は実施例１のＰＷＭ回路の回路構成を示す図である。
実施例１のＰＷＭ回路１は、発振回路２、カウンタ回路３、入力処理ＰＷＭ値設定回路４、比較回路５、レジスタ回路６を備えている。
発振回路２は、カウンタ用クロックCLKを発生する。
カウンタ回路３は、ＰＷＭ周波数（キャリア周波数）の周期を発生させる。

入力処理ＰＷＭ値設定回路４は、外部ユニット７（又は回路）よりのＰＷＭ制御値信号Dpwmoを受け、実際のＰＷＭ制御対象（モータ相コイル、表示器、ソレノイド等）へ整合するＰＷＭ指示値Dpwmsへと変換処理を行う。
比較回路５は、レジスタ回路６で保持されたＰＷＭ指示値Dpwmsの出力データDpwmcとカウンタ回路３のカウントデータDcntを比較し、ＰＷＭ制御対象を駆動制御するＰＷＭ波形を発生する。
レジスタ回路６は、ＰＷＭ指示値をカウンタ回路３のオーバーフロー（カウンタ値との一致）信号Resでラッチ保持する。

図２は実施例１のＰＷＭ回路のカウンタ回路の回路構成を示す図である。
カウンタ回路３は、ＵＰカウンタ３１、比較器３２、加減算器３３、周期データレジスタ３４を備えている。
ＵＰカウンタ３１は、カウンタ用クロックCLKによりＵＰカウント動作を行う。
比較器３２は、ＵＰカウンタのカウント値Dcntと周期データDregnを比較して一致信号Resを発生する。
加減算器３３は、周期データレジスタからの周期データDregに入力処理ＰＷＭ値設定回路４からの変調データDu/dを所定の回数で加算減算処理し、キャリア周波数変調用の周期データDregnとして比較器３２に入力する。

作用を説明する。
[容易な回路構成によるスペクトラム拡散作用]
図３は実施例１のＰＷＭ回路の基本的な構成を示す回路図である。図４は実施例１のＰＷＭ回路のカウンタ回路の基本的な構成を示す図である。図５は、図３、図４の構成による動作タイミングを示すタイムチャート図である。

図３に示す回路図では、キャリア周波数変調を行っていない。図３、図４の動作について、まず説明する。
ＰＷＭキャリア周波数は、カウンタ用クロックCLKをＵＰカウンタ３１でカウントＵＰし、０から周期データDregまでカウント値が上昇する。周期データDregになると比較器３２により一致が検知され一致信号Resが出力される。

一致信号ResはＵＰカウンタのリセット端子Ｒに入力されカウント値Dcntを０に戻す。カウント値Dcntが０に戻ると一致信号Resは解除される。従って、一致信号Resは回路遅延分の短時間の出力となるが、図示しないゲート遅延回路等により回路動作確定に必要な時間を確保した短時間パルスとなっている。この動作を繰り返し、カウンタ回路３は周期Ｔ０のキャリア周波数を発生し、同時に比較回路５へカウント値Dcntデータを供給する。

比較回路５へは、前述のレジスタ回路６からＰＷＭ指示値Dpwmsを一致信号Resでラッチ保持した出力データDpwmcも供給されており、この２つのデータを比較し、出力データDpwmc>カウント値Dcntでハイレベル（Ｈ）を、出力データDpwmc≦カウント値Dcntでローレベル（Ｌ）をＰＷＭ回路出力として出力する（図５参照）。

図６は図１、図２の実施例１の構成による動作タイミングを示すタイムチャート図である。
実施例１の上記説明した基本構成の動作タイミングを示す図５との違いは、カウンタ回路３の構成の違いにより、周期データDregが、変調データDu/pを加減算した、２個のデータ列で構成されるフェーズを構成する点である。

例えばフェーズＮでは、前フェーズＮ−１のカウンタ回路３の比較器３２の一致信号Resを受け、フェーズＮとしてのキャリア周波数の変調データDu/pのａ（図６参照）を取り込みと、ＰＷＭ指示値Dpwmsのｅ（図６参照）を取り込みラッチ保持し、出力データDpwmc＝ｅとするのと、ＵＰカウンタ３１のカウント値リセットでカウント値Dcnt＝０が実施され、それに伴い比較回路５の出力ＰＷＭがＬからＨへ変化する。

上記一致信号Resが解除されるとカウント値Dcntは０からカウントＵＰされる。このときの周期データは、周期データDregと変調データDu/dの加減算プロセスの加算プロセスを働かせ、周期データレジスタによる周期データDreg＝ｋ（図６参照）にキャリア周波数の変調データDu/d＝ａ（図６参照）を加算した周期データDregn＝ｋ＋ａ（図６参照）となっている。

カウント値DcntがカウントＵＰされ出力データDpwmc＝ｅに達すると、比較回路５の出力ＰＷＭ信号は、ＨからＬに変化する。
さらに、カウント値DcntのカウントＵＰが継続され周期データDregn＝ｋ＋ａに達すると、一致信号Resが発生するが、周期データDregと変調データDu/dの加減算プロセスが減算プロセスであるため、変調データDu/dとＰＷＭ指示値Dpwmsの取り込み更新は実施されず、周期データDregn＝ｋ−ａ（図６参照）とした周期となる。

一致信号Resの解除後は、上記と同様の動作を行い、カウント値Dcntは周期データDregn＝ｋ−ａまでカウントＵＰされる。以後、同様に変調データDu/d＝ｂ、ＰＷＭ指示値Dpwms＝ｆ（図６参照）とした新フェーズＮ＋１が始まる。
また、フェーズＮ−１とフェーズＮ＋２は周期は同じ制御内容Du/d＝０のフェーズである。フェーズは周期がDu/d＝ａ、ｂ、０により制御される３つのタイプ（タイプＡ、タイプＢ、タイプＣ）からなる。

このように、入力処理ＰＷＭ値設定回路４から指示される複数のキャリア周波数変調データDu/dにより、周期データDregを加減算し、周波数変調データDu/dに対応した複数の周期（周波数）の異なるパルス列（複数のフェーズ）を形成することで、簡素な回路（制御）でノイズの発生を抑制するスペクトラム拡散効果の大きい実施例１のＰＷＭ回路１となる。

実施例１の作用を明確にするために、以下にさらに説明を加える。
例えば、ブラシレスモータのインバータ回路による相コイルの駆動、表示器の調光駆動、ＰＳ等のソレノイド駆動等は、損失が少ない制御を実現するためにＰＷＭ駆動を採用している。
ＰＷＭ駆動は、損失が少ない反面、そのdi/dt,dv/dtが大きいことにより、同一周波数で駆動した場合、その周波数（キャリア周波数）を基本周波数とした電磁ノイズ列（ノイズスペクトラム）のレベルが高くなる。
また、モータ等では、磁気歪による音響ノイズ発生の問題もあり、キャリア周波数を可変（変調）し、ノイズスペクトラムを拡散することが考えられる。

これを実現するためのＰＷＭ回路でＰＷＭ値（周期とオン時間（Ｌ又はＨの時間）比：％）を維持しながらキャリア周波数（ＰＷＭ波形の周波数）を可変にする方法としては、次のようなものが考えられる。キャリア周波数を発生する原発振周波数（キャリア周波数を発生する周期カウンタへの入力クロックCLK）を可変にする方法と、従来公報とした特開2003-88131にあるようなキャリア周波数を発生させる周期カウンタ（従来公報ではUP/DOWNカウンタ）の周期をかえて、且つＰＷＭ値をかえないようにするために、周期カウンタ値と比較するＰＷＭ発生用のデータを周期変更比率で演算補正する方法（図７、図８）、周期カウンタがカウントしている値を加算回路で加減算して、位相をズラす（シフトする）方法（図９、図１０）が考えられる。

従来公報の例では、周期とＰＷＭ指示値を演算する煩雑さがあり（比率演算するとカウンタの分解能の問題が出る）、もしくは、制御ロジック規模が大きくなる。実施例１では、（周期）カウンタ回路３のカウント値Dcntと比較して周期を作成するための周期データDregを、任意の数DregnNからなる任意のグループ（フェーズＮ）を発生させるとともに、少なくともグループ全体ではカウンタ回路３のカウント分解能ベースで周期データの合計とＰＷＭ指示値の合計の比でＰＷＭ値を維持するように制御する。これにより、カウンタ回路３のカウント分解能ベースでの加減算処理（回路）で済むようになる（カウンタの分解能に関係なくなる）。

実施例１では、このグループ数を３個とし、グループ内の周期データDregnの数を２個とした例であり、周期データDregnは周期データDregを基本にしてキャリア周波数の変調値（変調データDu/d)を加減算器３３で加減算した値を用いる。そして、加減算した周期データDregnで生成したパルス列を１つのフェーズとして、フェーズ内で加減算値が±０となる制御を実施する。これにより、ＰＷＭ値を維持したまま、Ｔ０〜Ｔ４の５個の周期（キャリア周波数）で構成されるＰＷＭ波形発生を、簡素な回路（制御）で実現でき、ノイズスペクトラム拡散効果の大きい制御にする。また、変調データDu/dは、自由度を持たせるため、入力処理ＰＷＭ値設定回路４から指示値が出るようにしている。

次に、効果を説明する。
実施例１のＰＷＭ回路にあっては、下記に列挙する効果を得ることができる。

(1)搬送波とＰＷＭ指令値に基づいてＰＷＭ波形を生成し、出力するＰＷＭ回路において、搬送波を所定数の周期ごとにフェーズ単位に分け、フェーズ内での合計が変化しないよう維持しつつ、フェーズ内での周期を異なる周期に搬送波を変化させるカウンタ回路３と、カウンタ回路３により変化させた搬送波(DregN=k+a,DregN+1=k-a等）に対して、フェーズ内での周期の合計に対するオン時間の合計の比率がＰＷＭ指令値と変化しないように維持しつつ、フェーズ内の各周期におけるオン時間を設定してＰＷＭ波形を生成する比較回路５及びレジスタ回路６を備えたため、フェーズ内での周期の合計とオン時間の合計の比によりＰＷＭ指令値を維持し、カウンタの分解能を上げることなく、ＰＷＭ波形が異なる周波数で構成されるようにして、回路を簡単な構成にしてコストを抑制し、細かな制御を実現してスペクトラム拡散効果を向上することができる。
これにより、ＰＷＭ波形によるノイズ発生を抑制することができる。

(2)上記(1)において、カウンタ回路３は、一定時間間隔でカウントを行うＵＰカウンタ３１と、基準となる周期データ値Dregを記憶し出力する周期データレジスタ３４と、ＵＰカウンタ３１によるカウント値Dcntと周期データ値Dregを比較し周期データ値Dregに達するとカウント値Dcntをリセットさせる比較器３２と、フェーズ内の周期データ値Dregを、フェーズ内での合計が変化しないよう維持しつつ、周期データ値Dregを変調データDu/dで加減算して変化させる加減算器３３を備え、搬送波を所定数の周期ごとにフェーズ単位(フェーズＮ、フェーズＮ＋１等)に分け、フェーズごとに変調データDu/dを設定し出力する入力処理ＰＷＭ値設定回路４を備えたため、搬送波は、加減算器３３による周期変化によりフェーズ内で加算分、長くなったものと減算分、短くなったものの組合せとなり、合計するとＰＷＭのデューティ％が維持されるようにしつつ、フェーズごとにこの加減算する変調データDu/dを変更して、搬送波を異なる複数の周期で構成するようにして、ＰＷＭ波形のノイズ特性が向上するよう、スペクトラム拡散効果を向上することができる。

(4)上記(1)及び(2)において、ＰＷＭ波形生成手段は、ＰＷＭ指令値Dpwmsと、カウンタ回路３により変化させた搬送波の各周期から、フェーズ内での周期の合計に対するオン時間の合計の比率がＰＷＭ指令値Dpwmsと変化しないように、各周期分のＰＷＭ指令分割値Dpwmcを設定するレジスタ回路６と、カウンタ回路３により変化させた搬送波の各周期と、レジスタ回路６で設定したＰＷＭ指令分割値Dpwmcに基づいて、ＰＷＭ波形を生成する比較回路５を備えるため、フェーズ内で変化させた周期に基づいてＰＷＭ指令分割値Dpwmcを設定し、２つを比較回路５で比較することにより、ＰＷＭ波形を生成するようにして、フェーズ内での周期の合計とオン時間の合計の比によりＰＷＭ指令値を維持し、カウンタの分解能を上げることなく、ＰＷＭ波形が異なる周波数で構成されるようにして、回路を簡単な構成にしてコストを抑制し、細かな制御を実現してスペクトラム拡散効果を向上することができる。

実施例２は、キャリア周波数変調を固定パターンにした例である。
構成を説明する。
図１１は実施例２のＰＷＭ回路のカウンタ回路の回路構成を示す図である。
実施例２では、加減算した周期データDregnを周期データレジスタ３４（ＲＯＭ）に記憶保持させておき、一致信号Resにより周期データDregnを巡回的に切り替える構成である。
その他構成は、実施例１と同様であるので説明を省略する。

作用を説明する。
実施例２では、入力処理ＰＷＭ値設定回路４からの指示は必ずしも必要ではない。図２の構成では、周期データレジスタ３４が、周期データDregnを巡回的に切り替えるために、一致信号Resをフィードバックさせる点が異なっている。
周期データレジスタ３４から出力される周期データDregnを一致信号Resが入力されるタイミングで、周期データDreg＝ｋからｋ＋ａ、ｋ−ａ、ｋ＋ｂ、ｋ−ｂ、Dreg＝ｋと巡回的（サイクリック）に切り替えると、動作タイミングとしては、図６と同様になる。

効果を説明する。実施例２のＰＷＭ回路にあっては、上記(1)に加えて、以下の効果を有する。
(3)上記(1)において、カウンタ回路３は、一定時間間隔でカウントを行うＵＰカウンタ３１と、搬送波を所定数の周期ごとにフェーズ単位に分け、フェーズごとに変調データDu/dを設定し、フェーズ内での合計が変化しないよう維持しつつ、変調データDu/dで加減算して変化させた、フェーズごとの周期データ値Dregnを記憶し出力する周期データレジスタ３４と、ＵＰカウンタ３１によるカウント値Dcntと周期データ値Dregnを比較し周期データ値Dregnに達するとカウント値Dcntをリセットさせる比較器３２を備えたため、搬送波は、周期データレジスタ３４で記憶し出力する周期データ値Dregnにより、フェーズ内で加算分、長くなったものと減算分、短くなったものの組合せとなり、合計するとＰＷＭのデューティ％が維持されるようにしつつ、フェーズごとにこの加減算する変調データDu/dを変更して設定された周期データ値を予め周期データレジスタ３４で記憶し、出力して、搬送波を異なる複数の周期で構成するようにして、ＰＷＭ波形のノイズ特性が向上するよう、スペクトラム拡散効果を向上することができる。

実施例３は、ＰＷＭ指示値を決める出力データDpwmcに対して周期データDregを変調データDu/dで減算した時の減カウント分の補正回路をレジスタ回路６に設けた例である。
図１２は実施例３のＰＷＭ回路のレジスタ回路６の構成を示す図である。
実施例３のレジスタ回路６は、第１レジスタ６１、減算器６２、第２レジスタ６３、加算器６４、第３レジスタ６５を備えている。
第１レジスタ６１は、ＰＷＭ指示値Dpwmsを一致信号Resの立上りエッジでラッチする。そして、第１レジスタ６１から出力データDpwmcが、減算器６２と加算器６４に供給するよう出力される。

減算器６２は、ＰＷＭ指示値Dpwmsの減分を検出する回路で、カウンタ回路３からの周期データDregnとの減算を行う（Dregn-Dpwmc)。減算結果としては、プラス／マイナスの極性フラグとその値（絶対値）が出力される。
第２レジスタ６３は、減算器６２からの出力と、一致信号Resが入力され一致信号Resの立下りエッジで減算器６２の出力をラッチする。第２レジスタ６３でラッチされた出力は、加算器６４に供給される。

加算器６４は、第２レジスタ６３でラッチした出力を出力データDpwmcと加算する。ラッチされた減算器６２の極フラグがマイナスの場合のみ、その値も加算される。極フラグがプラスの場合には、０が加算される。すなわち、出力データDpwmcがそのまま出力される。加算器６４からは第３レジスタ６５へ演算結果が出力される。

第３レジスタ６５は、加算器６４からの出力、一致信号Resが入力され、一致信号ResのＨレベルでリセット（０出力）されるのと、一致信号Resの立下りエッジで加算器６４の出力をラッチする。第３レジスタ６５の演算結果は、ＰＷＭ波形を生成する比較回路５へＰＷＭ指示値Dpwmcnとして供給される。

また、第２レジスタ６３と第３レジスタ６５には一致信号Resが供給され、それぞれ一致信号Resの立下りエッジでその時に入力されているデータを同一タイミングでラッチする。第２レジスタ６３では、今回発生するパルスの周期データDregnと出力データDpwmcの減算器６２の減算結果の出力Dpadd（今回パルスのDpadd)をラッチする。また第３レジスタ６５は、第２レジスタ６３の前回発生したパルスの周期データDregnと出力データDpwmcの減算器の出力Dpadd（前回パルスのDpadd)と、今回発生するパルスの出力データDpwmcを加算器６４で加算した出力をラッチする。

作用を説明する。
[容易な回路構成によるスペクトラム拡散作用と高いデューティ％への対応作用]
図１３は実施例３のＰＷＭ回路の動作タイミングを示すタイムチャート図である。
実施例３における新たな動作は、図１３におけるフェーズＮ＋１のタイプＤとフェーズＮ＋２のタイプＥである。両タイプとも、２個のパルス列で構成されており、周期データDregn(Dreg-Du/dの時）の値よりＰＷＭ指示値の出力データDpwmcが大きくなるパルスが含まれている。そのため、ＰＷＭの維持動作が必要になるが、動作実施しやすくするため、各フェーズのパルス列２個の最初に周期減算動作(Dreg-Du/dの時）をするようにしている。

まず、フェーズＮ−１のタイプＣと、フェーズＮのタイプＡの動作は、周期データDregnの値に対し、出力データDpwmcの値が小さいため、各フェーズ内のレジスタ回路６の減算器６２の計算結果Dpadd(Dpadd=Dregn-Dpwmc)の極性はプラスとなる。そして、カウンタ回路３の内部の加算器６４は０加算（又は、出力データDpwmcをそのまま出力）する動作となるため、出力データDpwmcn=Dpwmcで、実施例１、２と同じ動作となる。

フェーズＮ＋１のタイプＤ、フェーズＮ＋２のタイプＥでは、各フェーズのパルス列の最初のパルスは、第２レジスタ６３にラッチされている、各前フェーズの最後のパルスの発生条件で計算される減算器６２の計算結果Dpadd（各々、(k+a)-e,(k+b)-hの絶対値）が極性プラスとなっているため、ＰＷＭ指示値Dpwmcnは加算器６４で出力データDpwmcに対して０加算動作となる。
そのため、出力データDpwmc（図１３では値ｈ）がそのまま第３レジスタ６５に出力され、一致信号Resの立下りエッジでラッチされる。

同じタイミングで、次のパルスのための減算器６２の計算結果Dpaddが計算され、値は各々(k-b)-hと(k-d)-hの絶対値で、極性はマイナスとなり、第２レジスタ６３に一致信号Resの立下りエッジでラッチされる。
各々のフェーズの最初のパルスは、周期データDregnが各々k-b、k-dでＰＷＭ指示値Dpwmcnが各々ｈで、周期データDregn<ＰＷＭ指示値Dpwmcnのため、ＰＷＭ値は見かけ上、Ｈレベル比で１００％となる。しかし、実施例１、２と同様に、カウンタ回路３で、カウント値Dcnt>周期データDregnになった時点で発生する一致信号ResのＨレベルで第３レジスタ６５は、一度０クリアされる様にしてある。

そのため、第３レジスタ６５の出力値であるＰＷＭ指示値Dpwmcnが０となり、出力先の比較回路５では、この時のカウント値Dcnt＝０、ＰＷＭ指示値Dpwmcn＝０となる。比較回路５は実施例１と同様に、ＰＷＭ指示値Dpwmcn≦カウント値Dcntでローレベル（Ｌ）を出力するため、一致信号ResがＨレベルの間、一瞬ＬをＰＷＭ波形として出力し、キャリア周波数の周期の区切りを明確に出す。
第３レジスタ６５にリセット機能がないとパルス列２個の周期はつながってしまい。キャリア周波数を変調する機能が損なわれる。

以上の動作で、周期Ｔ４、Ｔ６のＰＷＭ波形が発生する。
各々のフェーズで２個目のパルスは、一致信号Resの立上りエッジで新たなＰＷＭ指示値Dpwmsを第１レジスタ６１にラッチし、出力データDpwmc（図１３では値ｈ）を確定することから始まる。
以降、各回路（機能又は制御）ブロックの動作は、上記同様であるが、２個目(周期Ｔ３，Ｔ５）のパルス用の減算器６２の計算結果Dpaddは上記のように、値は各々(k-b)-hと(k-d)-hの絶対値で、極性はマイナスであるため、加算器６４は、それぞれの値に出力データDpwmc＝ｈを加算する動作が異なる。

これにより、加算後各フェーズの各々２個目のＰＷＭ指示値Dpwmcnは、2h-(k-b),2h-(k-d)で第３レジスタ６５にラッチされる。周期Ｔ３、周期Ｔ５の比較回路５によるＰＷＭ波形は、一致信号Resの解除後、カウント値Dcntのカウントアップにより、ＰＷＭ指示値DpwmcnまでＨレベルとなり、以後のカウントに対して周期データDregn＝ｋ＋ｂ、Ｋ＋ｄまでＬレベルを出力する。

効果を説明する。実施例３のＰＷＭ回路にあっては、上記(1),(4)に加えて、以下の効果を有する。
(5)上記(4)において、レジスタ回路６は、周期を減じて変化させた搬送波の周期データ値DregnからＰＷＭ指令分割値Dpwmcを減算する減算器６２と、減算結果が負の場合に、減算分を一時的に記憶する第２レジスタ６３と、搬送波の周期を加えて変化させる次の周期データ値に減算分Dpaddを加える加算器６４を備え、ＰＷＭ分割指令値Dpwmcが各周期Dregn以上の場合に、その差分を同じフェーズ内の次のＰＷＭ分割指令値に加える補正を行うようにしたため、周期データ値が変調データによる減算により、割り当てるＰＷＭ指令値（ＰＷＭ分割指令値）が大きくなった場合には、その差分を、次の変調データによる加算により大きくなる周期データに割り当てるＰＷＭ指令値（ＰＷＭ分割指令値）に加算する補正を行い、ＰＷＭ指令値が大きい（デューティ比が高い）場合であっても、フェーズごとの周期合計とオン時間の比によりＰＷＭ指令値が維持できる。

以上、本発明のＰＷＭ回路を実施例１〜実施例３に基づき説明してきたが、具体的な構成については、これらの実施例に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。

例えば、実施例１では、変調データDu/dは、自由度を持たせるため、入力処理ＰＷＭ値設定回路４から指示値が出るようにしている。そのため変調データをある程度固定するならば、CPU等以外から出力するようにしてもよい。

また、実施例１〜実施例３は、ＰＷＭの制御範囲とキャリア周波数の変調範囲により、組み合わせて実施することが可能である。
また、実施例においては、カウンタ回路、レジスタ回路、比較回路、ＰＷＭ値設定回路等の構成で説明したが、同様の機能構成を、プログラムを用いたマイコンによっても実現可能である。
また、カウント回路３についても、従来例同様、UP/DOWNカウンタを用いた回路構成としてもよい。

実施例１のＰＷＭ回路の回路構成を示す図である。 実施例１のＰＷＭ回路のカウンタ回路の回路構成を示す図である。 実施例１のＰＷＭ回路の基本的な構成を示す回路図である。 実施例１のＰＷＭ回路のカウンタ回路の基本的な構成を示す図である。 図３、図４の構成による動作タイミングを示すタイムチャート図である。 図１、図２の実施例１の構成による動作タイミングを示すタイムチャート図である。 従来の周波数変更に関する回路構成を示す図である。 図７の動作タイミングを示す図である。 従来の位相をシフトさせる回路構成を示す図である。 図９の動作タイミングを示す図である。 実施例２のＰＷＭ回路のカウンタ回路の回路構成を示す図である。 実施例３のＰＷＭ回路のレジスタ回路６の構成を示す図である。 実施例３のＰＷＭ回路の動作タイミングを示すタイムチャート図である。

符号の説明

１ ＰＷＭ回路
２ 発振回路
３ カウンタ回路
３１ ＵＰカウンタ
３２ 比較器
３３ 加減算器
３４ 周期データレジスタ
４ 入力処理ＰＷＭ値設定回路
５ 比較回路
６ レジスタ回路
６１ 第１レジスタ
６２ 減算器
６３ 第２レジスタ
６４ 加算器
６５ 第３レジスタ
７ 外部ユニット

Claims (5)

1. 搬送波とＰＷＭ指令値に基づいてＰＷＭ波形を生成し、出力するＰＷＭ回路において、
   前記搬送波を所定数の周期ごとにフェーズ単位に分け、前記フェーズ内での合計が変化しないよう維持しつつ、フェーズ内での周期を異なる周期に搬送波を変化させる周期生成手段と、
   前記周期生成手段により変化させた搬送波に対して、前記フェーズ内での周期の合計に対するオン時間の合計の比率が前記ＰＷＭ指令値と変化しないように維持しつつ、前記フェーズ内の各周期におけるオン時間を設定してＰＷＭ波形を生成するＰＷＭ波形生成手段と、
   を備えることを特徴とするＰＷＭ回路。
2. 請求項１に記載のＰＷＭ回路において、
   前記周期生成手段は、
   一定時間間隔でカウントを行うカウント手段と、
   基準となる周期データ値を記憶し出力する記憶手段と、
   前記カウント手段によるカウント値と周期データ値を比較し周期データ値に達するとカウント値をリセットさせる比較リセット手段と、
   前記搬送波を所定数の周期ごとにフェーズ単位に分け、フェーズごとに変調データを設定し出力する変調データ設定手段と、
   前記フェーズ内の前記周期データ値を、前記フェーズ内での合計が変化しないよう維持しつつ、前記周期データ値を前記変調データで加減算して変化させる加減算手段と、
   を備えたことを特徴とするＰＷＭ回路。
3. 請求項１に記載のＰＷＭ回路において、
   前記周期生成手段は、
   一定時間間隔でカウントを行うカウント手段と、
   前記搬送波を所定数の周期ごとにフェーズ単位に分け、フェーズごとに変調データを設定し、前記フェーズ内での合計が変化しないよう維持しつつ、変調データで加減算して変化させた、前記フェーズごとの周期データ値を記憶し出力する記憶手段と、
   前記カウント手段によるカウント値と周期データ値を比較し周期データ値に達するとカウント値をリセットさせる比較リセット手段と、
   を備えたことを特徴とするＰＷＭ回路。
4. 請求項１〜請求項３のいずれかに記載のＰＷＭ回路において、
   前記ＰＷＭ波形生成手段は、
   前記ＰＷＭ指令値と、前記周期生成手段により変化させた搬送波の各周期から、前記フェーズ内での周期の合計に対するオン時間の合計の比率が前記ＰＷＭ指令値と変化しないように、各周期分のＰＷＭ指令分割値を設定するＰＷＭ指令分割値設定手段と、
   前記周期生成手段により変化させた搬送波の各周期と、前記ＰＷＭ指令分割値設定手段で設定した前記ＰＷＭ指令分割値に基づいて、ＰＷＭ波形を生成する波形生成手段と、
   を備えることを特徴とするＰＷＭ回路。
5. 請求項４に記載のＰＷＭ回路において、
   前記ＰＷＭ指令分割値設定手段は、
   周期を減じて変化させた搬送波の周期データ値から前記ＰＷＭ指令分割値を減算する減算手段と、
   減算結果が負の場合に、減算分を一時的に記憶する記憶手段と、
   搬送波の周期を加えて変化させる次の周期データ値に前記減算分を加える加算手段と、
   を備え、前記ＰＷＭ分割指令値が各周期以上の場合に、その差分を同じフェーズ内の次のＰＷＭ分割指令値に加える補正を行うようにした、
   ことを特徴とするＰＷＭ回路。

Images