JP2013192296A - 電力変換装置 - Google Patents

Abstract

【課題】複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置において、各ＤＣ−ＤＣコンバータユニットをより確実に同期させることができる構成を得る。
【解決手段】電力変換装置（１）は、互いに接続された複数のＤＣ−ＤＣコンバータユニット（１０）と、各ＤＣ−ＤＣコンバータユニット（１０）の駆動を制御するための複数のユニット制御部（２０）と、複数のＤＣ−ＤＣコンバータユニット（１０）を一つの電力変換システムとして動作させるように、複数のユニット制御部（２０）に対して信号を出力するメイン制御部（３０）とを備える。ユニット制御部（２０）は、ＤＣ−ＤＣコンバータユニット（１０）を制御する際に用いるクロックパルスをカウントするカウンタ部（２４）を有する。メイン制御部（３０）を、ユニット制御部（２０）の動作を同期させるための同期信号をユニット制御部（２０）に対して出力可能に構成する。
【選択図】図３

Description

本発明は、複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置に関する。

従来より、複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置が知られている。このような電力変換装置として、例えば、特許文献１に開示されるように、入力される直流電圧をスイッチングにより所定レベルの直流電圧に変換する複数の電源回路ユニットを備えた直流電源装置が知られている。

前記特許文献１に開示される直流電源装置は、複数の電源回路ユニットのうちの一つのユニットが、マスタとして使われる。すなわち、前記直流電源装置では、一つの電源回路ユニットから他の電源回路ユニットに対して同期信号を出力し、該同期信号を受信した他の電源回路ユニットで同期信号に基づいて駆動信号を生成することにより、複数の電源回路ユニットの動作を同期させている。

特開２００２−１６５４４１号公報

ところで、上述のように、複数の電源回路ユニットを備えた構成では、電源回路ユニットの数が多くなると、マスタの電源回路ユニットの設置位置と他の電源回路ユニットの設置位置が離れる。そうすると、マスタの電源回路ユニットから他の電源回路ユニットに対して送信した同期信号にノイズ等が含まれる可能性がある。このように同期信号にノイズ等が含まれると、該同期信号に基づいて各電源回路ユニットで生成される駆動信号のタイミングがずれてしまう可能性がある。

本発明の目的は、複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置において、各ＤＣ−ＤＣコンバータユニットをより確実に同期させることがきる構成を得ることにある。

本発明の一実施形態にかかる電力変換装置は、互いに電気的に接続された複数のＤＣ−ＤＣコンバータユニットと、前記複数のＤＣ−ＤＣコンバータユニットをそれぞれ制御する複数のユニット制御部と、前記複数のユニット制御部に対して通信信号を送信するメイン制御部とを備え、前記各ユニット制御部は、前記ＤＣ−ＤＣコンバータユニットを制御する際に用いるクロックパルスをカウントするためのカウンタ部と、前記メイン制御部から受信する前記通信信号を用いて前記カウンタ部をリセットするカウンタリセット部とを有する（第１の構成）。

以上の構成では、メイン制御部が、各ＤＣ−ＤＣコンバータユニットを制御する複数のユニット制御部に対して通信信号を送信することにより、複数のＤＣ−ＤＣコンバータユニットを一つの電力変換システムとして動作させることができる。すなわち、メイン制御部によって、複数のＤＣ−ＤＣコンバータユニットを制御することができる。

また、複数のユニット制御部は、それぞれ、ＤＣ−ＤＣコンバータユニットを制御する際に用いるクロックパルスの数をカウントするカウンタ部を有するため、ユニット制御部毎に独立してＤＣ−ＤＣコンバータユニットが制御される。そして、各ユニット制御部では、カウンタリセット部によって、メイン制御部から各ユニット制御部に対して送信される通信信号を用いてカウンタ部をリセットすることにより、各ユニット制御部をメイン制御部に同期させることができる。これにより、従来のように常に同期信号を各ユニット制御部に送信する場合に比べて、信号にノイズが含まれるのをより確実に防止できる。

したがって、上述の構成により、複数のＤＣ−ＤＣコンバータユニットをより確実に同期させることができる。

前記第１の構成において、前記メイン制御部は、前記通信信号を前記複数のユニット制御部に対して周期的に送信するように構成されているのが好ましい（第２の構成）。各ユニット制御部がカウンタ部でクロックパルスをカウントする場合、各ユニット制御部でカウントされるカウントパルスの数にずれが生じる可能性がある。これに対し、上述のように、メイン制御部から複数のユニット制御部に対して周期的に通信信号を送信することにより、各ユニット制御部を定期的に同期させることができる。これにより、複数のユニット制御部をより確実に同期させることができる。

前記第２の構成において、前記カウンタリセット部は、前記通信信号の受信を完了したときに、前記カウンタ部をリセットするように構成されているのが好ましい（第３の構成）。こうすることで、各ユニット制御部では、通信信号の受信に応じて、カウンタ部がリセットされる。このように、各ユニット制御部では、通信信号の受信完了時にカウンタ部がリセットされるので、各ユニット制御部でリセットのタイミングを同じタイミングにすることが可能となる。

前記第３の構成において、前記通信信号は、信号の長さが一定であるのが好ましい（第４の構成）。これにより、複数のユニット制御部でリセットのタイミングをより確実に合わせることができる。しかも、上述の構成により、信号の長さが変化する場合に比べて、通信信号にノイズが含まれにくくなる。

前記第１から第４の構成のうちいずれか一つの構成において、前記通信信号は、前記ユニット制御部の前記カウンタ部をリセットするかどうかを指示するリセット信号を含むのが好ましい（第５の構成）。

こうすることで、通信信号を受信したユニット制御部のうち、通信信号内のリセット信号によってカウンタ部をリセットするように指示されたユニット制御部のカウンタ部を、選択的にリセットすることができる。よって、カウンタ部のリセットが必要なユニット制御部のカウンタ部のみをリセットすることが可能になる。

前記第１から第５の構成のうちいずれか一つの構成において、前記カウンタリセット部は、前記通信信号を所定回数、受信した場合に、前記カウンタ部をリセットするように構成されているのが好ましい（第６の構成）。

これにより、ユニット制御部において、カウンタ部をリセットする頻度を変更することができる。したがって、ユニット制御部のカウンタ部が、不必要に頻繁にリセットされるのを防止できる。

前記第６の構成において、前記カウンタリセット部は、前記所定回数を変更可能に構成されているのが好ましい（第７の構成）。これにより、電力変換装置の用途等に応じて、ユニット制御部のカウンタ部をリセットする頻度を変更することが可能になる。

前記第１から第７の構成のうちいずれか一つの構成において、前記複数のユニット制御部と前記メイン制御部とは、光通信ケーブルによって、信号の授受可能に接続されているのが好ましい（第８の構成）。

複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置は、装置全体が大型化するため、各ユニット制御部とメイン制御部とを繋ぐ信号線の長さが長くなる。そうすると、各ユニット制御部とメイン制御部との間で信号を授受する際に該信号がノイズの影響を受けやすくなる。これに対し、上述のように、ユニット制御部とメイン制御部とを光通信ケーブルによって接続することにより、信号がノイズの影響を受けるのを抑制できる。しかも、光通信ケーブルを用いることにより、各ユニット制御部とメイン制御部との通信速度を向上することができる。

本発明の一実施形態にかかる電力変換装置によれば、各ＤＣ−ＤＣコンバータユニットを制御する複数のユニット制御部は、メイン制御部から受信する通信信号を用いてカウンタ部をリセットする。これにより、複数のＤＣ−ＤＣコンバータユニットをより確実に同期させた状態で駆動させることができる。

図１は、本発明の一実施形態に係る電力変換装置の一例の全体構成を示すブロック図である。 図２は、ＤＣ−ＤＣコンバータユニットの概略構成を示す回路図である。 図３は、メイン制御部及びユニット制御部の概略構成を示す図である。 図４は、メイン制御部とユニット制御部との間の通信に用いられる通信プロトコルの一例を示す図である。 図５は、メイン制御部とユニット制御部との間で送受信される信号等の一例を示すタイムチャートである。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中の同一または相当部分については同一の符号を付してその説明は繰り返さない。

（全体構成）
図１は、本発明の実施形態に係る電力変換装置１の概略構成を示す図である。この電力変換装置１は、複数のＤＣ−ＤＣコンバータユニット１０と、各ＤＣ−ＤＣコンバータユニット１０の駆動を制御するための複数のユニット制御部２０と、ユニット制御部２０との間で信号を送受信するメイン制御部３０とを備える。電力変換装置１は、例えばモータ及びバッテリー等を模擬するための自動車用試験装置として用いられる。

電力変換装置１では、複数のＤＣ−ＤＣコンバータユニット１０が、直列及び並列に接続されている。例えば、図１に示す例では、２つのＤＣ−ＤＣコンバータユニット１０が直列に接続されて直列ユニットを構成するとともに、２つの直列ユニットが並列に接続されている。このような構成にすることで、直列ユニットによって、出力電圧の増大を図れるとともに、直列ユニット同士を並列に接続することによって、出力電流の増大を図れる。

なお、図１の例では、２つのＤＣ−ＤＣコンバータユニット１０によって直列ユニットを構成しているが、３つ以上のＤＣ−ＤＣコンバータユニット１０によって直列ユニットを構成してもよい。また、複数のＤＣ−ＤＣコンバータユニット１０が直列に接続された直列ユニットを３つ以上、並列に接続してもよい。

例えば、３つのＤＣ−ＤＣコンバータユニット１０によって直列ユニットを構成するとともに、その直列ユニットを並列に４つ接続してもよい。また、電力変換装置１が三相交流モータを模擬する場合には、直列ユニットが並列に接続されたＤＣ−ＤＣコンバータユニット１０の組み合わせが、各相に対応して設けられる。よって、電力変換装置１が三相交流モータを模擬する場合、該電流変換装置１には、例えば３６ユニットのＤＣ−ＤＣコンバータユニット１０が用いられる。

各ＤＣ−ＤＣコンバータユニット１０では、ユニット制御部２０から出力されるＰＷＭ信号に応じて、ＤＣ−ＤＣコンバータユニット１０内のスイッチング素子（後述）がスイッチング制御される。ＤＣ−ＤＣコンバータユニット１０の構成については後述する。

ユニット制御部２０は、ＤＣ−ＤＣコンバータユニット１０に対してＰＷＭ信号を出力することにより、該ＤＣ−ＤＣコンバータユニット１０内のスイッチング素子の駆動を制御する。ユニット制御部２０は、メイン制御部３０に対し、光通信ケーブルによって、信号の授受可能に接続されている。ユニット制御部２０は、メイン制御部３０との間で信号の送受信を行う。ユニット制御部２０は、メイン制御部３０から送信される通信信号に応じて、他のユニット制御部２０とともに電力変換装置１としての動作が実現可能なように、ＤＣ−ＤＣコンバータユニット１０の駆動を制御する。ユニット制御部２０の構成についても後述する。

メイン制御部３０は、ユニット制御部２０との間で通信信号を送受信するための通信部３３を有する。この通信部３３は、ユニット制御部２０に対してシリアル通信を行う。通信部３３は、詳しくは後述するように、送受信する通信信号にノイズが入りにくいようなプロトコルを用いて、各ユニット制御部２０と通信を行う。

メイン制御部３０は、複数のＤＣ−ＤＣコンバータユニット１０を有する電力変換装置１が全体として一つの電力変換システムとして機能するように、各ＤＣ−ＤＣコンバータユニット１０を制御する。メイン制御部３０の詳しい構成についても後述する。

なお、図１において、符号２はリアクトルである。

（ＤＣ−ＤＣコンバータユニット）
次に、図２を用いて、ＤＣ−ＤＣコンバータユニット１０の構成について説明する。

図２に示すように、ＤＣ−ＤＣコンバータユニット１０は、トランス１３が双方向に交互に励磁される双方向ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータユニット１０は、単相ブリッジ部１１，１２と、一方の単相ブリッジ部１１に流れる電流によって励磁されることにより他方の単相ブリッジ部１２に誘導電流を流すトランス１３とを備える。

単相ブリッジインバータ１１，１２の構成について以下で詳しく説明する。

単相ブリッジ部１１は、並列に接続された２つのスイッチングアーム１１ａ，１１ｂを有する。スイッチングアーム１１ａは、直列に接続されたスイッチング素子Ｓ１１，Ｓ１２を有する。スイッチングアーム１１ｂは、直列に接続されたスイッチング素子Ｓ１３，Ｓ１４を有する。スイッチング素子Ｓ１１〜Ｓ１４には、それぞれ、ダイオードＤ１１〜Ｄ１４が逆並列に接続されている。

スイッチングアーム１１ａにおいて、スイッチング素子Ｓ１とスイッチング素子Ｓ２との中点は、リアクトル１４を介して、トランス１３の巻線１３ａの一端側に接続されている。スイッチングアーム１１ｂにおいて、スイッチング素子Ｓ３とスイッチング素子Ｓ４との中点は、トランス１３の巻線１３ａの他端側に接続されている。

これにより、スイッチング素子Ｓ１１〜Ｓ１４を用いたブリッジ回路が形成される。

単相ブリッジ部１２は、単相ブリッジ部１１と同様、並列に接続された２つのスイッチングアーム１２ａ，１２ｂを有する。スイッチングアーム１２ａは、直列に接続されたスイッチング素子Ｓ２１，Ｓ２２を有する。スイッチングアーム１２ｂは、直列に接続されたスイッチング素子Ｓ２３，Ｓ２４を有する。スイッチング素子Ｓ２１〜Ｓ２４には、それぞれ、ダイオードＤ２１〜Ｄ２４が逆並列に接続されている。

スイッチングアーム１２ａにおいて、スイッチング素子Ｓ２１とスイッチング素子Ｓ２２との中点は、トランス１３の巻線１３ｂの一端側に接続されている。スイッチングアーム１２ｂにおいて、スイッチング素子Ｓ２３とスイッチング素子Ｓ２４との中点は、トランス１３の巻線１３ｂの他端側に接続されている。

これにより、スイッチング素子Ｓ２１〜Ｓ２４を用いたブリッジ回路が形成される。

単相ブリッジ部１２の出力側には、該単相ブリッジ部１２から出力される交流電圧を平滑化するためのコンデンサ１５が設けられている。また、単相ブリッジ部１２の出力側には、リアクトル１６も設けられている。

単相ブリッジ部１１，１２のスイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４は、それぞれ、ユニット制御部２０から出力されるＰＷＭ信号に応じて、オン状態またはオフ状態になる。ユニット制御部２０は、トランス１３の巻線１３ａに交流電流が流れるように、単相ブリッジ部１１のスイッチング素子Ｓ１１〜Ｓ１４をスイッチング制御する。ユニット制御部２０は、トランス１３の巻線１３ｂに流れる交流電流を出力側へ流すように、単相ブリッジ部１２のスイッチング素子Ｓ２１〜Ｓ２４をスイッチング制御する。

なお、ユニット制御部２０は、単相ブリッジ部１２に一定周期の交流電流が流れるように単相ブリッジ部１２のスイッチング素子Ｓ２１〜Ｓ２４を制御する。ユニット制御部２０は、単相ブリッジ部１１のスイッチング素子Ｓ１１〜Ｓ１４のスイッチングのタイミングを制御することにより、単相ブリッジ部１２から出力される電圧を制御する。これにより、ＤＣ−ＤＣコンバータユニット１０から出力される直流電圧を制御することができる。

（メイン制御部）
次に、メイン制御部３０の構成について、図１及び図３を用いて説明する。

メイン制御部３０は、図１及び図３に示すように、電力変換装置１全体の制御を行うＣＰＵ３１と、主に各ユニット制御部２０と通信を行う制御回路部３２と、ＣＰＵ３１に対して指令信号を入力するＡ／Ｄコンバータ３６とを備える。

ＣＰＵ３１は、図３に示すように、電力変換装置１の出力電流Ｉａ及び出力電圧Ｖａを読み込んで、電力変換装置１の出力を制御するために必要な制御信号を、制御回路部３２に対して出力する。このＣＰＵ３１は、Ａ／Ｄコンバータ３６から出力電流Ｉａ及び出力電圧Ｖａのデジタル値を指令信号として読み込む。そして、ＣＰＵ３１は、読み込んだ指令信号に応じて制御信号を生成し、制御回路部３２に出力する。

Ａ／Ｄコンバータ３６は、電力変換装置１の出力電流Ｉａ及び出力電圧Ｖａのアナログ値をデジタル値に変換する。Ａ／Ｄコンバータ３６は、制御回路部３２から読み出し指示信号が入力されると、ＣＰＵ３１に対して、出力電流及び出力電圧に関するデジタル値を指令信号として出力する。なお、電力変換装置１の出力電流Ｉａは、図示しない電流計によって検出される一方、出力電圧Ｖａは、図示しない電圧計によって検出される。

制御回路部３２は、図３に示すように、各ユニット制御部２０との間で通信を行う通信部３３と、クロックパルスをカウントするカウンタ部３４と、同期信号を生成する同期信号生成部３５とを備える。制御回路部３２は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などによって構成される回路である。

通信部３３は、各ユニット制御部２０との間でシリアル通信可能に構成されている。通信部３３は、図４に示す通信プロトコルを有する通信信号を用いて通信を行う。

前記通信信号は、図４に示すように、１フレームが、送信開始信号（ＳＴＡＲＴ）、ＩＤ信号（ＩＤ）、データ信号（ＤＡＴＡ０からＤＡＴＡ４）及び誤り検出信号（ＦＣＳ）によって構成される。なお、前記通信信号は、図４に示すように、各フレーム間に、フレームを区切るためのＩＤＬＥ信号（ＩＤＬＥ）が挿入されている。

送信開始信号は、ＩＤ信号及びデータ信号等を送信する際に、各フレームの最初に送信される。

ＩＤ信号は、送信する信号の種類を識別するための信号である。後述するように、例えば各ユニット制御部２０をハードリセットする際には、ハードリセットを指示する信号であることを示す特定のＩＤ信号が、メイン制御部３０から各ユニット制御部２０に送信される。

データ信号は、送信するデータを信号化したものである。なお、図４では、一例として、データ信号をＤＡＴＡ０からＤＡＴＡ４としている。しかしながら、図４に示すデータ信号よりも短いデータ信号であってもよいし、図４に示すデータ信号よりも長いデータ信号であってもよい。

誤り検出信号は、送信するデータ信号がノイズ等の影響を受けて変化していないかどうかを検出するための信号である。誤り検出信号は、例えば、データ信号に基づいて算出される値が信号化された信号である。これにより、受信側は、誤り検出信号に基づいて、正しいデータ信号を受信したかどうかを判別することができる。

上述のような通信プロトコルを有する信号は、４ビットから５ビットに変換（以下、４Ｂ５Ｂ変換という）される。すなわち、通信部３３では、例えば４Ｂ５Ｂ変換テーブル等を用いて、４ビットの信号に１ビットを加えて５ビットの信号に変換する。なお、信号を４ビットから５ビットに変換する方法は従来と同様なので、詳しい説明を省略する。

さらに、前記信号は、５ビットの信号からマンチェスターエンコードを用いて変調される。すなわち、通信部３３では、マンチェスターエンコードを用いて、５ビットの信号のうち“０”を“０１”に、“１”を“１０”に変換する。これにより、データ信号は、“０”または“１”が３つ以上、連続することがない。

このようにマンチェスターエンコードを用いて信号を変調することにより、“１”または“０”が３つ以上、連続した場合に、信号のエラーとして検出することが可能になる。

なお、上述の方法以外にも、マンチェスターエンコードに変調された信号を逆変換した後の信号が、４Ｂ５Ｂ変換の際に用いられる４Ｂ５Ｂ変換表に存在しない信号である場合にも、信号のエラーとして検出される。

以上のように、信号の４Ｂ５Ｂ変換を行うとともにマンチェスターエンコードを用いて変調することにより、ノイズの影響を受けた信号を、エラー信号として容易に検出することが可能になる。しかも、信号の４Ｂ５Ｂ変換を行うとともにマンチェスターエンコードを用いた変調を行うことにより、変換後の信号の長さが一定になる。これにより、ノイズの影響を受けにくい信号通信を行うことが可能になる。

カウンタ部３４は、図示しない発振回路等から出力されるクロック信号のクロックパルスを数えるように構成されている。カウンタ部３４は、クロックパルスを最大値までカウントした後、リセットする（図５の（ａ）参照）。また、制御回路部３２は、カウンタ部３４のリセットの周期（以下、リセット周期という）に応じて、Ａ／Ｄコンバータ３６に対し、出力電流Ｉａ及び出力電圧ＶａをＣＰＵ３１に出力するように指示する、読み出し指示信号を出力する（図５の（ｂ）参照）。

同期信号生成部３５は、カウンタ部３４でカウントされるクロックパルスの数が規定値に達すると、同期信号を生成する（図５の（ｅ）参照）。同期信号生成部３５で生成された同期信号に基づいて、通信部３３からユニット制御部２０に通信信号を送信する（図５の（ｆ）参照）。なお、メイン制御部３０に制御回路部３２が複数、設けられている構成では、前記同期信号は、各制御回路部３２に対して出力される。これにより、複数の制御回路部３２からユニット制御部２０に出力される信号を同期させることができる。

なお、メイン制御部３０は、図示しないリセット入力部を備えている。操作者がメイン制御部３０のリセット入力部を操作すると、リセット指示信号がＣＰＵ３１及び制御回路部３２の図示しないリセット端子にそれぞれ入力される。これにより、ＣＰＵ３１及び制御回路部３２は、再起動の処理がなされ、ハードリセットされる。

また、メイン制御部３０がハードリセットされた場合には、制御回路部３２は、通信部３３から各ユニット制御部２０に対して、ハードリセットを指示する通信信号を送信する。すなわち、制御回路部３２は、ＣＰＵ３１がハードリセットされて初期化処理されているときに、各ユニット制御部２０に対してハードリセットを指示する通信信号を送信する。この通信信号は、図４に示す通信プロトコルにおけるＩＤ信号が、ハードリセットを指示するＩＤ信号である。なお、このＩＤ信号は、全てのユニット制御部２０をハードリセットする場合と一部のユニット制御部２０のみをハードリセットする場合とで異なる信号に設定されていてもよい。

（ユニット制御部）
次に、ユニット制御部２０について、図１及び図３を用いて説明する。なお、図１では、図示を簡略化するために、複数のユニット制御部２０のうち、一つのユニット制御部２０についてのみ、内部構成を図示している。内部構成を図示していない他のユニット制御部２０も、同様の内部構成を有する。

ユニット制御部２０は、図１及び図３に示すように、ＣＰＵ２１と、制御回路部２２と、Ａ／Ｄコンバータ２７とを備える。ＣＰＵ２１は、メイン制御部３０から送信された信号に基づいて、ＤＣ−ＤＣコンバータユニット１０のスイッチング制御に関する制御信号を、回路制御部２２に対して出力する。Ａ／Ｄコンバータ２７は、制御回路部２２から読み出し指示信号が入力されると、ＤＣ−ＤＣコンバータユニット１０の出力電流Ｉｂ及び出力電圧Ｖｂのデジタル値を指令信号としてＣＰＵ２１に出力する。なお、Ａ／Ｄコンバータ２７は、図示しない電流計によって検出されたＤＣ−ＤＣコンバータユニット１０の出力電流Ｉｂをデジタル値に変換するとともに、図示しない電圧計によって検出されたＤＣ−ＤＣコンバータユニット１０の出力電圧Ｖｂをデジタル値に変換する。

制御回路部２２は、通信部２３と、カウンタ部２４と、カウンタリセット部２８と、スイッチング制御部２５と、リセット部２６とを備える。制御回路部２２は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などによって構成される回路である。

通信部２３は、メイン制御部３０の通信部３３との間でシリアル通信可能に構成されている。この通信部２３は、図４に示す通信プロトコルを有する通信信号を用いて、メイン制御部３０の通信部３３と通信を行う。図４に示す通信プロトコルについては、既述したとおりなので、詳しい説明を省略する。通信部２３は、メイン制御部３０の通信部３３から受信した信号を、４Ｂ５Ｂ変換及びマンチェスターエンコードによる変調を行う前の信号に戻すとともに、その信号にノイズ等が含まれているかどうかを、誤り検出信号を用いて判定する。

カウンタ部２４は、メイン制御部３０のカウンタ部３４と同様、図示しない発振回路等から出力されるクロック信号のクロックパルスを数えるように構成されている。電力変換装置１では、複数のユニット制御部２０において、それぞれ、各カウンタ部２４がクロックパルスをカウントする。よって、各ユニット制御部２０では、それぞれのカウンタ部２４のリセット周期に応じて、後述のＰＷＭ制御のキャリア周期が決まる。

このように、各ユニット制御部２０が、別々のカウンタ部２４を備えている場合、ユニット制御部２０ごとにカウンタ部２４のリセット周期が異なるため、後述のＰＷＭ制御のキャリア周期が異なる。これに対し、本実施形態では、カウンタリセット部２８によって、カウンタ部２４は、メイン制御部３０から各ユニット制御部２０に対して送信される通信信号に合わせてリセットされる。

カウンタリセット部２８は、メイン制御部３０からユニット制御部２０に対して送信される通信信号の受信を完了したときに、カウンタ部２４に対してカウンタリセット指示信号を出力する。これにより、各ユニット制御部２０のカウンタ部２４は、メイン制御部３０から送信される通信信号に応じてリセットされる（図５の（ｈ）参照）。したがって、各ユニット制御部２０のカウンタ部２４は、メイン制御部３０から送信される通信信号に同期して動作する。よって、各ユニット制御部２０のＰＷＭ制御のキャリア周期を同期させることができる。

カウンタリセット部２８は、メイン制御部３０から送信される通信信号に含まれるリセット信号に応じて、カウンタ部２４に対してカウンタリセット指示信号を出力するかどうかを決定する。すなわち、通信信号内のリセット信号には、カウンタ部２４をリセットするユニット制御部２０に対してのみリセットを指示する信号が含まれる。カウンタリセット部２８では、通信信号内に、カウンタ部２４のリセットを指示するリセット信号が含まれている場合には、カウンタ部２４に対してカウンタリセット指示信号を出力する。

このように、通信信号内のリセット信号に応じて、カウンタ部２４のリセットを行うユニット制御部２０を選択できるようにすることで、カウンタ部２４のリセットが必要なユニット制御部２０のカウンタ部２４のみをリセットすることができる。これにより、電力変換装置１全体を効率良く動作させることができる。

カウンタリセット部２８は、ユニット制御部２０がメイン制御部３０から周期的に送信される通信信号を所定回数、受信したときに、カウンタ部２４に対してカウンタリセット指示信号を出力する。本実施形態では、後述するように、一例としてカウンタリセット部２８は、通信信号を２回（２フレーム）受信したときに、カウンタ部２４に対してカウンタリセット指示信号を出力する（図５参照）。また、カウンタリセット部２８は、前記所定回数を設定可能に構成されている。

このように、メイン制御部３０から送信される通信信号を所定回数、受信したときに、カウンタ部２４をリセットすることで、不必要なカウンタ部２４のリセットをなくすことができる。これにより、電力変換装置１全体をより効率良く動作させることができる。

スイッチング制御部２５は、ＤＣ−ＤＣコンバータユニット１０のスイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４のスイッチングをＰＷＭ制御するように構成されている。すなわち、スイッチング制御部２５は、ＣＰＵ２１から出力された制御信号及びカウンタ部２４のリセット周期から決まるキャリア周期に応じて、ＰＷＭ信号を生成する。スイッチング制御部２５で生成されたＰＷＭ信号は、ＤＣ−ＤＣコンバータユニット１０に出力される（図３参照）。ＤＣ−ＤＣコンバータユニット１０のスイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４では、スイッチング制御部２５で生成されたＰＷＭ信号に応じて、ＯＮまたはＯＦＦのスイッチング動作が行われる。

リセット部２６は、メイン制御部３０でハードリセットが行われて、該メイン制御部３０からユニット制御部２０に対してハードリセットを指示する通信信号が送信された場合に、ＣＰＵ２１及び制御回路部２２に対してリセット実行信号を出力する。具体的には、リセット部２６は、ＣＰＵ２１及び制御回路部２２のそれぞれのリセット端子（図示省略）に対して、リセット実行信号を出力する。リセット端子にリセット実行信号が入力されたＣＰＵ２１及び制御回路部２２は、それぞれ、再起動の処理がなされ、ハードリセットされる。

リセット部２６は、メイン制御部３０からハードリセットを指示する通信信号が入力されると、その時点での制御回路部２２の動作に関係なく、制御回路部２２にもリセット実行信号を出力する。これにより、メイン制御部３０から出力される前記通信信号に応じて、制御回路部２２をハードリセットすることができる。

以上の構成により、メイン制御部３０をハードリセットした場合に、各ユニット制御部２０に対してもハードリセットを指示する信号が送信されて、各ユニット制御部２０でもハードリセットが行われる。よって、操作者は各ユニット制御部２０に対してリセット操作を行う必要がなくなるため、電力変換装置１のリセット操作を容易に行うことができる。

（メイン制御部とユニット制御部との通信動作）
次に、以上の構成を有する電力変換装置１において、メイン制御部３０と各ユニット制御部２０との間の通信動作を、図５を用いて詳しく説明する。

既述のとおり、メイン制御部３０のカウンタ部３４では、クロックパルスをカウントして所定の周期でリセットを行っている。したがって、カウンタ部３４でのカウント数は、図５の（ａ）に示すように鋸歯状に変化する。カウンタ部３４がリセットされたときに、制御回路部３２からＡ/Ｄコンバータ３６に読み出し指示信号が出力される（図５の（ｂ）参照）。

Ａ／Ｄコンバータ３６は、読み出し信号が入力されると、電力変換装置１の出力電圧Ｖａ及び出力電流Ｉａに応じた指令信号をＣＰＵ３１に対して出力する（図５の（ｃ）参照）。ＣＰＵ３１は、指令信号が入力されると、制御回路部３２に対して、制御信号を出力する（図５の（ｄ）参照）。なお、図５の（ｄ）において、五角形の部分は、制御信号のデータを示す。

すなわち、ＣＰＵ３１は、カウンタ部３４のリセット周期に応じて、制御回路部３２に対して制御信号を出力する。

一方、制御回路部３２では、カウンタ部３４のカウント数が設定値に達すると、同期信号を生成する（図５の（ｅ）参照）。この同期信号は、メイン制御部３０が複数の制御回路部３２を有する場合には、他の制御回路部３２にも入力される。制御回路部３２では、同期信号が生成されると、その同期信号に合わせて、通信部３３から各ユニット制御部２０に対して１フレーム分の通信信号が送信される（図５（ｆ）参照）。なお、図５の（ｆ）において、五角形の部分は、通信信号の１フレーム分を示す。

ユニット制御部２０では、メイン制御部３０の通信部３３から１フレーム分の通信信号の受信が完了したときに、制御回路部２２からＡ／Ｄコンバータ２７に読み出し指示信号が出力される（図５の（ｇ）参照）。

また、制御回路部２２のカウンタリセット部２８は、メイン制御部３０の通信部３３から通信信号の受信が完了したときに、カウンタ部２４に対してカウンタリセット指示信号を出力して、該カウンタ部２４をリセットする（図５の（ｈ）参照）。なお、図５の例の場合、カウンタリセット部２８は、メイン制御部３０の通信部３３から１フレーム分の信号を２回受信したときに、カウンタ部２４をリセットする。

制御回路部２２から読み出し信号が入力されたＡ／Ｄコンバータ２７は、ＤＣ／ＤＣコンバータユニット１０の出力電流Ｉｂ及び出力電圧Ｖｂに応じた指令信号をＣＰＵ２１に対して出力する（図５の（ｉ）参照）。ＣＰＵ２１は、指令信号が入力されると、制御回路部２２に対して、制御信号を出力する（図５の（ｊ）参照）。制御回路２２は、制御信号に応じて、ＰＷＭ信号をＤＣ／ＤＣコンバータユニット１０に出力する。

（実施形態の効果）
以上より、本実施形態では、ＤＣ／ＤＣコンバータユニット１０の駆動を制御する各ユニット制御部２０がそれぞれカウンタ部２４を備える構成において、各ユニット制御部２０は、メイン制御部３０から通信信号の受信を完了したときに、各ユニット制御部２０内のカウンタ部２４をリセットする。これにより、各ユニット制御部２０内のカウンタ部２４を同期させることができる。したがって、各ユニット制御部２０を同期させた状態で動作させることができるため、各ユニット制御部２０のＰＷＭ制御のタイミングのずれを防止できる。

しかも、メイン制御部３０から各ユニット制御部２０に送信する通信信号の長さが一定なので、各ユニット制御部２０は、より確実に同じタイミングでカウンタ部２４をリセットすることができる。

また、前記通信信号は、メイン制御部２０から周期的に送信されるため、各ユニット制御部２０のカウンタ部２４の同期は周期的に行われる。これにより、各ユニット制御部２０のカウンタ部２４をより確実に同期させることができる。

さらに、メイン制御部３０と各ユニット制御部２０とは、それぞれ、光通信ケーブルによって通信可能に接続されている。これにより、メイン制御部３０と各ユニット制御部２０との間でそれぞれ通信を行う際に、ノイズ等の影響を受けにくくなる。

（その他の実施形態）
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

前記実施形態では、ユニット制御部２０のカウンタリセット部２８は、メイン制御部３０から送信される通信信号の受信を完了したときに、カウンタ部２４をリセットする。しかしながら、カウンタリセット部２８は、通信信号の受信を開始したとき、または、通信信号内の特定の信号を受信したときに、カウンタ部２４をリセットしてもよい。

前記実施形態では、メイン制御部３０とユニット制御部２０との間で送受信される信号には、４Ｂ５Ｂ変換及びマンチェスターエンコードを用いた変調が行われている。しかしながら、他の符号化技術を用いてもよい。また、信号の通信プロトコルも図４以外の通信プロトコルであってもよい。

前記実施形態では、ＤＣ／ＤＣコンバータユニット１０をＰＷＭ制御によって駆動させているが、この限りではなく、ＤＣ／ＤＣコンバータユニット１０を、ＰＡＭ制御など他の制御によって駆動させてもよい。

本発明は、複数のＤＣ−ＤＣコンバータユニットを備えた電力変換装置に利用可能である。

１ 電力変換装置
１０ ＤＣ−ＤＣコンバータユニット
２０ ユニット制御部
２４ カウンタ部
２８ カウンタリセット部
３０ メイン制御部

Claims (8)

1. 互いに電気的に接続された複数のＤＣ−ＤＣコンバータユニットと、
   前記複数のＤＣ−ＤＣコンバータユニットをそれぞれ制御する複数のユニット制御部と、
   前記複数のユニット制御部に対して通信信号を送信するメイン制御部とを備え、
   前記各ユニット制御部は、前記ＤＣ−ＤＣコンバータユニットを制御する際に用いるクロックパルスをカウントするためのカウンタ部と、前記メイン制御部から受信する前記通信信号を用いて前記カウンタ部をリセットするカウンタリセット部とを有する、電力変換装置。
2. 請求項１に記載の電力変換装置において、
   前記メイン制御部は、前記通信信号を前記複数のユニット制御部に対して周期的に送信するように構成されている、電力変換装置。
3. 請求項２に記載の電力変換装置において、
   前記カウンタリセット部は、前記通信信号の受信を完了したときに、前記カウンタ部をリセットするように構成されている、電力変換装置。
4. 請求項３に記載の電力変換装置において、
   前記通信信号は、信号の長さが一定である、電力変換装置。
5. 請求項１から４のいずれか一つに記載の電力変換装置において、
   前記通信信号は、前記ユニット制御部の前記カウンタ部をリセットするかどうかを指示するリセット信号を含む、電力変換装置。
6. 請求項１から５のいずれか一つに記載の電力変換装置において、
   前記カウンタリセット部は、前記通信信号を所定回数、受信した場合に、前記カウンタ部をリセットするように構成されている、電力変換装置。
7. 請求項６に記載の電力変換装置において、
   前記カウンタリセット部は、前記所定回数を変更可能に構成されている、電力変換装置。
8. 請求項１から７のいずれか一つに記載の電力変換装置において、
   前記複数のユニット制御部と前記メイン制御部とは、光通信ケーブルによって、信号の授受可能に接続されている、電力変換装置。

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