JP2010136538A

JP2010136538A - 電子機器

Info

Publication number: JP2010136538A
Application number: JP2008310442A
Authority: JP
Inventors: Tatsuhiko Sekimoto; 辰彦関本
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2008-12-05
Filing date: 2008-12-05
Publication date: 2010-06-17

Abstract

【課題】主制御部（例えば、マスター基板）と駆動制御部（例えば、スレーブ基板）とを通信するためのピンの数を少なくすることができ、かつ駆動制御部のコストを抑える。
【解決手段】複数のモータ１６の各々に供給する電流の各電流値に対応する各デューティ比の信号を生成して出力すると共に、複数のモータ１６の各々に供給する電流の電流値に対応する信号を選択するための選択情報、及び複数のモータ１６の各々の駆動を制御するための制御情報としてのＩＯビット４２等をシリアル伝送方式で伝送するマスター基板１２と、マスター基板１２から伝送された選択情報に基づいて、各モータ１６毎にマスター基板１２から出力された信号を選択し、選択された信号に対応する電流値の電流が各モータ１６に供給されるように制御すると共に、マスター基板１２から伝送された制御情報に応じて各モータ１６の駆動を制御するスレーブ基板１４とを含んで構成する。
【選択図】図２

Description

本発明は、電子機器に関する。

従来、所定の信号によりステッピングモータの微細ステップ毎の駆動と停止との切換を行うステッピングモータ駆動装置において、モータ停止要求時に直ちにモータを停止し、停止状態において停止処理直前の励磁状態でモータをホールドし、次にスタートするときはＣＰＵに格納されたデータにより上記励磁状態からスタート処理を行うステッピングモータ制御装置が知られている（例えば、特許文献１参照）。

また、従来、所定の周期でディジタル信号をアナログ信号に変換するＤＡコンバータが知られている（例えば、特許文献２参照）。特許文献２に記載のＤＡコンバータは、拡散パルス信号生成部およびフィルタ部を備えている。ディジタル信号が拡散パルス信号生成部に入力されると、拡散パルス信号生成部は、ディジタル信号により特定される時間的パルス密度で、時系列的に拡散された拡散パルス信号を生成する。拡散パルス信号は、同一のパルス幅及び振幅を有するパルスにより構成される。フィルタ部は、拡散パルス信号を平滑化して、アナログ信号を出力する。

また、例えば、画像形成装置全体を制御するマスター基板（例えば、メインコントローラ）と、モータを駆動させるためのモータドライバ、ファンを駆動させるためのドライバ、及びソレノイドを駆動させるためのドライバの少なくとも１つのドライバが搭載されたスレーブ基板とを備えた画像形成装置が一般的に知られている。このようなマスター基板からは、例えば、モータをＯＮ／ＯＦＦさせるための信号、モータの回転方向を制御する信号、モータのモードを制御する信号、モータの回転数を制御するクロック信号、モータに供給する電流値を制御するＰＷＭ信号等がモータの個数分スレーブ基板に出力される。
特開平５−３２８７９６号公報特開２０００−３０７４２７号公報

本発明は、本構成を有しない場合と比較して、主制御部（例えば、マスター基板）と駆動制御部（例えば、スレーブ基板）とを通信するためのピンの数を少なくすることができ、かつ駆動制御部のコストを抑えることができる電子機器を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明の電子機器は、複数のモータの各々に供給する電流の各電流値に対応する各デューティ比の信号を生成して出力すると共に、前記複数のモータの各々に供給する電流の電流値に対応する前記信号を選択するための選択情報、及び前記複数のモータの各々の駆動を制御するための制御情報をシリアル伝送方式で伝送する主制御部と、前記主制御部から伝送された前記選択情報に基づいて、各モータ毎に前記主制御部から出力された前記信号を選択し、選択された信号に対応する電流値の電流が各モータに供給されるように制御すると共に、前記主制御部から伝送された制御情報に応じて各モータの駆動を制御する駆動制御部とを含んで構成されている。

請求項２記載の発明の電子機器は、前記駆動制御部を、前記主制御部から出力された信号の各々を反転させる反転回路を備え、前記反転回路によって反転された信号及び前記主制御部から出力された信号から、前記主制御部から伝送された前記選択情報に基づいて、各モータ毎に信号を選択するようにしたものである。

また、上記目的を達成するために、請求項３記載の発明の電子機器は、複数のファンの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、前記複数のファンの各々を駆動させるための各駆動信号を選択するための選択情報をシリアル伝送方式で伝送する主制御部と、前記主制御部から伝送された前記選択情報に基づいて、各ファン毎に前記主制御部から出力された前記駆動信号を選択し、選択された駆動信号に応じて各ファンの駆動を制御する駆動制御部とを含んで構成されている。

また、上記目的を達成するために、請求項４記載の発明の電子機器は、複数のソレノイドの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、前記複数のソレノイドの各々を駆動させるための各駆動信号を選択するための選択情報をシリアル伝送方式で伝送する主制御部と、前記主制御部から伝送された前記選択情報に基づいて、各ソレノイド毎に前記主制御部から出力された前記駆動信号を選択し、選択された駆動信号に応じて各ソレノイドの駆動を制御する駆動制御部とを含んで構成されている。

請求項５記載の発明の電子機器は、前記駆動制御部を、前記主制御部から出力された駆動信号の各々を反転させる反転回路を備え、前記反転回路によって反転された駆動信号及び前記主制御部から出力された駆動信号から、前記主制御部から伝送された前記選択情報に基づいて、駆動信号を選択するようにしたものである。

請求項１、請求項３、及び請求項４に記載の各発明によれば、本構成を有しない場合と比較して、主制御部（例えば、マスター基板）と駆動制御部（例えば、スレーブ基板）とを通信するためのピンの数を少なくすることができ、かつ駆動制御部のコストを抑えることができる、という効果を有する。

請求項２及び請求項５に記載の各発明によれば、簡易な構成でコストを抑制しつつ、入力された信号または駆動信号から、選択される際の候補として、デューティ比が異なる新たな信号または駆動信号を生成できる、という効果を有する。

以下、本発明を画像形成装置に適用した場合の実施形態について説明する。

図１は、本実施の形態における画像形成装置１０の概略構成図である。図１に示すように、電子機器としての画像形成装置１０は、画像形成装置１０全体を制御するための主制御部としてのマスター基板（ＭＡＳＴＥＲ基板）１２、駆動制御部としてのスレーブ基板（ＳＬＡＶＥ基板）１４、画像情報（画像データ）に応じたトナー像が形成される感光体（図示せず）や、用紙を搬送させるためのローラ（図示せず）を回転駆動させるためのＮ個のモータ１６＿１〜１６＿Ｎ、画像形成装置１０内を冷却するためのＫ個のファン（ＦＡＮ）１８＿１〜１８＿Ｋ、及び画像形成制御を行う際に用いられるＭ個のソレノイド２０＿１〜２０Ｍを備えている。

マスター基板１２は、ＣＰＵ（Central Processing Unit）１２ａ、及びＦＰＧＡ（Field Programmable Gate Array）１２ｂを備えている。

ＣＰＵ１２ａは、例えば、外部端末（図示せず）から画像情報（画像データ）が入力されると、図示しないプリンタエンジン（画像形成部）に画像情報を出力する。これにより、プリンタエンジンによって、当該画像情報に基づいた画像が用紙に形成されて出力される。また、このときＣＰＵ１２ａは、ＦＰＧＡ１２ｂにモータ１６＿１〜１６＿Ｎ、ファン１８＿１〜１８＿Ｋ、及びソレノイド２０＿１〜２０Ｍの各々を画像形成のために駆動させる指示を出力する。これにより、後述するように、モータ１６＿１〜１６＿Ｎ、ファン１８＿１〜１８＿Ｋ、及びソレノイド２０＿１〜２０Ｍの各々が画像形成のために駆動される。

図１に示すように、ＦＰＧＡ１２ｂのピン２２ａは信号線３０ａに接続され、ピン２２ｂは信号線３０ｂに接続され、ピン２２ｃは信号線３０ｃに接続され、ピン２２ｄは信号線３０ｄに接続されている。本実施の形態では、ＣＰＵ１２ａからＦＰＧＡ１２ｂに上記指示が入力されると、ＦＰＧＡ１２ｂによって、ピン２２ｂを介して同期信号（クロック）が信号線３０ｂに入力され、この同期信号に同期させて、信号線３０ａを介して、図２に示すように、各種情報を含むパケットがシリアル伝送方式により、スレーブ基板１４に伝送される。なお、信号線３０ｃは、スレーブ基板１４側に設けられたセンサ（図示せず）の検出信号を、スレーブ基板１４からマスター基板１２に送信するためのものである。このセンサは、例えば画像形成媒体としての用紙の通過などを検出するためのものであり、このような構成によってジャムの検出が行われる。また、信号線３０ｄは、マスター基板１２からスレーブ基板１４へリセット信号を送信するためのものである。なお、一般的にリセット信号が送信されている間は、ＣＰＬＤなどは動作が停止される。

また、ＦＰＧＡ１２ｂのＰ個のピン２４＿１〜２４＿Ｐの各々は、信号線３２＿１〜３２＿Ｐの各々に接続されている。なお、本実施の形態では、Ｐ＝５の場合（すなわち、信号線３２の数が５本の場合）について説明するが、Ｐの値はこれに限られない。

ＦＰＧＡ１２ｂは、複数のモータ１６＿１〜１６＿Ｎの各々に供給する電流の各電流値に対応する各デューティ比の信号を生成して、ピン２４＿１、ピン２４＿２、及びピン２４＿３の各々を介して信号線３２＿１、信号線３２＿２、及び信号線３２＿３の各々に、生成した異なるデューティ比の信号を出力する。ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、９０％となる信号を生成して、この生成した信号をピン２４＿１を介して信号線３２＿１に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、８０％となる信号を生成して、この生成した信号をピン２４＿２を介して信号線３２＿２に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、７０％となる信号を生成して、この生成した信号をピン２４＿３を介して信号線３２＿３に出力する。なお、上記では、ＦＰＧＡ１２ｂが３種類のデューティ比（９０％、８０％、７０％）の信号を生成して、各々異なる信号線３２に出力する例について説明したが、３種類とは異なるＰ種類のデューティ比の信号を生成して各々異なる信号線に出力するようにしてもよい。

また、ＦＰＧＡ１２ｂは、複数のファン１８＿１〜１８＿Ｋの各々を駆動させるためのデューティ比の駆動信号を生成して、ピン２４＿４を介して信号線３２＿４に、生成したデューティ比の信号を出力する。ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１７ｋＨｚ）でデューティ比が予め定められた値、例えば、６０％となる信号を生成して、この生成した信号をピン２４＿４を介して信号線３２＿４に出力する。なお、上記では、ＦＰＧＡ１２ｂが１種類のデューティ比（６０％）の信号を生成して、信号線３２＿４に出力する例について説明したが、複数種類のデューティ比の信号を生成して各々異なる信号線に出力するようにしてもよい。例えば、ピンを複数設けて、複数のファン１８＿１〜１８＿Ｋの各々を駆動させるための複数のデューティ比の駆動信号を生成して、複数のピンの各々を介して複数の信号線の各々に、生成した信号を出力するようにしてもよい。

また、ＦＰＧＡ１２ｂは、複数のソレノイド２０＿１〜２０＿Ｍの各々を駆動させるためのデューティ比の駆動信号を生成して、ピン２４＿５を介して信号線３２＿５に、生成したデューティ比の信号を出力する。ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば２３ｋＨｚ）でデューティ比が予め定められた値、例えば、６５％となる信号を生成して、この生成した信号をピン２４＿５を介して信号線３２＿５に出力する。なお、上記では、ＦＰＧＡ１２ｂが１種類のデューティ比（６５％）の信号を生成して、信号線３２＿５に出力する例について説明したが、複数種類のデューティ比の信号を生成して各々異なる信号線に出力するようにしてもよい。例えば、ピンを複数設けて、複数のソレノイド２０＿１〜２０＿Ｍの各々を駆動させるための複数のデューティ比の駆動信号を生成して、複数のピンの各々を介して複数の信号線の各々に、生成した信号を出力するようにしてもよい。

ここで、シリアル伝送方式により伝送される１つのパケット９０の構成について図２を参照して説明する。パケット９０は、先頭から順に、予め定められた数のビット（例えば、図２の例では１ビット）のスタートビット４０、予め定められた数のビット（例えば、図２の例では１６〜３２ビット）のＩＯビット４２を含んで構成される。そして、パケット９０は、ＩＯビット４２に続いて、予め定められた数のビット（例えば、図２の例では３ビット）のモータ選択ビット４４、及び予め定められた数のビット（例えば、図２の例では３ビット）のモータＰＷＭ選択ビット４６を、モータ１６＿１〜１６＿Ｎの個数分（すなわちＮ個分）含んで構成される。そして、パケット９０は、モータ１６＿１〜１６＿Ｎの個数分のモータ選択ビット４４及びモータＰＷＭ選択ビット４６に続いて、予め定められた数のビット（例えば、図２の例では３ビット）のファン選択ビット４８、及び予め定められた数のビット（例えば、図２の例では３ビット）のファンＰＷＭ選択ビット５０を、ファン１８＿１〜１８＿Ｋの個数分（すなわちＫ個分）含んで構成される。そして、パケット９０は、ファン１８＿１〜１８＿Ｋの個数分のファン選択ビット４８及びファンＰＷＭ選択ビット５０に続いて、予め定められた数のビット（例えば、図２の例では３ビット）のソレノイド選択ビット５２、及び予め定められた数のビット（例えば、図２の例では３ビット）ソレノイドＰＷＭ選択ビット５４を、ソレノイド２０＿１〜２０＿Ｍの個数分（すなわちＭ個分）含んで構成される。そして、パケット９０は、ソレノイド２０＿１〜２０＿Ｍの個数分のソレノイド選択ビット５２及びソレノイドＰＷＭ選択ビット５４に続いて、予め定められた数のビット（例えば、図２の例では３ビット）のクロック選択ビット５６を、モータ１６＿１〜１６＿Ｎの個数分（すなわちＮ個分）含んで構成される。そして、パケット９０は、モータ１６＿１〜１６＿Ｎの個数分のクロック選択ビット５６に続いて、予め定められた数のビット（例えば、図２の例では１ビット）のストップビット５８を含んで構成される。

スタートビット４０及びストップビット５８は送信する情報（データ）の区切りを示すためのものである。例えば、スタートビット４０には、情報の開始を表す値（例えば１）が設定され、ストップビット５８には、情報の終了を表す値（例えば１）が設定される。なお、図２の一例では、スタートビット４０及びストップビット５８が１ビットであるが、スタートビット４０及びストップビット５８のビット数を複数として、それぞれ、情報の開始及び終了を示す予め定められた値が設定されるようにしてもよい。

ＩＯビット４２には、モータ１６＿１〜１６＿Ｎの各々の駆動を制御するための情報、例えば、モータのＯＮ／ＯＦＦを表す値、モータの回転方向を表す値、及びモータのモードを表す値が、各モータ１６毎に設定される。

Ｎ個のモータ選択ビット４４は、上述したように、先頭から順番にそれぞれモータ１６＿１、モータ１６＿２、・・・、モータ１６＿Ｎに対応しており、あるモータを駆動させる場合には、当該モータに対応するモータ選択ビット４４に、駆動させることを示す予め定められた値（例えば１）が設定される。また、あるモータを駆動させない場合には、当該モータに対応するモータ選択ビット４４に、駆動させないことを示す予め定められた値（例えば０）が設定される。例えば、モータ１６＿１のみを駆動させ、他のモータ１６＿２〜１６＿Ｎを駆動させない場合には、モータ１６＿１に対応するモータ選択ビット４４に、駆動させることを示す予め定められた値（上記の例では１）が設定されると共に、モータ１６＿２〜１６＿Ｎの各々に対応する各モータ選択ビット４４に、駆動させないことを示す予め定められた値（上記の例では０）が設定される。

Ｎ個のモータＰＷＭ選択ビット４６は、上述したように、先頭から順番にそれぞれモータ１６＿１、モータ１６＿２、・・・、モータ１６＿Ｎに対応しており、あるモータを駆動させる場合（すなわち、対応するモータ選択ビット４４に、駆動させることを示す予め定められた値が設定されている場合）に、上述した３種類のデューティ比の信号に加え、詳細を以下で説明するように、デューティ比が９０％の信号が後述する反転回路６８ａによって反転されたデューティ比が１０％の信号、デューティ比が８０％の信号が後述する反転回路６８ｂによって反転されたデューティ比が２０％の信号、デューティ比が７０％の信号が後述する反転回路６８ｃによって反転されたデューティ比が３０％の信号の６種類（デューティ比が９０％、８０％、７０％、３０％、２０％、１０％の６種類）の信号の中から何れの信号を選択するかを示す値が設定される。例えば、デューティ比が９０％の信号を選択する場合には、デューティ比が９０％の信号を選択することを示す値（例えば１）がモータＰＷＭ選択ビット４６に設定される。また、例えば、８０％の信号を選択する場合には、デューティ比が８０％の信号を選択することを示す値（例えば２）がモータＰＷＭ選択ビット４６に設定される。また、例えば、７０％の信号を選択する場合には、デューティ比が７０％の信号を選択することを示す値（例えば３）がモータＰＷＭ選択ビット４６に設定される。また、例えば、３０％の信号を選択する場合には、デューティ比が３０％の信号を選択することを示す値（例えば４）がモータＰＷＭ選択ビット４６に設定される。また、例えば、２０％の信号を選択する場合には、デューティ比が２０％の信号を選択することを示す値（例えば５）がモータＰＷＭ選択ビット４６に設定される。また、例えば、１０％の信号を選択する場合には、デューティ比が１０％の信号を選択することを示す値（例えば１）がモータＰＷＭ選択ビット４６に設定される。なお、本実施の形態では、スレーブ基板１４のＣＰＬＤ１４ａによって、ＦＰＧＡ１２ｂから伝送されたパケット９０の内容が解析され、ＣＰＬＤ１４ａによってモータＰＷＭ選択ビット４６に設定された値が示すデューティ比の信号が選択されてモータドライバＩＣ１４ｂに出力されると、モータドライバＩＣ１４ｂの制御によってモータ１６にそのデューティ比に対応する大きさの電流値の電流が流れる。例えば、９０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_９０の大きさの電流が流れ、８０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_８０の大きさの電流が流れ、７０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_７０の大きさの電流が流れ、３０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_３０の大きさの電流が流れ、２０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_２０の大きさの電流が流れ、１０％のデューティ比の信号がＣＰＬＤ１４ａによって選択されてモータドライバＩＣ１４ｂに出力されると、そのモータドライバＩＣ１４によって制御されるモータ１６には電流値Ｉ_１０の大きさの電流が流れる。このとき、デューティ比が大きくなると電流値の大きさも大きくなるので、上記の電流値Ｉ_９０〜Ｉ_１０の大小関係は、Ｉ_９０＞Ｉ_８０＞Ｉ_７０＞Ｉ_３０＞Ｉ_２０＞Ｉ_１０となる。

Ｋ個のファン選択ビット４８は、上述したように、先頭から順番にそれぞれファン１８＿１、ファン１８＿２、・・・、ファン１８＿Ｋに対応しており、あるファンを駆動させる場合には、当該ファンに対応するファン選択ビット４８に、駆動させることを示す予め定められた値（例えば１）が設定される。また、あるファンを駆動させない場合には、当該ファンに対応するファン選択ビット４８に、駆動させないことを示す予め定められた値（例えば０）が設定される。例えば、ファン１８＿１のみを駆動させ、他のファン１８＿２〜１８＿Ｋを駆動させない場合には、ファン１８＿１に対応するファン選択ビット４８に、駆動させることを示す予め定められた値が設定されると共に、ファン１８＿２〜１８＿Ｋの各々に対応する各ファン選択ビット４８に、駆動させないことを示す予め定められた値が設定される。

Ｋ個のファンＰＷＭ選択ビット５０は、上述したように、先頭から順番にそれぞれファン１８＿１、ファン１８＿２、・・・、ファン１８＿Ｋに対応しており、あるファンを駆動させる場合（すなわち、対応するファン選択ビット４８に、駆動させることを示す予め定められた値が設定されている場合）に、上述した１種類のデューティ比（上記の一例では６０％）の駆動信号に加え、詳細を以下で説明するように、デューティ比が６０％の駆動信号が後述する反転回路６８ｄによって反転されたデューティ比が４０％の駆動信号の２種類（デューティ比が６０％、４０％の２種類）の駆動信号の中から何れの駆動信号を選択するかを示す値が設定される。例えば、デューティ比が６０％の駆動信号を選択する場合には、デューティ比が６０％の駆動信号を選択することを示す値（例えば１）がファンＰＷＭ選択ビット５０に設定される。また、例えば、４０％の駆動信号を選択する場合には、デューティ比が４０％の駆動信号を選択することを示す値（例えば２）がファンＰＷＭ選択ビット５０に設定される。

Ｍ個のソレノイド選択ビット５２は、上述したように、先頭から順番にそれぞれソレノイド２０＿１、ソレノイド２０＿２、・・・、ソレノイド２０＿Ｍに対応しており、あるソレノイドを駆動させる場合には、当該ソレノイドに対応するソレノイド選択ビット５２に、駆動させることを示す予め定められた値（例えば１）が設定される。また、あるソレノイドを駆動させない場合には、当該ソレノイドに対応するソレノイド選択ビット５２に、駆動させないことを示す予め定められた値（例えば０）が設定される。例えば、ソレノイド２０＿１のみを駆動させ、他のソレノイド２０＿２〜２０＿Ｍを駆動させない場合には、ソレノイド２０＿１に対応するソレノイド選択ビット５２に、駆動させることを示す予め定められた値が設定されると共に、ソレノイド２０＿２〜２０＿Ｍの各々に対応する各ソレノイド選択ビット５２に、駆動させないことを示す予め定められた値が設定される。

Ｍ個のソレノイドＰＷＭ選択ビット５４は、上述したように、先頭から順番にそれぞれソレノイド２０＿１、ソレノイド２０＿２、・・・、ソレノイド２０＿Ｍに対応しており、あるソレノイドを駆動させる場合（すなわち、対応するソレノイド選択ビット５２に、駆動させることを示す予め定められた値が設定されている場合）に、上述した１種類のデューティ比（上記の一例では６５％）の駆動信号に加え、詳細を以下で説明するように、デューティ比が６５％の駆動信号が後述する反転回路６８ｅによって反転されたデューティ比が３５％の駆動信号の２種類（デューティ比が６５％、３５％の２種類）の駆動信号の中から何れの駆動信号を選択するかを示す値が設定される。例えば、デューティ比が６５％の駆動信号を選択する場合には、デューティ比が６５％の駆動信号を選択することを示す値（例えば１）がソレノイドＰＷＭ選択ビット５４に設定される。また、例えば、３５％の駆動信号を選択する場合には、デューティ比が３５％の駆動信号を選択することを示す値（例えば２）がソレノイドＰＷＭ選択ビット５４に設定される。

Ｎ個のクロック選択ビット５６は、上述したように、先頭から順番にそれぞれモータ１６＿１、モータ１６＿２、・・・、モータ１６＿Ｎに対応しており、あるモータを駆動させる場合（すなわち、対応するモータ選択ビット４４に、駆動させることを示す予め定められた値が設定されている場合）に、モータの回転数を示すＣ種類の周波数のクロック信号の中から何れのクロック信号を選択するかを示す値が設定される。例えば、本実施の形態では、スレーブ基板１４のＣＰＬＤ１４ａにおいて、以下で説明するように２種類の周波数のクロック信号（周波数Ｘ（例えば１ｋＨｚ）のクロック信号、及び周波数Ｘ´（例えば３ｋＨｚ）のクロック信号）が生成されるようになっており、この２種類の周波数のクロック信号の中から周波数Ｘの信号を選択する場合には、周波数Ｘの信号を選択することを示す値（例えば１）がクロック選択ビット５６に設定される。また、例えば、周波数Ｘ´の信号を選択する場合には、周波数Ｘ´の信号を選択することを示す値（例えば２）がクロック選択ビット５６に設定される。

スレーブ基板１４は、ＣＰＬＤ（Complex Programmable Logic Device）１４ａ、Ｎ個のモータドライバＩＣ１４ｂ＿１〜１４ｂ＿Ｎ、Ｋ個のファン駆動回路８２＿１〜８２＿Ｋ、及びＭ個のソレノイド駆動回路８８＿１〜８８＿Ｍを備えている。なお、ＣＰＬＤのコストとＦＰＧＡのコストとを比較すると、一般的に、ＣＰＬＤの方がコストが低い。

図３に示すように、ＣＰＬＤ１４ａは、パケット解析部６０、セレクタ６２、第１のクロック生成部６４、第２のクロック生成部６６、反転回路６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅを備えている。なお、本実施の形態では、ＣＰＬＤ１４ａには、９本の信号線３０ａ、３０ｂ、３０ｃ、３０ｄ、３２＿１、３２＿２、３２＿３、３２＿４、３２＿５の各々に対応する複数個のピン（すなわち、本実施の形態では９個のピン。図示しない）が設けられている。

パケット解析部６０は、信号線３０ａ及び信号線３０ｂに接続されている。パケット解析部６０は、信号線３０ａを介してＦＰＧＡ１２ｂから入力されたパケット９０の内容を解析して、セレクタ６２を制御する。なお、パケット解析部６０の動作の詳細については、後述する。

図３に示されるように、セレクタ６２は、信号線３２＿１から分岐された信号線３２＿１＿ａ、信号線３２＿２から分岐された信号線３２＿２＿ａ、信号線３２＿３から分岐された信号線３２＿３＿ａ、信号線３２＿４から分岐された信号線３２＿４＿ａ、及び信号線３２＿５から分岐された信号線３２＿５＿ａに接続されている。また、セレクタ６２は、信号線３２＿１＿ｃ、信号線３２＿２＿ｃ、信号線３２＿３＿ｃ、信号線３２＿４＿ｃ、及び信号線３２＿５＿ｃに接続されている。図示されるように、信号線３２＿１＿ｃは、信号線３２＿１から分岐された信号線３２＿１＿ｂに入力端子６８ａ＿ｉが接続された反転回路６８ａの出力端子６８ａ＿ｏに接続されている。また、信号線３２＿２＿ｃは、信号線３２＿２から分岐された信号線３２＿２＿ｂに入力端子６８ｂ＿ｉが接続された反転回路６８ｂの出力端子６８ｂ＿ｏに接続されている。また、信号線３２＿３＿ｃは、信号線３２＿３から分岐された信号線３２＿３＿ｂに入力端子６８ｃ＿ｉが接続された反転回路６８ｃの出力端子６８ｃ＿ｏに接続されている。また、信号線３２＿４＿ｃは、信号線３２＿４から分岐された信号線３２＿４＿ｂに入力端子６８ｄ＿ｉが接続された反転回路６８ｄの出力端子６８ｄ＿ｏに接続されている。また、信号線３２＿５＿ｃは、信号線３２＿５から分岐された信号線３２＿５＿ｂに入力端子６８ｅ＿ｉが接続された反転回路６８ｅの出力端子６８ｅ＿ｏに接続されている。

反転回路６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅの各々は、その入力端子６８ａ＿ｉ、６８ｂ＿ｉ、６８ｃ＿ｉ、６８ｄ＿ｉ、６８ｅ＿ｉに入力された信号を反転させて、出力端子６８ａ＿ｏ、６８ｂ＿ｏ、６８ｃ＿ｏ、６８ｄ＿ｏ、６８ｅ＿ｏから出力する。

第１のクロック生成部６４は、第１の周波数（例えば、周波数Ｘ）のクロック信号を生成して出力する。また、第２のクロック生成部６６は、第２の周波数（例えば、周波数Ｘ´）のクロック信号を生成して出力する。

また、セレクタ６２には、信号線７０＿１の一端が接続されており、その他端はモータドライバＩＣ１４ｂ＿１に接続されている。また、セレクタ６２には、信号線７０＿２、・・・、信号線７０＿Ｎの各々の一端が接続されており、それぞれの他端は、モータドライバＩＣ１４ｂ＿２、・・・、モータドライバＩＣ１４ｂ＿Ｎの各々に接続されている。

また、セレクタ６２には、信号線７２＿１の一端が接続されており、その他端はモータドライバＩＣ１４ｂ＿１に接続されている。また、セレクタ６２には、信号線７２＿２、・・・、信号線７２＿Ｎの各々の一端が接続されており、それぞれの他端は、モータドライバＩＣ１４ｂ＿２、・・・、モータドライバＩＣ１４ｂ＿Ｎの各々に接続されている。

また、セレクタ６２には、信号線７４＿１の一端が接続されており、その他端はフィルタ７６＿１の入力端子７６＿１＿ｉに接続されている。フィルタ７６＿１の出力端子７６＿１＿ｏは信号線７８＿１の一端に接続されており、その他端はモータドライバＩＣ１４ｂ＿１に接続されている。また、セレクタ６２には、信号線７４＿２、・・・、信号線７４＿Ｎの各々の一端が接続されており、それぞれの他端は、フィルタ７６＿２の入力端子７６＿２＿ｉ、・・・、フィルタ７６＿Ｎの入力端子７６＿Ｎ＿ｉに接続されている。フィルタ７６＿２の出力端子７６＿２＿ｏ、・・・、フィルタ７６＿Ｎの出力端子７６＿Ｎ＿ｏの各々は、信号線７８＿２の一端、・・・、信号線７８＿Ｎの一端に接続されており、それぞれの他端は、モータドライバＩＣ１４ｂ＿２、・・・、モータドライバＩＣ１４ｂ＿Ｎの各々に接続されている。

フィルタ７６＿１〜フィルタ７６＿Ｎの各々は、入力された信号のデューティ比に応じた電圧値を出力する。

また、セレクタ６２には、信号線８０＿１の一端が接続されており、その他端はファン駆動回路８２＿１の入力端子８２＿１＿ｉに接続されている。ファン駆動回路８２＿１の出力端子８２＿１＿ｏは信号線８４＿１の一端に接続されており、その他端はファン１８＿１に接続されている。また、セレクタ６２には、信号線８０＿２、・・・、信号線８０＿Ｋの各々の一端が接続されており、それぞれの他端は、ファン駆動回路８２＿２の入力端子８２＿２＿ｉ、・・・、ファン駆動回路８２＿Ｋの入力端子８２＿Ｋ＿ｉに接続されている。ファン駆動回路８２＿２の出力端子８２＿２＿ｏ、・・・、ファン駆動回路８２＿Ｋの出力端子８２＿Ｋ＿ｏの各々は、信号線８４＿２の一端、・・・、信号線８４＿Ｋの一端に接続されており、それぞれの他端は、ファン１８＿２、・・・、ファン１８＿Ｋの各々に接続されている。

ファン駆動回路８２＿１〜８２＿Ｋの各々は、入力された駆動信号のデューティ比に応じてファン１８＿１〜１８＿Ｋの各々の駆動を制御する。ファン駆動回路８２＿１〜８２＿Ｋの各々は、例えば、スイッチング機能を有するトランジスタを含んで構成される。

また、セレクタ６２には、信号線８６＿１の一端が接続されており、その他端はソレノイド駆動回路８８＿１の入力端子８８＿１＿ｉに接続されている。ソレノイド駆動回路８８＿１の出力端子８８＿１＿ｏは信号線９０＿１の一端に接続されており、その他端はソレノイド２０＿１に接続されている。また、セレクタ６２には、信号線８６＿２、・・・、信号線８６＿Ｍの各々の一端が接続されており、それぞれの他端は、ソレノイド駆動回路８８＿２の入力端子８８＿２＿ｉ、・・・、ソレノイド駆動回路８８＿Ｍの入力端子８８＿Ｍ＿ｉに接続されている。ソレノイド駆動回路８８＿２の出力端子８８＿２＿ｏ、・・・、ソレノイド駆動回路８８＿Ｍの出力端子８８＿Ｍ＿ｏの各々は、信号線９０＿２の一端、・・・、信号線９０＿Ｍの一端に接続されており、それぞれの他端は、ソレノイド２０＿２、・・・、ソレノイド２０＿Ｍの各々に接続されている。

ソレノイド駆動回路８８＿１〜８８＿Ｍの各々は、入力された駆動信号のデューティ比に応じてソレノイド２０＿１〜２０＿Ｍの各々の駆動を制御する。ソレノイド駆動回路８８＿１〜８８＿Ｍの各々は、例えば、スイッチング機能を有するトランジスタを含んで構成される。

次に、本実施の形態における画像形成装置１０の動作について説明する。

外部端末（図示せず）から画像情報がマスター基板１２のＣＰＵ１２ａに入力されると、ＣＰＵ１２ａは、図示しないプリンタエンジンに画像情報を出力する。これにより、プリンタエンジンによって、当該画像情報に基づいた画像が用紙に形成されて出力される。また、このときＣＰＵ１２ａは、モータ１６＿１〜１６＿Ｎ、ファン１８＿１〜１８＿Ｋ、及びソレノイド２０＿１〜２０Ｍの各々を画像形成のために駆動させる指示を、ＦＰＧＡ１２ｂに出力する。

ＦＰＧＡ１２ｂは、当該指示を受信すると、情報（データ）伝送用の同期信号（クロック）を生成して、生成した同期信号をピン２２ｂを介して信号線３０ｂに入力する。またＦＰＧＡ１２ｂは、図２に示すパケット９０を生成して、信号線３０ａを介して、パケット９０をシリアル伝送方式でスレーブ基板１４に伝送する。なお、パケット９０に含まれる各種情報を示す各値がＦＰＧＡ１２ｂによって設定されることにより、パケット９０が生成される。また、ＦＰＧＡ１２ｂは、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、９０％となる信号を生成して、この生成した信号をピン２４＿１を介して信号線３２＿１に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、８０％となる信号を生成して、この生成した信号をピン２４＿２を介して信号線３２＿２に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１００ｋＨｚ）でデューティ比が予め定められた値、例えば、７０％となる信号を生成して、この生成した信号をピン２４＿３を介して信号線３２＿３に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば１７ｋＨｚ）でデューティ比が予め定められた値、例えば、６０％となる信号を生成して、この生成した信号をピン２４＿４を介して信号線３２＿４に出力する。また、ＦＰＧＡ１２ｂは、例えば、予め定められた周波数（例えば２３ｋＨｚ）でデューティ比が予め定められた値、例えば、６５％となる信号を生成して、この生成した信号をピン２４＿５を介して信号線３２＿５に出力する。

ＦＰＧＡ１２ｂから信号線３０ａを介してパケット９０が、スレーブ基板１４のＣＰＬＤ１４ａのパケット解析部６０に入力される（パケット９０をパケット解析部６０が受信する）と、パケット解析部６０は、パケット９０の内容を解析して、セレクタ６２を制御する。より具体的には、パケット解析部６０は、パケット９０のＩＯビット４２に設定された値を解析して、モータ１６＿１〜１６＿Ｎの各々の駆動を制御するための情報（制御情報）、例えば、モータのＯＮ／ＯＦＦ、モータの回転方向、及びモータのモード等をモータ１６＿１〜１６＿Ｎの各々毎に取得する。また、パケット解析部６０は、Ｎ個のモータ選択ビット４４の各々に設定された値を解析して、モータ１６＿１〜１６＿Ｎのうち、駆動させるモータを特定する。また、パケット解析部６０は、Ｎ個のモータＰＷＭ選択ビット４６の各々に設定された値を解析して、駆動させるモータ毎に、複数種類（例えば、デューティ比が９０％、８０％、７０％、３０％、２０％、１０％の６種類）の信号の中から何れの信号を選択するかを特定する。また、パケット解析部６０は、Ｋ個のファン選択ビット４８の各々に設定された値を解析して、ファン１８＿１〜１８＿Ｋのうち、駆動させるファンを特定する。また、パケット解析部６０は、Ｋ個のファンＰＷＭ選択ビット５０の各々に設定された値を解析して、駆動させるファン毎に、複数種類（例えば、デューティ比が６０％、４０％の２種類）の駆動信号の中から何れの駆動信号を選択するかを特定する。また、パケット解析部６０は、Ｍ個のソレノイド選択ビット５２の各々に設定された値を解析して、ソレノイド２０＿１〜ソレノイド２０＿Ｍのうち、駆動させるソレノイドを特定する。また、パケット解析部６０は、Ｍ個のソレノイドＰＷＭ選択ビット５４の各々に設定された値を解析して、駆動させるソレノイド毎に、複数種類（例えば、デューティ比が６５％、３５％の２種類）の駆動信号の中から何れの駆動信号を選択するかを特定する。また、パケット解析部６０は、Ｎ個のクロック選択ビット５６の各々に設定された値を解析して、駆動させるモータ毎に、モータの回転数を示す複数種類の周波数のクロック信号（例えば、周波数Ｘのクロック信号及び周波数Ｘ´のクロック信号）の中から何れのクロック信号を選択するかを特定する。

そして、パケット解析部６０は、駆動させるモータとして特定されたモータ１６＿Ｅ（０≦Ｅ≦Ｎ）毎に、取得された制御情報（例えば、モータ１６＿ＥのＯＮ／ＯＦＦ、モータ１６＿Ｅの回転方向、及びモータ１６＿Ｅのモード等）が、上記特定されたモータ１６＿Ｅに対応する信号線７０＿Ｅに出力されるように、セレクタ６２による出力する信号の選択を制御する。また、パケット解析部６０は、駆動させるモータとして特定されたモータ１６＿Ｅ毎に、特定されたクロック信号が、上記特定されたモータ１６＿Ｅに対応する信号線７２＿Ｅに出力されるように、セレクタ６２による出力する信号の選択を制御する。また、パケット解析部６０は、駆動させるモータとして特定されたモータ１６＿Ｅ毎に、特定されたデューティ比の信号が、上記特定されたモータ１６＿Ｅに対応する信号線７４＿Ｅに出力されるように、セレクタ６２による出力する信号の選択を制御する。これにより、駆動させるモータとして特定されたモータに対応するモータドライバＩＣ１４（すなわち、駆動させるモータとして特定されたモータを駆動させるためのモータドライバＩＣ１４）に、制御情報及びクロック信号が入力されると共に、フィルタ７６＿Ｅによって、信号線７４＿Ｅに入力された信号のデューティ比に応じた電圧値が入力される。モータドライバＩＣ１４＿Ｅ（０≦Ｅ≦Ｎ）は、制御情報、クロック信号、及び電圧値が入力されると、電圧値に応じた電流値の電流がモータ１６＿Ｅに供給されるように制御すると共に、制御情報及びクロック信号に応じてモータ１６＿Ｅの駆動を制御する。

また、パケット解析部６０は、ファン選択ビット４８に基づいて駆動させるファンとして特定されたファン１８＿Ｅ´（０≦Ｅ´≦Ｋ）毎に、ファンＰＷＭ選択ビット５０に基づいて特定された駆動信号が、上記特定されたファン１８＿Ｅ´に対応する信号線８０＿Ｅ´に出力されるように、セレクタ６２による出力する駆動信号の選択を制御する。これにより、駆動させるファンとして特定されたファン１８＿Ｅ´に対応するファン駆動回路８２＿Ｅ´に、駆動信号が入力され、ファン駆動回路８２＿Ｅ´は、入力された駆動信号のデューティ比に応じてファン１８＿Ｅ´の駆動を制御する。

また、パケット解析部６０は、ソレノイド選択ビット５２に基づいて駆動させるソレノイドとして特定されたソレノイド２０＿Ｅ´´（０≦Ｅ´´≦Ｍ）毎に、ソレノイドＰＷＭ選択ビット５４に基づいて特定された駆動信号が、上記特定されたソレノイド２０＿Ｅ´´に対応する信号線８６＿Ｅ´´に出力されるように、セレクタ６２による出力する駆動信号の選択を制御する。これにより、駆動させるソレノイドとして特定されたソレノイド２０＿Ｅ´´に対応するソレノイド駆動回路８８＿Ｅ´´に、駆動信号が入力され、ソレノイド駆動回路８８＿Ｅ´´は、入力された駆動信号のデューティ比に応じてソレノイド２０＿Ｅ´´の駆動を制御する。

以上、説明したように、本実施の形態の電子機器としての画像形成装置１０は、複数のモータ１６＿１〜１６＿Ｎの各々に供給する電流の各電流値に対応する各デューティ比の信号を生成して出力すると共に、複数のモータ１６＿１〜１６＿Ｎの各々に供給する電流の電流値に対応する信号を選択するための選択情報（モータＰＷＭ選択ビット４６が示す値）、及び複数のモータ１６＿１〜１６＿Ｎの各々の駆動を制御するための制御情報としてのＩＯビット４２等をシリアル伝送方式で伝送する主制御部としてのマスター基板１２と、マスター基板１２から伝送された選択情報に基づいて、各モータ１６毎にマスター基板１２から出力された信号（各電流値に対応する各デューティ比の信号）を選択し、選択された信号に対応する電流値の電流が各モータ１６に供給されるように制御すると共に、マスター基板１２から伝送された制御情報に応じて各モータ１６の駆動を制御する駆動制御部としてのスレーブ基板１４とを含んで構成されている。

また、本実施の形態の画像形成装置１０は、複数のファン１８＿１〜１８＿Ｋの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、複数のファン１８＿１〜１８＿Ｋの各々を駆動させるための各駆動信号を選択するための選択情報（ファンＰＷＭ選択ビット５０が示す値）をシリアル伝送方式で伝送する主制御部としてのマスター基板１２と、マスター基板１２から伝送された選択情報に基づいて、各ファン１８毎にマスター基板１２から出力された駆動信号を選択し、選択された駆動信号に応じて各ファン１８の駆動を制御する駆動制御部としてのスレーブ基板１４とを含んで構成されている。

また、本実施の形態の画像形成装置１０は、複数のソレノイド２０＿１〜２０＿Ｍの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、複数のソレノイド２０＿１〜２０＿Ｍの各々を駆動させるための各駆動信号を選択するための選択情報（ソレノイドＰＷＭ選択ビット５４が示す値）をシリアル伝送方式で伝送する主制御部としてのマスター基板１２と、マスター基板１２から伝送された選択情報に基づいて、各ソレノイド２０毎にマスター基板１２から出力された駆動信号を選択し、選択された駆動信号に応じて各ソレノイド２０の駆動を制御する駆動制御部としてのスレーブ基板１４とを含んで構成されている。

本実施の形態における画像形成装置の概略構成図である。本実施形態のパケットの模式図である。本実施の形態のスレーブ基板を説明するための図である。

符号の説明

１０画像形成装置
１２マスター基板
１２ａＣＰＵ
１２ｂＦＰＧＡ
１４スレーブ基板
１４ａＣＰＬＤ
１４ｂモータドライバＩＣ
１６モータ
１８ファン
２０ソレノイド
８２ファン駆動回路
８８ソレノイド駆動回路

Claims

複数のモータの各々に供給する電流の各電流値に対応する各デューティ比の信号を生成して出力すると共に、前記複数のモータの各々に供給する電流の電流値に対応する前記信号を選択するための選択情報、及び前記複数のモータの各々の駆動を制御するための制御情報をシリアル伝送方式で伝送する主制御部と、
前記主制御部から伝送された前記選択情報に基づいて、各モータ毎に前記主制御部から出力された前記信号を選択し、選択された信号に対応する電流値の電流が各モータに供給されるように制御すると共に、前記主制御部から伝送された制御情報に応じて各モータの駆動を制御する駆動制御部と、
を含む電子機器。
前記駆動制御部は、
前記主制御部から出力された信号の各々を反転させる反転回路を備え、前記反転回路によって反転された信号及び前記主制御部から出力された信号から、前記主制御部から伝送された前記選択情報に基づいて、各モータ毎に信号を選択する請求項１記載の電子機器。
複数のファンの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、前記複数のファンの各々を駆動させるための各駆動信号を選択するための選択情報をシリアル伝送方式で伝送する主制御部と、
前記主制御部から伝送された前記選択情報に基づいて、各ファン毎に前記主制御部から出力された前記駆動信号を選択し、選択された駆動信号に応じて各ファンの駆動を制御する駆動制御部と、
を含む電子機器。
複数のソレノイドの各々を駆動させるための各デューティ比の各駆動信号を生成して出力すると共に、前記複数のソレノイドの各々を駆動させるための各駆動信号を選択するための選択情報をシリアル伝送方式で伝送する主制御部と、
前記主制御部から伝送された前記選択情報に基づいて、各ソレノイド毎に前記主制御部から出力された前記駆動信号を選択し、選択された駆動信号に応じて各ソレノイドの駆動を制御する駆動制御部と、
を含む電子機器。
前記駆動制御部は、
前記主制御部から出力された駆動信号の各々を反転させる反転回路を備え、前記反転回路によって反転された駆動信号及び前記主制御部から出力された駆動信号から、前記主制御部から伝送された前記選択情報に基づいて、駆動信号を選択する請求項３または請求項４記載の電子機器。