JP4507777B2 - 電源制御装置 - Google Patents

Description

本発明は、例えば、液晶表示部材等の各種装置を駆動するための電力を供給する電源制御装置に関する。

特許文献１及び２には、複数のサブ基板のそれぞれに実装したデバイスに対してメイン基板のクロックジェネレータからクロック信号を出力する装置が記載されている。

これらの装置では、メイン基板と複数のサブ基板とを有し、メイン基板には各サブ基板に供給されるクロックを発生するクロックジェネレータが設けられ、各サブ基板には、デバイスを作動させる電源が設けられている。クロックジェネレータは電源によってオンされたときに、内部のプルアップ抵抗と外部のプルダウン抵抗の有無により初期モードを決定する手段を有している。

このようなシステムにおいて、デバイスには、図４に示す入力バッファの保護回路が設けられている。そして、クロック供給先のデバイス側の電源と、クロックジェネレータ側の電源とが異なっており、クロックジェネレータの電源が先にオンとなり、次に、サブ基板のデバイスの電源がオンとなる場合、デバイス側には上述した保護回路が設けられているため、デバイスの電源がオンとなっていない状態では、ＧＮＤと同じとなり、入力端から電源方向に電流が流れる。その結果、ＰＵＬＬ ＤＯＷＮされているのと同じになるため、クロックジェネレータの電源ＯＮ時の共有ピン設定がＬＯＷとなり、ＨＩＧＨにしたい場合には誤設定となる問題を有している。

また、クロック供給先のデバイスに電源が入る前に、デバイスの入力端子にＨＩＧＨレベルの信号が印加された場合には、デバイスが破壊される問題も有している。
特開２０００−１０５５６６号公報 特開２００１−５５３９号公報

本発明は、メイン基板側のクロックジェネレータの初期誤設定を防止すると共に、サブ基板側のデバイスに電源が入る前に、ＨＩＧＨレベルの信号が印加されることを防止してデバイスの破壊を防止することが可能な電源制御装置を提供することを目的とする。

請求項１記載の発明の電源制御装置は、所定の電圧を供給する第１の電源と、該第１の電源のオン、オフを監視する第１の監視手段と、所定の周波数のクロック信号を入力するデバイスと、をそれぞれ備えた第１の複数の基板と、所定の電圧を供給する第２の電源と、該第２の電源のオン、オフを監視する第２の監視手段と、前記それぞれのデバイスとを接続線により接続し、該接続線に接続された所定の値のプルアップ抵抗及びプルダウン抵抗の値に応じて前記クロック信号の周波数を変更して前記第１の複数の基板のそれぞれのデバイスに出力するクロック発生手段と、前記第１の監視手段から出力されるそれぞれの監視信号を入力する制御手段と、を備えた第２の基板と、を備え、前記制御手段は、前記クロック発生手段から出力される前記所定の周波数のクロック信号の出力を、前記第１の複数の基板からの前記それぞれの監視信号の全てのアサートが検出されたとき、前記クロック発生手段及び前記プルアップ抵抗に接続された前記第２の電源を駆動して該プルアップ抵抗の値により制御する一方、前記第１の複数の基板からの前記それぞれの監視信号のいずれかひとつがアサート未検出の間は、前記プルダウン抵抗の値により制御することを特徴とする。

請求項２記載の発明は、請求項１に記載の電源制御装置であって、前記制御手段と前記プルダウン抵抗との間にスイッチ回路を備えたことを特徴とする。

請求項３記載の発明は、請求項１又は２に記載の電源制御装置であって、前記第１の複数の基板と第２の基板とを接続する接続線は、相互にデータ転送可能なバスによって構成されることを特徴とする。

本発明によれば、全てのサブ基板の監視手段からそれぞれの電源のオン信号が入力されたとき、制御手段がクロックジェネレータの電源をオンとするため、クロックジェネレータの初期誤設定を防止することができる。また、サブ基板のデバイスに電源が入る前に、クロックジェネレータからＨＩＧＨレベルの信号がデバイスに印加されることを防止するため、デバイスの破壊を防止することができる。

図１は、本発明の一実施形態における回路図を示す。この実施の形態では、一のメイン基板１に対し３つのサブ基板Ａ、Ｂ、Ｃが対応している。

メイン基板１にはクロックジェネレータ２が設けられていると共に、クロックジェネレータ２の電源としてのレギュレータＲＥＧ＿Ｍが設けられている。クロックジェネレータ２は、ＲＥＧ＿Ｍから電圧ＶＤＤ＿Ｍが印加されることにより駆動し、クロック信号を出力する。

サブ基板Ａ，Ｂ，Ｃのそれぞれには、クロックジェネレータ２からのクロック信号を受信するデバイスＡ，Ｂ，Ｃが設けられている。クロックジェネレータ２はデバイスＡ，Ｂ，Ｃのそれぞれに対し、クロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃを出力するものである。さらに、各サブ基板Ａ，Ｂ，Ｃのそれぞれには、デバイスＡ，Ｂ，Ｃに電圧ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃを印加する電源としてのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃが搭載されている。

それぞれのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿ＣにおけるＯＮ／ＯＦＦ制御端子には、メイン基板１上に設けた制御手段としてのＡＳＩＣから制御信号ＰＯＮ＿Ａ、ＰＯＮ＿Ｂ、ＰＯＮ＿Ｃが出力される。さらに、レギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿ＣからデバイスＡ，Ｂ，Ｃに印加される電圧ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃを監視する監視手段としてのＲＥＳＥＴ ＩＣ３，４，５がサブ基板Ａ，Ｂ，Ｃに設けられている。ＲＥＳＥＴ ＩＣ３，４，５としては、ＩＣが使用されている。各サブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ ＩＣ３，４，５からメイン基板１のＡＳＩＣに対し、監視信号ＶＤＥＴ＿Ａ、ＶＤＥＴ＿Ｂ、ＶＤＥＴ＿Ｃが出力される。

また、メイン基板１には、レギュレータＲＥＧ＿Ｍの監視手段としてのＲＥＳＥＴ ＩＣ６が設けられている。ＲＥＳＥＴ ＩＣ６としてもＩＣが使用されるものであり、このＲＥＳＥＴ ＩＣ６はＡＳＩＣに対し監視信号ＶＤＥＴ＿Ｍを出力する。レギュレータＲＥＧ＿ＭのＯＮ／ＯＦＦ制御端子には、ＡＳＩＣから制御信号ＰＯＮ＿Ｍが入力される。

メイン基板１のクロックジェネレータ２の内部には、各クロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃに対応したプルアップ抵抗７が設けられている。各プルアップ抵抗７はクロックジェネレータ２の電源であるレギュレータＲＥＧ＿Ｍに接続されており、１２０ｋΩの抵抗となっている。

クロックジェネレータ２の電源投入時には、クロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃはそれぞれ入力端子として機能してモードが設定される。モードの内容として代表的なのは出力クロック周波数である。この実施の形態において、クロックジェネレータ２の外部のＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃ端子に接続される各ラインには、１０ｋΩ程度のプルダウン抵抗８がそれぞれ接続されており、この場合、クロックジェネレータ２のモード設定はＬＯＷとなる。プルダウン抵抗８を設けない場合には、モード設定がＨＩＧＨとなる。

以下に、クロック信号に対するモード設定例を示す。
ＣＬＫ＿Ａ ＣＬＫ＿Ｂ ＣＬＫ＿Ｃ
０ ０ ０ …… １００ＭＨｚ
０ ０ １ …… １１０ＭＨｚ
０ １ ０ …… １２０ＭＨｚ
０ １ １ …… １３０ＭＨｚ
１ ０ ０ …… １４０ＭＨｚ

次に、この実施の形態の作動について説明する。
メイン基板１のＡＳＩＣは、まず制御信号ＰＯＮ＿Ａ、ＰＯＮ＿Ｂ、ＰＯＮ＿Ｃをアサートし、サブ基板Ａ，Ｂ，ＣのＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃを駆動して電源を発生させる。各サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃに電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃが印加される。各サブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ ＩＣ３，４，５はそれぞれの電源を監視し、電源が規定電圧に達すると監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがメイン基板１のＡＳＩＣにアサートされる。

メイン基板１のＡＳＩＣが全ての監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがアサートされたことを確認したとき、ＡＳＩＣは制御信号ＰＯＮ＿ＭをレギュレータＲＥＧ＿Ｍにアサートする。これにより、レギュレータＲＥＧ＿Ｍが電源を発生させＶＤＤ＿Ｍがクロックジェネレータ２に印加されるため、クロックジェネレータ２がクロック信号を出力する。このとき、クロックジェネレータ２の内部のプルアップ抵抗７と外部のプルダウン抵抗８の有無により動作モードを決定し周波数などのモードが決定する。

このような実施の形態では、全てのサブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ ＩＣ３，４，５から監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがメイン基板１のＡＳＩＣにアサートしたときに、ＡＳＩＣが制御信号ＰＯＮ＿ＭをレギュレータＲＥＧ＿ＭにアサートしてレギュレータＲＥＧ＿Ｍがオンとなるため、クロックジェネレータ２の初期誤設定を防止することができる。

また、サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃに電源が入る前に、クロックジェネレータ２からＨＩＧＨレベルの信号がデバイスＡ，Ｂ，Ｃに印加されることを防止できるため、デバイスの破壊を防止することができる。

図２は、本発明の別の実施形態を示し、図１に示す実施の形態と同一の部材には同一の符号を付して対応させてある。

この実施の形態では、サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃがバス１１によって接続されることにより、デバイスＡ，Ｂ，Ｃ相互のデータ転送が可能となっている。また、メイン基板１には、クロックジェネレータとしてのデバイスＭが実装されている。

さらに、メイン基板１には、抵抗回路１２が設けられている。抵抗回路１２は、バス１１に接続される抵抗１３と、この抵抗１３に対して電圧ＶＤＤ＿ＰＵＰを印加する抵抗側電源であるレギュレータＲＥＧ＿Ｍ２とを備えている。

この実施の形態において、メイン基板１のＡＳＩＣは、全てのサブ基板Ａ，Ｂ，ＣのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃが駆動したことを監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃによって検出する。この検出の後、制御信号ＰＯＮ＿ＰＵＰをＲＥＧ＿Ｍ２にアサートしてＲＥＧ＿Ｍ２を起動し、抵抗１３に電圧ＶＤＤ＿ＰＵＰを印加する。

このような実施の形態では、デバイスＡ、Ｂ，Ｃがバス１１によって接続されたシステムであっても電源の投入及び電源の切断が安全且つ確実に行うことができるため、省エネに寄与することができる。また、電源の投入及び切断を確実に行うため、デバイスの入力端に０ボルト以上の電位を印加したり、中間電位を印加することがなく、デバイスの破壊をさらに確実に防止することができる。

図３は、請求項３に対応した別の実施の形態を示す。この実施の形態では、図２の構成に加えて、スイッチ回路（ＳＷ１）２１をメイン基板１に設けるものである。スイッチ回路２１はバス１１のプルアップ抵抗１３とプルダウンをＥＮＡＢＬＥにするスイッチであり、電圧ＶＤＤ＿ＰＵＰが印加されていないときに、ｐｄ＿ｅｎ信号がイネーブルになるように制御を行う。

このような実施の形態では、スイッチ回路２１が抵抗回路１２をオンするため、貫通電流防止回路を設けなくても電源を安全に投入することができ、誤作動のないバスシステムとすることができる。

本発明の一実施形態を示す回路図である。 本発明の別の実施形態を示す回路図である。 本発明のさらに別の実施形態を示す回路図である。 入力バッファの保護回路図である。

符号の説明

１ メイン基板
２ クロックジェネレータ
３、４、５、６ 監視手段（ＲＥＳＥＴ ＩＣ）
１２ 抵抗回路

Claims (3)

1. 所定の電圧を供給する第１の電源と、該第１の電源のオン、オフを監視する第１の監視手段と、所定の周波数のクロック信号を入力するデバイスと、をそれぞれ備えた第１の複数の基板と、
   所定の電圧を供給する第２の電源と、該第２の電源のオン、オフを監視する第２の監視手段と、前記それぞれのデバイスとを接続線により接続し、該接続線に接続された所定の値のプルアップ抵抗及びプルダウン抵抗の値に応じて前記クロック信号の周波数を変更して前記第１の複数の基板のそれぞれのデバイスに出力するクロック発生手段と、前記第１の監視手段から出力されるそれぞれの監視信号を入力する制御手段と、を備えた第２の基板と、
   を備え、
   前記制御手段は、前記クロック発生手段から出力される前記所定の周波数のクロック信号の出力を、前記第１の複数の基板からの前記それぞれの監視信号の全てのアサートが検出されたとき、前記クロック発生手段及び前記プルアップ抵抗に接続された前記第２の電源を駆動して該プルアップ抵抗の値により制御する一方、前記第１の複数の基板からの前記それぞれの監視信号のいずれかひとつがアサート未検出の間は、前記プルダウン抵抗の値により制御することを特徴とする電源制御装置。
2. 前記制御手段と前記プルダウン抵抗との間にスイッチ回路を備えたことを特徴とする請求項１に記載の電源制御装置。
3. 前記第１の複数の基板と第２の基板とを接続する接続線は、相互にデータ転送可能なバスによって構成されることを特徴とする請求項１又は２に記載の電源制御装置。

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