JP5906822B2 - パルス幅変調信号出力装置 - Google Patents

Description

本発明は、パルス幅変調信号出力装置に関し、特に、周期の異なる２つのクロック信号を用いる装置に関する。

ハイブリッド自動車、電気自動車、電気機関車等の電動車両や、産業用工作機械、産業用ロボット、昇降機等の動力機械には、直流電圧の大きさを変換するＤＣ／ＤＣコンバータが用いられる。ＤＣ／ＤＣコンバータは、直流電圧源から与えられた電圧を昇圧または降圧し、電動車両、動力機械等を制御する。ＤＣ／ＤＣコンバータには、電流のスイッチングによってインダクタに誘導起電力を発生させ、その誘導起電力に応じた直流電圧を出力するものがある。ＤＣ／ＤＣコンバータは、制御装置から出力されたパルス幅変調信号に応じて電流のスイッチングを行う。ＤＣ／ＤＣコンバータの出力電圧の大きさは、パルス幅変調信号のパルス幅に応じて制御される。

以下の非特許文献１には、ＤＣ／ＤＣコンバータにパルス幅変調信号を出力する制御装置として、デジタルコントローラが記載されている。このデジタルコントローラは、周期が異なる２つのクロック信号を用い、一方のクロック信号の１つのパルスの立ち上がり時間と、他方のクロック信号の１つのパルスの立ち上がり時間との差をパルス幅とするパルス幅変調信号を出力する。すなわち、このデジタルコントローラは、第１のクロック信号の複数のパルスのうちパルス幅変調信号の立ち上がり時間を規定するパルスと、第２のクロック信号の複数のパルスのうちパルス幅変調信号の立ち下がり時間を規定するパルスとを、パルス幅の指定に基づいて選択する。そして、各クロック信号から選択されたパルスに基づくパルス幅変調信号を出力する。デジタルコントローラは、各クロック信号から選択されるパルスを変更することで、パルス幅の制御を行う。

Yang Qui et al.,"Proposed DPWM Scheme with Improved Resolution for Switching Power Converters",IEEE APEC,pp.1588-1593,2007

パルス幅変調信号をＤＣ／ＤＣコンバータの制御に用いる場合、ＤＣ／ＤＣコンバータの出力電圧に含まれるリプル成分の低減、負荷変動に対する出力電圧の追従性の向上等の性能向上のためには、パルス幅変調信号の周期が短いことが好ましい。非特許文献１に記載されているようなデジタルコントローラでは、パルス幅変調信号の周期は２つのクロック信号の周期に基づいて定まる。したがって、ＤＣ／ＤＣコンバータの性能を向上させるためには、クロック信号の周期を短くし、パルス幅変調信号の周期を短くすればよい。しかし、クロック信号の周期を短くすると、その発生回路の設計および製造が困難となることがある。

本発明は、パルス幅変調信号出力装置が出力するパルス幅変調信号の周期を短くすることを目的とする。

本発明は、第１クロック信号、および、当該第１クロック信号の周期よりも周期が長い第２クロック信号を出力するクロック発生部と、前記第１クロック信号のパルスをカウントする第１カウンタと、前記第２クロック信号のパルスをカウントする第２カウンタと、前記第１カウンタのカウント値が変化する複数の第１変化タイミングのうちのいずれかと、前記第２カウンタのカウント値が変化する複数の第２変化タイミングのうちのいずれかと、に基づいて、立ち上がりおよび立ち下がりのタイミングが規定されたパルス幅変調信号を出力する信号出力部と、前記信号出力部を制御して、パルス幅指定情報に応じたパルス幅を有するパルス幅変調信号を前記信号出力部に出力させるパルス制御部と、を備え、第１変化タイミングと第２変化タイミングとが揃う時間から、次に第１変化タイミングと第２変化タイミングとが揃う時間までの最小公倍数時間帯の前半時間帯および後半時間帯のそれぞれにおいて、複数の前方パルス時間帯および複数の後方パルス時間帯が異なる時間長で規定されており、前記前半時間帯における各前方パルス時間帯は、第１変化タイミングから、その第１変化タイミングの前の対応する第２変化タイミングまで遡った時間帯、若しくは、第１変化タイミングから前記前半時間帯の先端まで遡った時間帯と、前記前半時間帯の後端から、その第１変化タイミングに対応する第２変化タイミングまで遡った時間帯とを併せた時間帯であり、前記前半時間帯における各後方パルス時間帯は、第１変化タイミングから、その第１変化タイミングの後の対応する第２変化タイミングでの時間帯、若しくは、第１変化タイミングから前記前半時間帯の後端までの時間帯と、前記前半時間帯の先端から、その第１変化タイミングに対応する第２変化タイミングまでの時間帯とを併せた時間帯であり、前記後半時間帯における各前方パルス時間帯は、第１変化タイミングから、その第１変化タイミングの前の対応する第２変化タイミングまで遡った時間帯、若しくは、第１変化タイミングから前記後半時間帯の先端まで遡った時間帯と、前記後半時間帯の後端から、その第１変化タイミングに対応する第２変化タイミングまで遡った時間帯とを併せた時間帯であり、前記後半時間帯における各後方パルス時間帯は、第１変化タイミングから、その第１変化タイミングの後の対応する第２変化タイミングまでの時間帯、若しくは、第１変化タイミングから前記後半時間帯の後端までの時間帯と、前記後半時間帯の先端から、その第１変化タイミングに対応する第２変化タイミングまでの時間帯とを併せた時間帯であり、前記パルス制御部は、前記パルス幅指定情報に基づき、前記前半時間帯における複数の後方パルス時間帯および複数の前方パルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を前記前半時間帯に出力し、前記後半時間帯における複数の後方パルス時間帯および複数の前方パルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を前記後半時間帯に出力するよう前記信号出力部を制御する、ことを特徴とする。

また、本発明に係るパルス幅変調信号出力装置は、望ましくは、前記信号出力部は、前記第１カウンタのカウント値が第１参照値である時に第１パルスを出力する第１変化点検出部と、前記第２カウンタのカウント値が第２参照値である時に第２パルスを出力する第２変化点検出部と、前記第１パルスまたは前記第２パルスに基づいて立ち上がり時間が規定され、前記第２パルスまたは前記第１パルスに基づいて立ち下がり時間が規定された信号を生成し、その信号の論理値を反転させるか否かを示す論理制御情報に基づいてパルス幅変調信号を生成して出力するパルス幅変調信号出力部と、を備え、前記パルス制御部は、前記パルス幅指定情報に基づいて、前記第１参照値、前記第２参照値、および、前記論理制御情報を生成し、前記信号出力部に出力する。また、本発明は、第１クロック信号、および、当該第１クロック信号の周期よりも周期が長い第２クロック信号を出力するクロック発生部と、前記第１クロック信号のパルスをカウントする第１カウンタと、前記第２クロック信号のパルスをカウントする第２カウンタと、前記第１カウンタのカウント値が変化する複数の第１変化タイミングのうちのいずれかと、前記第２カウンタのカウント値が変化する複数の第２変化タイミングのうちのいずれかと、に基づいて、立ち上がりおよび立ち下がりのタイミングが規定されたパルス幅変調信号を出力する信号出力部と、前記信号出力部を制御して、パルス幅指定情報に応じたパルス幅を有するパルス幅変調信号を前記信号出力部に出力させるパルス制御部と、を備え、 第１変化タイミングと第２変化タイミングとが揃う時間から、次に第１変化タイミングと第２変化タイミングとが揃う時間までの最小公倍数時間帯において、複数のパルス時間帯が異なる時間長で規定されており、前記パルス制御部は、前記パルス幅指定情報に基づき、前記複数のパルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を出力するよう前記信号出力部を制御し、前記信号出力部は、前記第１カウンタのカウント値が第１参照値である時に第１パルスを出力する第１変化点検出部と、前記第２カウンタのカウント値が第２参照値である時に第２パルスを出力する第２変化点検出部と、前記第１パルスまたは前記第２パルスに基づいて立ち上がり時間が規定され、前記第２パルスまたは前記第１パルスに基づいて立ち下がり時間が規定された信号を生成し、その信号の論理値を反転させるか否かを示す論理制御情報に基づいてパルス幅変調信号を生成して出力するパルス幅変調信号出力部と、を備えることを特徴とする。

また、本発明に係るパルス幅変調信号出力装置は、望ましくは、前記パルス幅指定情報は正の整数Ｋで表され、前記第１クロック信号の周期と前記第２クロック信号の周期との差異を単位時間として、当該単位時間のＫ倍をパルス幅変調信号のパルス幅として指定する情報であり、前記最小公倍数時間帯は、Ｍを正の奇数として、前記第２クロック信号の周期の（Ｍ＋１）倍、かつ、前記第１クロック信号の周期のＭ倍であり、前記パルス制御部は、
［Ｋ ｍｏｄ Ｍ＋１］、［Ｋ ｍｏｄ Ｍ］、［Ｍ−Ｋ ｍｏｄ Ｍ］、および、［Ｍ＋１−Ｋ ｍｏｄ Ｍ＋１］の各演算結果を出力するモジュロ演算部と、前記パルス幅指定情報、および、前記モジュロ演算部の演算結果に基づいて、前記第１参照値、前記第２参照値、および、前記論理制御情報を生成する制御状態設定部と、を備え、前記パルス幅変調信号出力部は、前記第１パルス、前記第２パルス、および前記論理制御情報の他、前記最小公倍数時間帯の後半の開始タイミングを示す挿入パルスに基づいてパルス幅変調信号を生成して出力し、前記信号出力部は、前記第１カウンタのカウント値が（Ｍ＋１）／２であるとき、に前記挿入パルスを前記パルス幅変調信号出力部に出力する中間点検出部、を備える。

また、本発明に係るパルス幅変調信号出力装置は、望ましくは、前記パルス幅変調信号出力部は、前記第１パルス、前記第２パルス、または、前記挿入パルスに基づいて、セットまたはリセットされるフリップフロップと、前記論理制御情報に基づいて前記フリップフロップの出力信号の論理値を設定し、論理値が設定された前記フリップフリップの出力信号をパルス幅変調信号として出力する論理設定部と、を備える。

本発明によれば、パルス幅変調信号出力装置が出力するパルス幅変調信号の周期を短くすることができる。

パルス幅変調信号出力装置の構成を示す図である。 各クロック信号、各カウント値、および、パルス時間帯を示す図である。 各カウント値、および、パルス時間帯を示す図である。 前半時間帯ＴＳ（０）において採用されるパルス時間帯を示す図である。 後半時間帯ＴＳ（１）において採用されるパルス時間帯を示す図である。 半周期型パルス幅変調信号出力装置の構成を示す図である。 クロック発生器の構成を示す図である。 タイミング生成部の構成を示す図である。 モジュロ演算部の構成を示す図である。 制御状態設定部が実行する処理を示すフローチャートである。 制御状態設定部が実行する処理を示すフローチャートである。 制御状態設定部が実行する処理を示すフローチャートである。 半周期型パルス幅変調信号出力装置のタイミングチャートである。

（１）基本的なパルス幅変調信号出力装置
図１には、パルス幅変調信号出力装置の構成が示されている。パルス幅変調信号出力装置は、クロック発生器１０、第１カウンタ１２、第２カウンタ１４、信号出力部１６、および、パルス制御部１８を備える。各構成要素はデジタル回路によって構成されている。以下の説明では、デジタル値を「１」および「０」によって表すが、実際のデジタル値は、所定のハイ電圧ＶＨおよびロー電圧ＶＬによって表されるものであってもよい。

クロック発生器１０は、第１クロック信号ＣＬＫ１、および第２クロック信号ＣＬＫ２を生成する。クロック発生器１０は、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を、それぞれ、第１カウンタ１２および第２カウンタ１４に出力する。ここで、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２は、各周期の初めに矩形のパルスが現れるクロック信号である。また、第２クロック信号ＣＬＫ２の周期は、第１クロック信号ＣＬＫ１の周期よりも時間Δだけ長い。

第１カウンタ１２は、第１クロック信号ＣＬＫ１のパルスをカウントし、そのカウント値である第１カウント値ＣＴ１を信号出力部１６に出力する。第１カウンタ１２のカウントは０〜Ｍ（正の奇数）の範囲で行われる。０、１、２、・・・・と第１カウント値ＣＴ１が増加し、最大カウント数Ｍに達した後は、第１カウント値ＣＴ１は０に戻る。

第２カウンタ１４は、第２クロック信号ＣＬＫ２のパルスをカウントし、そのカウント値である第２カウント値ＣＴ２を信号出力部１６に出力する。第２カウンタ１４のカウントは０〜Ｍ−１の範囲で行われる。０、１、２、・・・・と第２カウント値ＣＴ２が増加し、Ｍ−１に達した後は、第２カウント値ＣＴ２は０に戻る。

図２には、Ｍ＝７の場合について、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の時間波形と、第１カウント値ＣＴ１および第２カウント値ＣＴ２の時間変化が示されている。さらに、各カウント値の時間変化の下方には、パルス幅変調信号におけるパルス幅を規定するための各パルス時間帯Ｗが太線を以て示されている。

この例では、第１クロック信号ＣＬＫ１の周期Ｔ１は７Δであり、第２クロック信号ＣＬＫ２の周期Ｔ２は８Δである。図２には、時間Δの間隔で破線の縦線が描かれている。第１クロック信号ＣＬＫ１のパルスの立ち上がりタイミングと、第２クロック信号ＣＬＫ２のパルスの立ち上がりタイミングが一致した時から、次にこれらの立ち上がりタイミングが一致するまでの時間帯ＴＬＣＭは、時間ΔにＭおよびＭ＋１の最小公倍数を乗じた５６Δである。

第１カウント値ＣＴ１を示す長方形の区切り内に示された整数は、長方形で示される時間帯において第１カウント値ＣＴ１が有する値を示す。第２カウント値ＣＴ２を示す長方形の区切り内に示された整数は、長方形で示される時間帯において第２カウント値ＣＴ２が有する値を示す。第１カウント値ＣＴ１は、第１クロック信号ＣＬＫ１の１周期の間その値が維持される。第１カウント値ＣＴ１は、０から７まで増加して、７の次は０となる。第２カウント値ＣＴ２は、第２クロック信号ＣＬＫ２の１周期の間その値が維持される。第２カウント値ＣＴ２は、０から６まで増加して、６の次は０となる。

以下の説明においては、第１カウント値ＣＴ１が変化するタイミングを第１変化タイミングとし、第２カウント値ＣＴ２が変化するタイミングを第２変化タイミングとして用語を定義する。すなわち、第１変化タイミングおよび第２変化タイミングは、それぞれ、第１カウント値ＣＴ１および第２カウント値ＣＴ２を示す長方形の境界の時間に対応する。

図２の各パルス時間帯Ｗは、パルス幅変調信号のパルス幅を次のように規定する。時間長ＴＰがＴＰ＝１Δ〜７Δであるパルス時間帯Ｗは、各第１変化タイミングから、それぞれの直後の第２変化タイミングまでの時間帯である。例えば、ＴＰ＝１Δのパルス時間帯Ｗは、第１カウント値ＣＴ１が０から１に変化する第１変化タイミングから、第２カウント値ＣＴ２が０から１に変化する第２変化タイミングまでの時間帯であり、ＴＰ＝３Δのパルス時間帯Ｗは、第１カウント値ＣＴ１が２から３に変化する第１変化タイミングから、第２カウント値ＣＴ２が２から３に変化する第２変化タイミングまでの時間帯である。

次に、ＴＰ＝８Δ〜１５Δであるパルス時間帯Ｗは、各第１変化タイミングから直後の第２変化タイミングを経て、さらに第２クロック信号ＣＬＫ２の１周期が経過する時までの時間帯である。そして、ＴＰ＝１６Δ〜２３Δであるパルス時間帯Ｗは、各第１変化タイミングから直後の第２変化タイミングを経て、さらに第２クロック信号ＣＬＫ２の２周期が経過する時までの時間帯である。すなわち、ｊを０または正の整数として、ＴＰ＝８ｊΔ〜（８ｊ＋７）Δであるパルス時間帯Ｗは、各第１変化タイミングから直後の第２変化タイミングを経て、さらに第２クロック信号ＣＬＫ２のｊ周期が経過した時までの時間帯である。

ただし、最小公倍数時間帯ＴＬＣＭの後端（右端）より後に向かう時間は、再び、最小公倍数時間帯ＴＬＣＭの先端（左端）に戻って右側へと向かう時間とする。また、最小公倍数時間帯ＴＬＣＭにおいて左右に分割されたパルス時間帯Ｗは、その合計の長さを以てパルス時間帯Ｗの時間長が定義される。これに対応するパルス幅変調信号は、最小公倍数時間帯ＴＬＣＭにおいて左右に分割された時間帯において値が１となり、パルス幅変調信号のパルス幅は、値が１となる時間の合計として定義される。

パルス時間帯Ｗの先端の立ち上がり時間をｔｒとし、後端の立ち下がり時間をｔｆとすると、立ち上がり時間ｔｒおよび立下り時間ｔｆは、それぞれ、次の（数１）および（数２）によって表される。ここで、第１クロック信号ＣＬＫ１の周期Ｔ１および第２クロック信号ＣＬＫ２の周期Ｔ２は、Ｔ１＝ＭΔ、Ｔ２＝（Ｍ＋１）Δで表される。また、［Ａ ｍｏｄ Ｂ］は、ＡをＢで除したときの余りを与えるモジュロ演算である。ＡおよびＢが正の整数であり、Ａ＜Ｂのときは、［Ａ ｍｏｄ Ｂ］、および［−Ａ ｍｏｄ Ｂ］は、次のように定義される。すなわち、［Ａ ｍｏｄ Ｂ］＝Ａ、［−Ａ ｍｏｄ Ｂ］＝［Ｂ−Ａ ｍｏｄ Ｂ］である。

（数１）ｔｒ＝［Ｋ ｍｏｄ （Ｍ＋１）］・Ｔ１

（数２）ｔｆ＝［Ｋ ｍｏｄ Ｍ］・Ｔ２

図１に戻って説明する。パルス制御部１８には、パルス幅変調信号のパルス幅を指定する情報としてパルス幅指定数Ｋが入力される。パルス幅指定数Ｋは、ＫΔのパルス幅を指定する０または正の整数である。パルス幅指定数Ｋの代わりに、パルス幅を示す時間長Ｔｗが入力されてもよい。この場合、パルス制御部１８においては、ＴｗをΔで除した値がパルス幅指定数Ｋとして求められる。

パルス制御部１８は、パルス幅指定数Ｋ、第１クロック信号ＣＬＫ１、および第１カウント値ＣＴ１に基づいて信号出力部１６を制御し、ＫΔのパルス幅を有するパルス幅変調信号を信号出力部１６に出力させる。具体的には、（数１）および（数２）に従い、立ち上がり時間ｔｒおよび立下り時間ｔｆを求め、これらの時間ｔｒおよびｔｆに応じたパルス幅変調信号ＰＷＭを信号出力部１６に出力させる。

例えば、パルス幅指定数ＫがＫ＝９である場合には、信号出力部１６は、第１カウント値ＣＴ１が０から１に変化する第１変化タイミングから、第２カウント値ＣＴ２が１から２に変化する第２変化タイミングまでのパルス時間帯Ｗにおいて値が１、その他の時間帯において値が０となるパルス幅変調信号ＰＷＭを出力する。

なお、パルス時間帯Ｗとしては、図３に示されるものを採用してもよい。図３に示される各パルス時間帯Ｗの時間関係は、図２に示される各パルス時間帯Ｗの時間関係を左右に反転したものである。図２に示される事項と同様の事項については同一の符号を付してその説明を省略する。

図３に示される、ＴＰ＝８ｊΔ〜（８ｊ＋７）Δであるパルス時間帯Ｗは、各第１変化タイミングから、直前の第２変化タイミングを経て、さらに第２クロック信号ＣＬＫ２のｊ周期まで遡った時までの時間帯である。ただし、最小公倍数時間帯ＴＬＣＭの先端（左端）より前に遡る時間は、再び、最小公倍数時間帯ＴＬＣＭの後端（右端）に戻って左側へ向かう時間とする。

立ち上がり時間ｔｒおよび立下り時間ｔｆは、それぞれ、次の（数３）および（数４）によって表される。

（数３）ｔｒ＝［（Ｍ−Ｋ）ｍｏｄ Ｍ］・Ｔ２

（数４）ｔｆ＝［（Ｍ＋１−Ｋ）ｍｏｄ （Ｍ＋１）］・Ｔ１

（２）半周期型パルス幅変調信号出力装置の原理
次に、上述のパルス幅変調信号出力装置が出力するパルス幅変調信号に対し、周期が半分のパルス幅変調信号を出力する半周期型パルス幅変調信号出力装置について説明する。半周期型パルス幅変調信号出力装置では、最小公倍数時間帯ＴＬＣＭの前半の時間帯ＴＳ（０）と、最小公倍数時間帯ＴＬＣＭの後半の時間帯ＴＳ（１）とにおいて、個別に定義されたパルス時間帯Ｗが採用される。なお、半周期型パルス幅変調信号出力装置の構成の説明には、図１を援用する。

図４には、前半時間帯ＴＳ（０）において採用されるパルス時間帯Ｗが示されている。図２に示される事項と同一の事項については同一の符号を付してその説明を省略する。

ＴＰ＝０〜３Δ、８Δ〜１０Δ、１５Δ〜１７Δ、および、２２Δ〜２４Δであるパルス時間帯Ｗには、図２のパルス時間帯Ｗのいずれかが採用され、ＴＰ＝４〜７Δ、１１Δ〜１４Δ、１８Δ〜２１Δ、および、２５Δ〜２８Δであるパルス時間帯Ｗには、図３のパルス時間帯Ｗのいずれかが採用される。ただし、前半時間帯ＴＳ（０）において左右に分割されたパルス時間帯Ｗは、その合計の長さを以てパルス時間帯Ｗの時間長が定義される。

前半時間帯ＴＳ（０）における立ち上がり時間ｔｒおよび立下り時間ｔｆは、それぞれ、次の（数５）によって表される。ただし、ｉｎｔ（Ｍ／２）は、Ｍ／２の整数部分を示す関数である。

（数５）
（ｉ）０≦［Ｋ ｍｏｄ （Ｍ＋１）］≦ｉｎｔ（Ｍ／２）の場合
（ａ）０≦［Ｋ ｍｏｄ Ｍ］≦ｉｎｔ（Ｍ／２）の場合
ｔｒ＝［Ｋ ｍｏｄ （Ｍ＋１）］・Ｔ１
ｔｆ＝［Ｋ ｍｏｄ Ｍ］・Ｔ２
（ｂ）ｉｎｔ（Ｍ／２）＋１≦［Ｋ ｍｏｄ Ｍ］≦Ｍ−１の場合
ｔｒ＝［（Ｍ−Ｋ） ｍｏｄ Ｍ］・Ｔ２
ｔｆ＝［（（Ｍ＋１−Ｋ） ｍｏｄ （Ｍ＋１））
ｍｏｄ （Ｍ＋１）／２］・Ｔ１
（ｉｉ）ｉｎｔ（Ｍ／２）＋１≦［Ｋ ｍｏｄ （Ｍ＋１）］≦Ｍの場合
（ａ）０≦［（Ｍ−Ｋ） ｍｏｄ Ｍ］≦ｉｎｔ（Ｍ／２）の場合
ｔｒ＝［（Ｍ−Ｋ） ｍｏｄ Ｍ］・Ｔ２
ｔｆ＝［（（Ｍ＋１−Ｋ） ｍｏｄ （Ｍ＋１））
ｍｏｄ （Ｍ＋１）／２］・Ｔ１
（ｂ）ｉｎｔ（Ｍ／２）＋１≦［（Ｍ−Ｋ） ｍｏｄ Ｍ］≦Ｍ−１の場合
ｔｒ＝［（Ｋ ｍｏｄ （Ｍ＋１）） ｍｏｄ （Ｍ＋１）／２］・Ｔ１
ｔｆ＝［Ｋ ｍｏｄ Ｍ］・Ｔ２

図５には、後半時間帯ＴＳ（１）において採用されるパルス時間帯Ｗが示されている。図２に示される事項と同一の事項については同一の符号を付してその説明を省略する。

ＴＰ＝０〜３Δ、８Δ〜１０Δ、１５Δ〜１７Δ、および、２２Δ〜２４Δであるパルス時間帯Ｗには、図３のパルス時間帯Ｗのいずれかが採用され、ＴＰ＝４Δ〜７Δ、１１Δ〜１４Δ、１８Δ〜２１Δ、および、２５Δ〜２８Δであるパルス時間帯Ｗには、図２のパルス時間帯Ｗのいずれかが採用される。ただし、後半時間帯ＴＳ（１）において左右に分割されたパルス時間帯Ｗは、その合計の長さを以てパルス時間帯Ｗの時間長が定義される。

後半時間帯ＴＳ（１）における立ち上がり時間ｔｒおよび立下り時間ｔｆは、それぞれ、次の（数６）で示される。

（数６）
（ｉ）０≦［Ｋ ｍｏｄ （Ｍ＋１）］≦ｉｎｔ（Ｍ／２）の場合
（ａ）０≦［Ｋ ｍｏｄ Ｍ］≦ｉｎｔ（Ｍ／２）の場合
ｔｒ＝［（Ｍ−Ｋ） ｍｏｄ Ｍ］・Ｔ２
ｔｆ＝［（Ｍ＋１−Ｋ） ｍｏｄ （Ｍ＋１）］・Ｔ１
（ｂ）ｉｎｔ（Ｍ／２）＋１≦［Ｋ ｍｏｄ Ｍ］≦Ｍ−１の場合
ｔｒ＝［（Ｋ ｍｏｄ （Ｍ＋１））＋（Ｍ＋１）／２］・Ｔ１
ｔｆ＝［Ｋ ｍｏｄ Ｍ］・Ｔ２
（ｉｉ）ｉｎｔ（Ｍ／２）＋１≦［Ｋ ｍｏｄ （Ｍ＋１）］≦Ｍの場合
（ａ）０≦［（Ｍ−Ｋ） ｍｏｄ Ｍ］≦ｉｎｔ（Ｍ／２）の場合
ｔｒ＝［Ｋ ｍｏｄ （Ｍ＋１）］・Ｔ１
ｔｆ＝［Ｋ ｍｏｄ Ｍ］・Ｔ２
（ｂ）ｉｎｔ（Ｍ／２）＋１≦［（Ｍ−Ｋ） ｍｏｄ Ｍ］≦Ｍ−１の場合
ｔｒ＝［（Ｍ−Ｋ） ｍｏｄ Ｍ］・Ｔ２
ｔｆ＝［（（Ｍ＋１−Ｋ ｍｏｄ （Ｍ＋１））＋（Ｍ＋１）／２］・Ｔ１

図４および図５に示されるように、前半時間帯ＴＳ（０）および後半時間帯ＴＳ（１）では、互いに左右を反転したパルス時間帯Ｗが採用される。

パルス制御部１８は、前半時間帯ＴＳ（０）に対しては立ち上がり時間ｔｒおよび立下り時間ｔｆを（数５）に基づく前半アルゴリズムによって求める。そして、後半時間帯ＴＳ（１）に対しては立ち上がり時間ｔｒおよび立下り時間ｔｆを（数６）に基づく後半アルゴリズムによって求める。パルス制御部１８は、これらの時間ｔｒおよびｔｆに応じたパルス幅変調信号ＰＷＭを信号出力部１６に出力させる。

（３）半周期型パルス幅変調信号出力装置の構成例
図６には、半周期型パルス幅変調信号出力装置の構成が示されている。図１に示される構成要素と同一の構成要素については同一の符号を付してその説明を省略する。

クロック発生器１０は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、およびリセットクロック信号ＣＬＫ０を生成する。そして、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を、それぞれ、第１カウンタ１２および第２カウンタ１４に出力し、第１クロック信号ＣＬＫ１およびリセットクロック信号ＣＬＫ０をパルス制御部１８に出力する。ここで、リセットクロック信号ＣＬＫ０は、第１クロック信号ＣＬＫ１がＭ分周された信号である。

図７には、クロック発生器１０の構成が示されている。発振器１０−１は、第２クロック信号ＣＬＫ２を生成し、クロック発生器１０から出力する。Ｍ分周器１０−２は、第２クロック信号ＣＬＫ２をＭ分周し、位相比較器１０−３に出力する。位相比較器１０−３は、電圧制御発振器１０−５から出力され（Ｍ＋１）分周器１０−６によって、（Ｍ＋１）分周されたリセットクロック信号ＣＬＫ０と、第２クロック信号ＣＬＫ２がＭ分周された信号との位相差に応じた電圧を、ループフィルタ１０−４に出力する。ループフィルタ１０−４は、位相比較器１０−３から出力された電圧を平滑化し、電圧制御発振器１０−５に出力する。電圧制御発振器１０−５は、ループフィルタ１０−４から出力された電圧に応じて周波数制御された第１クロック信号ＣＬＫ１をクロック発生器１０から出力する。（Ｍ＋１）分周器１０−６は、第１クロック信号ＣＬＫ１を（Ｍ＋１）分周し、リセットクロック信号ＣＬＫ０としてクロック発生器１０から出力すると共に、リセットクロック信号ＣＬＫ０を位相比較器１０−３に出力する。

このような構成によって、クロック発生器１０からは、第２クロック信号ＣＬＫ２に加えて、第２クロック信号ＣＬＫ２に同期した、第１クロック信号ＣＬＫ１およびリセットクロック信号ＣＬＫ０が出力される。

図６に戻り、第１カウンタ１２は、パルス制御部１８から出力されたカウントリセット値ＣＮＴ＿ＲＳＴが１から０になることで、第１カウント値ＣＴ１を０にリセットする。第１カウンタ１２は、第１クロック信号ＣＬＫ１のパルスをカウントし、第１カウント値ＣＴ１を信号出力部１６に出力する。第２カウンタ１４は、パルス制御部１８から出力されたカウントリセット値ＣＮＴ＿ＲＳＴが１から０になることで、第２カウント値ＣＴ２を０にリセットする。第２カウンタ１４は、第２クロック信号ＣＬＫ２のパルスをカウントし、第２カウント値ＣＴ２を信号出力部１６に出力する。

次に、信号出力部１６について説明する。第１変化点検出器２０には、第１カウンタ１２から出力された第１カウント値ＣＴ１、およびパルス制御部１８から出力された第１参照値ＲＥＦ１が入力される。第１変化点検出器２０は、第１カウント値ＣＴ１が第１参照値ＲＥＦ１と一致している時間帯に１となり、その他の時間帯に０となるパルスを第１パルス入れ替え器２２および第２パルス入れ替え器２８に出力する。

第２変化点検出器２６には、第２カウンタ１４から出力された第２カウント値ＣＴ２、およびパルス制御部１８から出力された第２参照値ＲＥＦ２が入力される。第２変化点検出器２６は、第２カウント値ＣＴ２が第２参照値ＲＥＦ２と一致している時間帯に１となり、その他の時間帯に０となるパルスを第１パルス入れ替え器２２および第２パルス入れ替え器２８に出力する。

第１パルス入れ替え器２２は、パルス制御部１８から出力された入れ替え制御値ＳＷＡＰが０であるときは、第１変化点検出器２０から出力された値をパルス挿入器２４に出力し、入れ替え制御値ＳＷＡＰが１であるときは、第２変化点検出器２６から出力された値をパルス挿入器２４に出力する。

第２パルス入れ替え器２８は、パルス制御部１８から出力された入れ替え制御値ＳＷＡＰが０であるときは、第２変化点検出器２６から出力された値をフリップフロップ３２のリセット端子Ｒに出力し、入れ替え制御値ＳＷＡＰが１であるときは、第１変化点検出器２０から出力された値をフリップフロップ３２のリセット端子Ｒに出力する。

中間点検出器３０には、第１カウンタ１２から出力された第１カウント値ＣＴ１、および、最小公倍数時間帯ＴＬＣＭの中間点の直後における第１カウント値ＣＴ１の値と同一の（Ｍ＋１）／２が入力される。中間点検出器３０は、第１カウント値ＣＴ１が（Ｍ＋１）／２に一致している時間帯に１となり、その他の時間帯に０となるパルス（挿入パルス）をパルス挿入器２４に出力する。

パルス挿入器２４は、パルス制御部１８から出力された挿入制御値ＩＮＳが０であるときは、第１パルス入れ替え器２２から出力された値をフリップフロップ３２のセット端子Ｓに出力し、挿入制御値ＩＮＳが１であるときは、中間点検出器３０から出力された値をフリップフロップ３２のセット端子Ｓに出力する。

フリップフロップ３２は、セット端子Ｓの値が０から１となったタイミングで、出力端子Ｑからの出力値ＳＱを１にセットし、リセット端子Ｒの値が０から１となったタイミングで、出力端子Ｑからの出力値ＳＱを０にリセットする。フリップフロップ３２の出力値ＳＱは、論理設定部３４に出力される。

論理設定部３４は、パルス制御部１８から出力された論理制御値ＩＮＶが０であるときは、フリップフリップの出力値ＳＱをパルス幅変調信号ＰＷＭとして出力し、論理制御値ＩＮＶが１であるときは、フリップフロップ３２の出力値ＳＱについて、論理値を反転した、すなわち１と０を反転した値をパルス幅変調信号ＰＷＭとして出力する。

論理設定部３４は、論理反転器３４−１および出力入れ替え器３４−２を備える。論理反転器３４−１は、出力値ＳＱの論理値を反転した値を出力入れ替え器３４−２に出力する。出力入れ替え器３４−２は、論理制御値ＩＮＶが０であるときは、出力値ＳＱをパルス幅変調信号ＰＷＭとして出力し、論理制御値ＩＮＶが１であるときは、論理反転器３４−１から出力された値をパルス幅変調信号ＰＷＭとして出力する。

このような信号出力部１６の構成によれば、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを適宜設定することで、複数の第１変化タイミングから、パルス幅変調信号ＰＷＭの立ち上がり時間ｔｒまたは立ち下がり時間ｔｆとするものを選択することができる。また、複数の第２変化タイミングから、パルス幅変調信号ＰＷＭの立ち下がり時間ｔｆまたは立ち上がり時間ｔｒとするものを選択することができる。第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＡＷＰ、論理制御値ＩＮＶ、および挿入制御値ＩＮＳは次の（Ａ）〜（Ｄ）に示すように設定される。

（Ａ）図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されているもの、すなわち、ＴＰ＝１１Δ、１５Δ、１８Δ、１９Δ、２２Δ、２３Δ、２５Δ、２６Δ、および２７Δのパルス時間帯Ｗについては、前半時間帯ＴＳ（０）内において立ち下がり時間ｔｆが立ち上がり時間ｔｒよりも先になる。

この場合、論理制御値ＩＮＶは１に設定される。すなわち、信号出力部１６は、後述の設定により、立ち下がり時間ｔｆにおいて値が立ち上がり、立ち上がり時間ｔｒにおいて値が立ち下がる出力値ＳＱをフリップフロップ３２から出力させる。そして、論理設定部３４において論理値を反転させた出力値ＳＱをパルス幅変調信号ＰＷＭとして出力する。

（Ａ−１）このような出力値ＳＱをフリップフロップ３２から出力させるため、図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されており、さらに、第１変化タイミングが立ち上がり時間ｔｒとして選択され、第２変化タイミングが立ち下がり時間ｔｆとして選択されるもの（ＴＰ＝１５Δ、２２Δ、および２３Δ）については、論理制御値ＩＮＶを１に設定した上で、入れ替え制御値ＳＷＡＰを１、挿入制御値ＩＮＳを０に設定する。第１参照値ＲＥＦ１は、立ち上がり時間ｔｒに対応する値に設定され、第２参照値ＲＥＦ２は、立ち下がり時間ｔｆに対応する値に設定される。

これによって、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がセットされ、第１カウント値ＣＴ１が第１参照値ＲＥＦ１に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱの論理値を反転させた値が、パルス幅変調信号ＰＷＭとして出力される。

（Ａ−２）また、上記のような出力値ＳＱをフリップフロップ３２から出力させるため、図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されており、さらに、第２変化タイミングが立ち上がり時間ｔｒとして選択され、第１変化タイミングが立ち下がり時間ｔｆとして選択されるもの（ＴＰ＝１１Δ、１８Δ、１９Δ、２５Δ、２６Δ、および２７Δ）については、論理制御値ＩＮＶを１に設定した上で、入れ替え制御値ＳＷＡＰを０、挿入制御値ＩＮＳを０に設定する。第１参照値ＲＥＦ１は、立ち下がり時間ｔｆに対応する値に設定され、第２参照値ＲＥＦ２は、立ち上がり時間ｔｒに対応する値に設定される。

これによって、第１カウント値ＣＴ１が第１参照値ＲＥＦ１に一致する時間でフリップフロップ３２がセットされ、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱの論理値を反転させた値が、パルス幅変調信号ＰＷＭとして出力される。

（Ｂ）図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、前半時間帯ＴＳ（０）の後端が立ち下がり時間ｔｆとならないものについては、前半時間帯ＴＳ（０）内において立ち上がり時間ｔｒが立ち下がり時間ｔｆよりも先になる。このようなパルス時間帯Ｗとしては、ＴＰ＝０Δ〜３Δ、５Δ〜１０Δ、１３Δ〜１４Δ、１６Δ、１７Δ、２１Δ、２４Δおよび２８Δのものがある。

この場合、論理制御値ＩＮＶは０に設定される。すなわち、信号出力部１６は、後述の設定により、立ち上がり時間ｔｒにおいて値が立ち上がり、立ち下がり時間ｔｆにおいて値が立ち下がる出力値ＳＱをフリップフロップ３２から出力させる。そして、論理設定部３４において論理値を反転させない出力値ＳＱをパルス幅変調信号ＰＷＭとして出力する。

（Ｂ−１） このような出力値ＳＱをフリップフロップ３２から出力させるため、図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、さらに、第１変化タイミングが立ち上がり時間ｔｒとして選択され、第２変化タイミングが立ち下がり時間ｔｆとして選択されるもの（ＴＰ＝０Δ〜３Δ、８Δ〜１０Δ、１６Δ、１７Δ、２４Δおよび２８Δ）については、論理制御値ＩＮＶを０に設定した上で、入れ替え制御値ＳＷＡＰを０、挿入制御値ＩＮＳを０に設定する。第１参照値ＲＥＦ１は、立ち上がり時間ｔｒに対応する値に設定され、第２参照値ＲＥＦ２は、立ち下がり時間ｔｆに対応する値に設定される。

これによって、第１カウント値ＣＴ１が第１参照値ＲＥＦ１に一致する時間でフリップフロップ３２がセットされ、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱが、パルス幅変調信号ＰＷＭとして出力される。

（Ｂ−２）また、上記のような出力値ＳＱをフリップフロップ３２から出力させるため、図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、さらに、第２変化タイミングが立ち上がり時間ｔｒとして選択され、前半時間帯ＴＳ（０）の後端が立ち下がり時間ｔｆとして選択されないもの（ＴＰ＝５Δ〜７Δ、１３Δ、１４Δ、および２１Δ）については、論理制御値ＩＮＶを０に設定した上で、入れ替え制御値ＳＷＡＰを１、挿入制御値ＩＮＳを０に設定する。第１参照値ＲＥＦ１は、立ち下がり時間ｔｆに対応する値に設定され、第２参照値ＲＥＦ２は、立ち上がり時間ｔｒに対応する値に設定される。

これによって、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がセットされ、第１カウント値ＣＴ１が第１参照値ＲＥＦ１に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱが、パルス幅変調信号ＰＷＭとして出力される。

（Ｃ）図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、前半時間帯ＴＳ（０）の後端が立ち下がり時間ｔｆとなるものについては、前半時間帯ＴＳ（０）内において立ち下がり時間ｔｆが立ち上がり時間ｔｒよりも先になるものとして処理される。これは、上記（Ａ）で述べたパルス時間帯Ｗが両サイドに分割されている場合において、左側の時間帯の長さが０である特別な場合と解釈してもよい。このようなパルス時間帯Ｗとしては、ＴＰ＝４Δ、１２Δおよび２０Δのものがある。

この場合、論理制御値ＩＮＶは１に設定される。すなわち、信号出力部１６は、前半時間帯ＴＳ（０）の先端において値が立ち上がり、立ち上がり時間ｔｒにおいて値が立ち下がる出力値ＳＱをフリップフロップ３２から出力させる。そして、論理設定部３４において論理値を反転させた出力値ＳＱをパルス幅変調信号ＰＷＭとして出力する。

このような出力値ＳＱをフリップフロップ３２から出力させるため、入れ替え制御値ＳＷＡＰは０、挿入制御値ＩＮＳは０に設定される。第１参照値ＲＥＦ１は、立ち下がり時間ｔｆ＝０・Ｔ１に対応する値０に設定され、第２参照値ＲＥＦ２は、立ち上がり時間ｔｒに対応する値に設定される。

これによって、前半時間帯ＴＳ（０）の先端でフリップフロップ３２がセットされ、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱの論理値を反転させた値が、パルス幅変調信号ＰＷＭとして出力される。

図５に示されるパルス時間帯Ｗについても、図４の場合と同様にして、信号出力部１６に対する第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および挿入制御値ＩＮＳが設定される。ただし、次に説明するように、挿入制御値ＩＮＳの設定は、図４に示されるパルス時間帯Ｗを設定する場合と異なる。

（Ｄ）挿入制御値ＩＮＳは、図５に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、後半時間帯ＴＳ（１）の後端が立ち下がり時間ｔｆとなる場合に１に設定される。このようなパルス時間帯Ｗとしては、ＴＰ＝７Δ、８Δ、１４Δ、１６Δ、２１Δ、および２４Δのものがある。この場合、論理制御値ＩＮＶは１に設定される。すなわち、信号出力部１６は、後半時間帯ＴＳ（１）の先端において中間点検出器３０から出力される挿入パルスに基づいて値が立ち上がり、立ち上がり時間ｔｒにおいて値が立ち下がる出力値ＳＱをフリップフロップ３２から出力させる。そして、論理設定部３４において論理値を反転させた出力値ＳＱをパルス幅変調信号ＰＷＭとして出力する。

（Ｄ−１）このような出力値ＳＱをフリップフロップ３２から出力させるため、図５に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、第１変化タイミングが立ち上がり時間ｔｒとして選択され、さらに、後半時間帯ＴＳ（１）の後端が立ち下がり時間ｔｆとなるもの（ＴＰ＝７Δ、１４Δ、および２１Δ）については、論理制御値ＩＮＶを１に設定した上で、入れ替え制御値ＳＷＡＰを１、挿入制御値ＩＮＳを１に設定する。第１参照値ＲＥＦ１は、立ち上がり時間ｔｒに対応する値に設定され、第２参照値ＲＥＦ２は、立ち下がり時間ｔｆに対応する値に設定される。

これによって、中間点検出器３０から出力される挿入パルスが立ち上がる時間でフリップフロップ３２がセットされ、第１カウント値ＣＴ１が第１参照値ＲＥＦ１に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱの論理値を反転させた値が、パルス幅変調信号ＰＷＭとして出力される。

（Ｄ−２）また、上記のような出力値ＳＱをフリップフロップ３２から出力させるため、図４に示されるパルス時間帯Ｗのうち、時間帯が両サイドに分割されておらず、第２変化タイミングが立ち上がり時間ｔｒとして選択され、さらに、後半時間帯ＴＳ（１）の後端が立ち下がり時間ｔｆとなるもの（ＴＰ＝８Δ、１６Δ、および２４Δ）については、論理制御値ＩＮＶを１に設定した上で、入れ替え制御値ＳＷＡＰを０、挿入制御値ＩＮＳを１に設定する。第１参照値ＲＥＦ１は、立ち下がり時間ｔｆに対応する値に設定され、第２参照値ＲＥＦ２は、立ち上がり時間ｔｒに対応する値に設定される。

これによって、中間点検出器３０から出力される挿入パルスが立ち上がる時間でフリップフロップ３２がセットされ、第２カウント値ＣＴ２が第２参照値ＲＥＦ２に一致する時間でフリップフロップ３２がリセットされる。そして、フリップフロップ３２の出力値ＳＱの論理値を反転させた値が、パルス幅変調信号ＰＷＭとして出力される。

図６に戻り、パルス制御部１８について説明する。パルス制御部１８は、パルス幅指定値Ｋを反映させるべき時間帯が、前半時間帯ＴＳ（０）であるか、後半時間帯ＴＳ（１）であるかを第１カウント値ＣＴ１に基づいて判定する。そして、パルス幅指定値Ｋを反映させる時間帯が前半時間帯ＴＳ（０）であるときは、（数５）に基づく前半アルゴリズムによって、パルス幅指定値Ｋに対する第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および挿入制御値ＩＮＳを求め、信号出力部１６に出力する。他方、パルス幅指定値Ｋを反映させる時間帯が後半時間帯ＴＳ（１）であるときは、（数６）に基づく後半アルゴリズムによって、パルス幅指定値Ｋに対する第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および挿入制御値ＩＮＳを求め、信号出力部１６に出力する。このような処理を実行するための各構成要素につき、以下、説明する。

タイミング生成部３６は、第１カウント値ＣＴ１に基づいて、読み込み制御値ＷＲおよび確定制御値ＬＡＴを制御状態設定部４２に出力する。さらに、タイミング生成部３６は、読み込み制御値ＷＲをラッチ回路３８に出力する。これらの制御値は、パルス制御部１８が信号出力部１６の動作タイミングを規定するための値である。

図８には、タイミング生成部３６の構成が示されている。第１カウント値ＣＴ１は、モジュロ演算器３６−１に入力される。モジュロ演算器３６−１は、カウント値ＣＴ１に対し、モジュロ演算［ＣＴ１ ｍｏｄ （Ｍ＋１）／２］を実行し、その演算結果を確定点検出器３６−２および読み込み点検出器３６−３に出力する。確定点検出器３６−２は、モジュロ演算器３６−１から出力される値が（Ｍ＋１）／２−１と一致する時間帯に１となり、その他の時間帯に０となる確定制御値ＬＡＴを出力する。確定点検出器３６−２は、モジュロ演算器３６−１から出力される値が（Ｍ＋１）／２−Ｘと一致する時間帯に１となり、その他の時間帯に０となる読み込み制御値ＷＲを出力する。ここで、Ｘは、２以上、（Ｍ＋１）／２以下の任意の正の整数である。

図６のラッチ回路３８には、パルス幅指定数Ｋおよび読み込み制御値ＷＲが入力される。ラッチ回路３８は、読み込み制御値ＷＲの立ち上がりにおいてパルス幅指定数Ｋを読み込み、読み込み制御値ＷＲが一旦立ち下がった後、次に立ち上がるまでの間、その値を制御状態設定部４２およびモジュロ演算部４０に出力する。

図９には、モジュロ演算部４０の構成が示されている。モジュロ演算器４０−５は、モジュロ演算［Ｋ ｍｏｄ （Ｍ＋１）］を実行し、これによって得られたモジュロ演算値をＫ＿ＭＯＤ＿Ｍ１として出力する。モジュロ演算器４０−６は、モジュロ演算［Ｋ ｍｏｄ Ｍ］を実行し、これによって得られたモジュロ演算値をＫ＿ＭＯＤ＿Ｍとして出力する。

極性反転器４０−１は、Ｋに−１を乗じて加算器４０−２に出力する。加算器４０−２は、Ｍに−Ｋを加算したＭ−Ｋをモジュロ演算器４０−７に出力する。モジュロ演算器４０−７は、モジュロ演算［Ｍ−Ｋ ｍｏｄ Ｍ］を実行し、これによって得られたモジュロ演算値をＭ＿Ｋ＿ＭＯＤ＿Ｍとして出力する。極性反転器４０−３は、Ｋに−１を乗じて加算器４０−４に出力する。加算器４０−４は、Ｍ＋１に−Ｋを加算した（Ｍ＋１）−Ｋをモジュロ演算器４０−８に出力する。モジュロ演算器４０−８は、モジュロ演算［（Ｍ＋１）−Ｋ ｍｏｄ （Ｍ＋１）］を実行し、これによって得られたモジュロ演算値をＭ１＿Ｋ＿ＭＯＤ＿Ｍ１として出力する。

図６に示されているように、モジュロ演算部４０は、モジュロ演算値、Ｋ＿ＭＯＤ＿Ｍ１、Ｋ＿ＭＯＤ＿Ｍ、Ｍ＿Ｋ＿ＭＯＤ＿Ｍ、および、Ｍ１＿Ｋ＿ＭＯＤ＿Ｍ１を制御状態設定部４２に出力する。

図１０Ａ、図１０Ｂおよび図１０Ｃには、制御状態設定部４２が実行する処理のフローチャートが示されている。図１０Ａにおける丸印で囲まれた符号「ＴＳ０」は、図１０Ｂにおいて丸印で囲まれた符号「ＴＳ０」に処理の流れが接続されることを示す。また、図１０Ａにおける丸印で囲まれた符号「ＴＳ１」は、図１０Ｃにおいて丸印で囲まれた符号「ＴＳ１」に処理の流れが接続されることを示す。そして、図１０Ｂにおいて、丸印で囲まれた符号「０」は、図１０Ａにおいて丸印で囲まれた符号「０」に処理の流れが接続されることを示す。図１０Ｃにおいて、丸印で囲まれた符号「１」は、図１０Ａにおいて丸印で囲まれた符号「１」に処理の流れが接続されることを示す。

制御状態設定部４２は、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを０に初期化し、カウントリセット値ＣＮＴ＿ＲＳＴを１に初期化する（Ｓ１０１）。

制御状態設定部４２は、リセットクロックＣＬＫ０が１から０に立ち下がるまで待機する（Ｓ１０２）。そして、リセットクロックＣＬＫ０が立ち下がった時に、カウントリセット値ＣＮＴ＿ＲＳＴを０とすることで、第１カウンタ１２および第２カウンタ１４の各カウント値を０にリセットする（Ｓ１０３）。

制御状態設定部４２は、読み込み制御値ＷＲが０から１に立ち上がった時に、パルス幅指定数Ｋおよび第１カウント値ＣＴ１を読み込む（Ｓ１０４）。そして、第１カウント値ＣＴ１が、最小公倍数時間帯ＴＬＣＭの中間点を示す（Ｍ＋１）／２以上であるか否かを判定する（Ｓ１０５）。制御状態設定部４２は、第１カウント値ＣＴ１が（Ｍ＋１）／２以上であるときは、（数５）に基づく前半アルゴリズムに従い、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを求め、ＳＴ０の処理に移行する。前半アルゴリズムの実行に際しては、モジュロ演算部４０から出力されたモジュロ演算値群が用いられる。

他方、第１カウント値ＣＴ１が、（Ｍ＋１）／２未満であるときは、制御状態設定部４２は、（数６）に基づく後半アルゴリズムに従い、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを求め、ＳＴ１の処理に移行する。

このような処理によれば、第１カウント値ＣＴ１が、最小公倍数時間帯ＴＬＣＭの中間点を表す（Ｍ＋１）／２以上であるときは、前半アルゴリズムに従って立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが求められる。他方、第１カウント値ＣＴ１が（Ｍ＋１）／２未満であるときは、後半アルゴリズムに従って立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが求められる。

これによって、前半時間帯ＴＳ（０）においては、次の後半時間帯ＴＳ（１）で設定されるべき立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが求められ、後半時間帯ＴＳ（１）においては、次の前半時間帯ＴＳ（０）で設定されるべき立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが求められる。

図１０Ｂに示されるＳＴ０の処理について説明する。制御状態設定部４２は、確定制御値ＬＡＴが０から１に立ち上がるまで待機する（Ｓ２０１）。そして、確定制御値ＬＡＴが１になった時に、（数５）に基づく前半アルゴリズムが、（ｉ）（ａ）、（ｉ）（ｂ）、（ｉｉ）（ａ）、および（ｉｉ）（ｂ）のいずれの条件の下で実行されているかに応じて、それぞれ、ステップＳ２０２、Ｓ２０３、Ｓ２０４、およびＳ２０５に移行する。これらのステップにおいては、各条件に応じて、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳが設定される。各ステップで設定される値は以下の通りである。

ステップＳ２０２：ＲＥＦ１＝ｔｒ／Ｔ１，ＲＥＦ２＝ｔｆ／Ｔ２，ＳＷＡＰ＝０，ＩＮＶ＝０，ＩＮＳ＝０

ステップＳ２０３：ＲＥＦ１＝ｔｆ／Ｔ１，ＲＥＦ２＝ｔｒ／Ｔ２，ＳＷＡＰ＝０，ＩＮＶ＝１，ＩＮＳ＝０

ステップＳ２０４：ＲＥＦ１＝ｔｆ／T１，ＲＥＦ２＝ｔｒ／Ｔ２，ＩＮＳ＝０，
ｔｆ＝０の場合ＳＷＡＰ＝０，ＩＮＶ＝１，ｔｆ≠０の場合ＳＷＡＰ＝１，ＩＮＶ＝０

ステップＳ２０５：ＲＥＦ１＝ｔｒ／Ｔ１，ＲＥＦ２＝ｔｆ／Ｔ２，ＳＷＡＰ＝１，
ＩＮＶ＝１，ＩＮＳ＝０

制御状態設定部４２は、確定制御値ＬＡＴが１から０に立ち下がった時に、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを信号出力部１６に出力し（Ｓ２０６）、図１０ＡのステップＳ１０３に戻る。制御状態設定部４２は、第１カウンタ１２および第２カウンタ１４の各カウント値を０にリセットする（Ｓ１０３）。

なお、ここでは、ステップＳ２０６の後、図１０ＡのステップＳ１０３に戻り、各カウント値をリセットする処理について説明したが、ステップＳ２０６の後、ステップＳ１０４に戻ることとしてもよい。すなわち、各カウンタ値のリセットは、最低限、システム起動時（Ｓ１０１〜Ｓ１０３）に実行すればよく、必ずしもＳＴ０の処理が実行されるごとに実行される必要はない。

図１０Ｃに示されるＳＴ１の処理について説明する。制御状態設定部４２は、確定制御値ＬＡＴが０から１に立ち上がるまで待機する（Ｓ３０１）。そして、確定制御値ＬＡＴが１になった時に、（数６）に基づく前半アルゴリズムが、（ｉ）（ａ）、（ｉ）（ｂ）、（ｉｉ）（ａ）、および（ｉｉ）（ｂ）のいずれの条件の下で実行されているかに応じて、それぞれ、ステップＳ３０２、Ｓ３０３、Ｓ３０４、およびＳ３０５に移行する。これらのステップにおいては、各条件に応じて、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳが設定される。各ステップで設定される値は以下の通りである。

ステップＳ３０２：ＲＥＦ１＝ｔｆ／Ｔ１，ＲＥＦ２＝ｔｒ／Ｔ２，
ｔｆ＝０の場合ＳＷＡＰ＝０，ＩＮＶ＝１，ＩＮＳ＝１，ｔｆ≠０の場合ＳＷＡＰ＝１，ＩＮＶ＝０，ＩＮＳ＝０

ステップＳ３０３：ＲＥＦ１＝ｔｒ／Ｔ１，ＲＥＦ２＝ｔｆ／Ｔ２，ＳＷＡＰ＝１，ＩＮＶ＝１，ＩＮＳ＝０

ステップＳ３０４：ＲＥＦ１＝ｔｒ／Ｔ１，ＲＥＦ２＝ｔｆ／Ｔ２，ｔｆ＝０の場合ＳＷＡＰ＝１，ＩＮＶ＝１，ＩＮＳ＝１，ｔｆ≠０の場合ＳＷＡＰ＝０，ＩＮＶ＝０，ＩＮＳ＝０

ステップＳ３０５：ＲＥＦ１＝ｔｆ／Ｔ１，ＲＥＦ２＝ｔｒ／Ｔ２，ＳＷＡＰ＝０，
ＩＮＶ＝１，ＩＮＳ＝０

制御状態設定部４２は、確定制御値ＬＡＴが１から０に立ち下がった時に、第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを信号出力部１６に出力し（Ｓ３０６）、図１０ＡのステップＳ１０４に戻る。

（４）パルス幅変調信号出力装置の動作例
図１１には、半周期型パルス幅変調信号出力装置のタイミングチャートが例示されている。図２〜図５に示される事項と同一の事項については同一の符号を付してその説明を省略する。また、図６に示される構成、ならびに、図１０Ａ、図１０Ｂおよび図１０Ｃに示されるフローチャートを適宜参照する。

ここでは、読み込み制御値ＷＲが立ち上がった時間ｔ１における状態から説明を行う。読み込み制御値ＷＲが立ち上がった時に、制御状態設定部４２は、パルス幅指定数Ｋおよび第１カウント値ＣＴ１を読み込む（Ｓ１０４）。図１１の例では、パルス幅指定数Ｋとして１１が読み込まれ、第１カウント値ＣＴ１として６が読み込まれる。制御状態設定部４２は、第１カウント値ＣＴ１が、最小公倍数時間帯ＴＬＣＭの中間点を示す（Ｍ＋１）／２以上であるか否かを判定する（Ｓ１０５）。図１１の例では、ＣＴ１＝６であり、第１カウント値ＣＴ１は（Ｍ＋１）／２＝４以上である。したがって、制御状態設定部４２は、前半アルゴリズムに従って、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを求める（Ｓ１０６）。

前半アルゴリズムにおいては、パルス幅指定数Ｋおよび第１カウンタ１２の最大カウント数Ｍに基づいて、モジュロ演算部４０によって各モジュロ演算値が求められ、（数５）におけるいずれの条件が成立するかが判定される。図１１の例では、パルス幅指定数Ｋが、Ｋ＝１１であり、第１カウンタ１２の最大カウント数Ｍが、Ｍ＝７であるため、モジュロ演算値は、それぞれ、Ｋ＿ＭＯＤ＿Ｍ１＝３、Ｋ＿ＭＯＤ＿Ｍ＝４、Ｍ＿Ｋ＿ＭＯＤ＿Ｍ＝３、および、Ｍ１＿Ｋ＿ＭＯＤ＿Ｍ１＝５となる。したがって、（数５）における条件（ｉ）（ｂ）が成立し、立ち上がり時間としてｔｒ＝３・Ｔ２が求められ、立ち下がり時間としてｔｆ＝１・Ｔ１が求められる。

制御状態設定部４２は、確定制御値ＬＡＴが立ち上がる時間ｔ２まで待機した後（Ｓ２０１）、（数５）における条件（ｉ）（ｂ）に応じた第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを設定する（Ｓ２０３）。ここで求められる各値は、ＲＥＦ１＝ｔｆ／Ｔ１＝１、ＲＥＦ２＝ｔｒ／Ｔ２＝３、ＳＷＡＰ＝０、ＩＮＶ＝１、ＩＮＳ＝０である。

制御状態設定部４２は、確定制御値ＬＡＴが立ち下がる時間ｔ３に、第１参照値ＲＥＦ１＝１、ＲＥＦ２＝３、ＳＷＡＰ＝０、ＩＮＶ＝１、およびＩＮＳ＝０を信号出力部１６に出力する（Ｓ２０６）。制御状態設定部４２は、さらに、リセットクロックＣＬＫ０が立ち下がった時間ｔ３に、カウントリセット値ＣＮＴ＿ＲＳＴを０とすることで、第１カウンタ１２および第２カウンタ１４の各カウント値を０にリセットする（Ｓ１０３）。これによって、時間ｔ３以降の前半時間帯ＴＳ（０）における信号出力部１６の状態が設定される。なお、上記のように、各カウンタ値のリセットは、最低限、システム起動時に実行すればよく、前半時間帯ＴＳ（０）の先端において毎回実行される必要はない。前半時間帯ＴＳ（０）において、信号出力部１６は次のように動作する。

いまの場合、入れ替え制御値ＳＷＡＰが０であり、挿入制御値ＩＮＳが０である。そのため、第１変化点検出器２０から出力された値がフリップフロップ３２のセット端子Ｓに入力され、第２変化点検出器２６から出力された値がフリップフロップ３２のリセット端子Ｒに入力される。したがって、第１カウント値ＣＴ１が第１参照値ＲＥＦ１となる時間、すなわち、ＣＴ１＝ＲＥＦ１＝１となる時間ｔ４にフリップフロップ３２がセットされ、その出力値ＳＱは０から１に立ち上がる。そして、第２カウント値ＣＴ２が第２参照値ＲＥＦ２、すなわち、ＣＴ２＝ＲＥＦ２＝３となる時間ｔ７にフリップフロップ３２がリセットされ、その出力値ＳＱは１から０に立ち下がる。

ここでは、論理制御値ＩＮＶは１であるため、フリップフロップ３２の出力値ＳＱの論理値が反転された値が、パルス幅変調信号ＰＷＭとして出力される。したがって、パルス幅変調信号ＰＷＭは、時間ｔ４から時間ｔ７までの時間帯における値が０となり、時間ｔ３から時間ｔ４までの時間帯における値、および、時間ｔ７から次の後半時間帯ＴＳ（１）の開始時間ｔ８までの時間帯における値が１となる。

これによって、１１Δの時間長に亘って値が１となり、１７Δの時間長に亘って値が０となるパルス幅変調信号ＰＷＭが、信号出力部１６から出力される。

次に、読み込み制御値ＷＲが立ち上がった時間ｔ５以降の動作について説明する。読み込み制御値ＷＲが立ち上がった時に、制御状態設定部４２は、パルス幅指定数Ｋおよび第１カウント値ＣＴ１を読み込む（Ｓ１０４）。図１１の例では、パルス幅指定数Ｋとして７が読み込まれ、第１カウント値ＣＴ１として２が読み込まれる。制御状態設定部４２は、第１カウント値ＣＴ１が、最小公倍数時間帯ＴＬＣＭの中間点を示す（Ｍ＋１）／２以上であるか否かを判定する（Ｓ１０５）。図１１の例では、ＣＴ１＝２であり、第１カウント値ＣＴ１は（Ｍ＋１）／２＝４未満である。したがって、制御状態設定部４２は、後半アルゴリズムに従って、立ち上がり時間ｔｒおよび立ち下がり時間ｔｆを求める（Ｓ１０７）。

後半アルゴリズムにおいては、パルス幅指定数Ｋおよび第１カウンタ１２の最大カウント数Ｍに基づいて、モジュロ演算部４０によって各モジュロ演算値が求められ、（数６）におけるいずれの条件が成立するかが判定される。図１１の例では、パルス幅指定数Ｋが、Ｋ＝７であり、第１カウンタ１２の最大カウント数Ｍが、Ｍ＝７であるため、モジュロ演算値は、それぞれ、Ｋ＿ＭＯＤ＿Ｍ１＝７、Ｋ＿ＭＯＤ＿Ｍ＝０、Ｍ＿Ｋ＿ＭＯＤ＿Ｍ＝０、および、Ｍ１＿Ｋ＿ＭＯＤ＿Ｍ１＝１となる。したがって、（数６）における条件（ｉｉ）（ａ）が成立し、立ち上がり時間としてｔｒ＝７・Ｔ１が求められ、立ち下がり時間としてｔｆ＝０・Ｔ２が求められる。

制御状態設定部４２は、確定制御値ＬＡＴが立ち上がる時間ｔ６まで待機した後（Ｓ３０１）、（数６）における条件（ｉｉ）（ａ）に応じた第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳを設定する（Ｓ３０４）。ここで求められる各値は、ＲＥＦ１＝ｔｒ／Ｔ１＝７、ＲＥＦ２＝ｔｆ／Ｔ２＝０、ＳＷＡＰ＝１、ＩＮＶ＝１、ＩＮＳ＝１である。

制御状態設定部４２は、確定制御値ＬＡＴが１から０になった時間ｔ８に、第１参照値ＲＥＦ１＝７、ＲＥＦ２＝０、ＳＷＡＰ＝１、ＩＮＶ＝１、およびＩＮＳ＝１を信号出力部１６に出力する（Ｓ３０６）。これによって、時間ｔ８以降の後半時間帯ＴＳ（１）における信号出力部１６の状態が設定される。後半時間帯ＴＳ（１）において、信号出力部１６は次のように動作する。

図１１の例では、入れ替え制御値ＳＷＡＰが１であり、挿入制御値ＩＮＳが１である。そのため、中間点検出器３０から出力された値がフリップフロップ３２のセット端子Ｓに入力され、第１変化点検出器２０から出力された値がフリップフロップ３２のリセット端子Ｒに入力される。したがって、最小公倍数時間帯ＴＬＣＭの中間点に対応する時間ｔ８にフリップフロップ３２がセットされ、その出力値ＳＱは０から１に立ち上がる。そして、第１カウント値ＣＴ１が第１参照値ＲＥＦ１、すなわち、ＣＴ１＝ＲＥＦ１＝７となる時間ｔ９にフリップフロップ３２がリセットされ、その出力値ＳＱは１から０に立ち下がる。

ここでは、論理制御値ＩＮＶは１であるため、フリップフロップ３２の出力値ＳＱの論理値が反転された値が、パルス幅変調信号ＰＷＭとして出力される。したがって、パルス幅変調信号ＰＷＭは、時間ｔ８から時間ｔ９までの時間帯における値が０となり、時間ｔ９から次の前半時間帯ＴＳ（０）の開始時間ｔ１０までの時間帯における値が１となる。

これによって、７Δの時間長に亘って値が１となり、２１Δの時間長に亘って値が０となるパルス幅変調信号ＰＷＭが、信号出力部１６から出力される。

ここでは、時間ｔ１以降の動作について説明したが、それより前の動作も同様である。すなわち、図１１の左側の後半時間帯ＴＳ（１）より前の前半時間帯ＴＳ（０）においては、パルス幅指定数Ｋ＝３、および、第１カウンタ１２の最大カウント数Ｍ＝７に基づいて、（数６）における条件（ｉ）（ａ）に応じた第１参照値ＲＥＦ１、第２参照値ＲＥＦ２、入れ替え制御値ＳＷＡＰ、論理制御値ＩＮＶ、および、挿入制御値ＩＮＳが設定される。ここで求められる各値は、ＲＥＦ１＝ｔｆ／Ｔ１＝５、ＲＥＦ２＝ｔｒ／Ｔ２＝４、ＳＷＡＰ＝１、ＩＮＶ＝０、ＩＮＳ＝０である。

ここでは、入れ替え制御値ＳＷＡＰが１であり、挿入制御値ＩＮＳが０である。そのため、第２変化点検出器２６から出力された値がフリップフロップ３２のセット端子Ｓに入力され、第１変化点検出器２０から出力された値がフリップフロップ３２のリセット端子Ｒに入力される。したがって、第２カウント値ＣＴ２が第２参照値ＲＥＦ２、すなわち、ＣＴ２＝ＲＥＦ２＝４となる時間ｕ１にフリップフロップ３２がセットされ、その出力値ＳＱは０から１に立ち上がる。そして、第１カウント値ＣＴ１が第１参照値ＲＥＦ１、すなわち、ＣＴ１＝ＲＥＦ１＝５となる時間ｕ２にフリップフロップ３２がリセットされ、その出力値ＳＱは１から０に立ち下がる。

ここでは、論理制御値ＩＮＶは０であるため、フリップフロップ３２の出力値ＳＱがパルス幅変調信号ＰＷＭとして出力される。したがって、パルス幅変調信号ＰＷＭは、時間ｕ１から時間ｕ２での時間帯における値が１となり、後半時間帯ＴＳ（１）のその他の時間帯における値が０となる。

これによって、３Δの時間長に亘って値が１となり、２５Δの時間長に亘って値が０となるパルス幅変調信号ＰＷＭが、信号出力部１６から出力される。

（５）半周期型パルス幅変調信号出力装置による効果
本発明に係る半周期型パルス幅変調信号出力装置では、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の周期の差Δを時間分解能としてパルス幅変調信号のパルス幅が設定される。したがって、パルス発生器１０が出力するクロック信号の周波数を低くしても、高い分解能でパルス幅が設定され得る。また、半周期型パルス幅変調信号出力装置はデジタル回路によって構成されるため、ハードウエアが小型化される。

さらに、本発明に係る半周期型パルス幅変調信号出力装置によれば、最小公倍数時間帯ＴＬＣＭの前半時間帯ＴＳ（０）および後半時間帯ＴＳ（１）のそれぞれにおいて、１周期のパルス幅変調信号が生成される。これによって、図２のパルス時間帯Ｗに従う基本的なパルス幅変調出力装置に比べて、パルス幅変調信号の周期は半分となる。

したがって、本発明に係る半周期型パルス幅変調信号出力装置をＤＣ／ＤＣコンバータの制御に用いることで、ＤＣ／ＤＣコンバータの出力電圧に含まれるリプル成分が低減され、さらには、負荷変動に対する出力電圧の追従性が向上する。

１０ クロック発生器、１０−１ 発振器、１０−２ Ｍ分周器、１０−３ 位相比較器、１０−４ ループフィルタ、１０−５ 電圧制御発振器、１０−６ （Ｍ＋１）分周器、３６−１，４０−５〜４０−８ モジュロ演算器、３６−２ 確定点検出器、３６−３ 読み込み点検出器、１２ 第１カウンタ、１４ 第２カウンタ、１６ 信号出力部、１８ パルス制御部、２０ 第１変化点検出器、２２ 第１パルス入れ替え器、２４ パルス挿入器、２６ 第２変化点検出器、２８ 第２パルス入れ替え器、３０ 中間点検出器、３２ フリップフロップ、３４ 論理設定部、３４−１ 論理反転器、３４−２ 出力入れ替え器、３６ タイミング生成部、３８ ラッチ回路、４０ モジュロ演算部、４０−１，４０−３ 極性反転器、４０−２，４０−４ 加算器、４２ 制御状態設定部。

Claims (5)

1. 第１クロック信号、および、当該第１クロック信号の周期よりも周期が長い第２クロック信号を出力するクロック発生部と、
   前記第１クロック信号のパルスをカウントする第１カウンタと、
   前記第２クロック信号のパルスをカウントする第２カウンタと、
   前記第１カウンタのカウント値が変化する複数の第１変化タイミングのうちのいずれかと、前記第２カウンタのカウント値が変化する複数の第２変化タイミングのうちのいずれかと、に基づいて、立ち上がりおよび立ち下がりのタイミングが規定されたパルス幅変調信号を出力する信号出力部と、
   前記信号出力部を制御して、パルス幅指定情報に応じたパルス幅を有するパルス幅変調信号を前記信号出力部に出力させるパルス制御部と、を備え、
   第１変化タイミングと第２変化タイミングとが揃う時間から、次に第１変化タイミングと第２変化タイミングとが揃う時間までの最小公倍数時間帯の前半時間帯および後半時間帯のそれぞれにおいて、複数の前方パルス時間帯および複数の後方パルス時間帯が異なる時間長で規定されており、
   前記前半時間帯における各前方パルス時間帯は、
   第１変化タイミングから、その第１変化タイミングの前の対応する第２変化タイミングまで遡った時間帯、若しくは、
   第１変化タイミングから前記前半時間帯の先端まで遡った時間帯と、前記前半時間帯の後端から、その第１変化タイミングに対応する第２変化タイミングまで遡った時間帯とを併せた時間帯であり、
   前記前半時間帯における各後方パルス時間帯は、
   第１変化タイミングから、その第１変化タイミングの後の対応する第２変化タイミングまでの時間帯、若しくは、
   第１変化タイミングから前記前半時間帯の後端までの時間帯と、前記前半時間帯の先端から、その第１変化タイミングに対応する第２変化タイミングまでの時間帯とを併せた時間帯であり、
   前記後半時間帯における各前方パルス時間帯は、
   第１変化タイミングから、その第１変化タイミングの前の対応する第２変化タイミングまで遡った時間帯、若しくは、
   第１変化タイミングから前記後半時間帯の先端まで遡った時間帯と、前記後半時間帯の後端から、その第１変化タイミングに対応する第２変化タイミングまで遡った時間帯とを併せた時間帯であり、
   前記後半時間帯における各後方パルス時間帯は、
   第１変化タイミングから、その第１変化タイミングの後の対応する第２変化タイミングまでの時間帯、若しくは、
   第１変化タイミングから前記後半時間帯の後端までの時間帯と、前記後半時間帯の先端から、その第１変化タイミングに対応する第２変化タイミングまでの時間帯とを併せた時間帯であり、
   前記パルス制御部は、
   前記パルス幅指定情報に基づき、前記前半時間帯における複数の後方パルス時間帯および複数の前方パルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を前記前半時間帯に出力し、前記後半時間帯における複数の後方パルス時間帯および複数の前方パルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を前記後半時間帯に出力するよう前記信号出力部を制御する、ことを特徴とするパルス幅変調信号出力装置。
2. 請求項１に記載のパルス幅変調信号出力装置において、
   前記信号出力部は、
   前記第１カウンタのカウント値が第１参照値である時に第１パルスを出力する第１変化点検出部と、
   前記第２カウンタのカウント値が第２参照値である時に第２パルスを出力する第２変化点検出部と、
   前記第１パルスまたは前記第２パルスに基づいて立ち上がり時間が規定され、前記第２パルスまたは前記第１パルスに基づいて立ち下がり時間が規定された信号を生成し、その信号の論理値を反転させるか否かを示す論理制御情報に基づいてパルス幅変調信号を生成して出力するパルス幅変調信号出力部と、
   を備え、
   前記パルス制御部は、
   前記パルス幅指定情報に基づいて、前記第１参照値、前記第２参照値、および、前記論理制御情報を生成し、前記信号出力部に出力することを特徴とする、パルス幅変調信号出力装置。
3. 第１クロック信号、および、当該第１クロック信号の周期よりも周期が長い第２クロック信号を出力するクロック発生部と、
   前記第１クロック信号のパルスをカウントする第１カウンタと、
   前記第２クロック信号のパルスをカウントする第２カウンタと、
   前記第１カウンタのカウント値が変化する複数の第１変化タイミングのうちのいずれかと、前記第２カウンタのカウント値が変化する複数の第２変化タイミングのうちのいずれかと、に基づいて、立ち上がりおよび立ち下がりのタイミングが規定されたパルス幅変調信号を出力する信号出力部と、
   前記信号出力部を制御して、パルス幅指定情報に応じたパルス幅を有するパルス幅変調信号を前記信号出力部に出力させるパルス制御部と、を備え、
   第１変化タイミングと第２変化タイミングとが揃う時間から、次に第１変化タイミングと第２変化タイミングとが揃う時間までの最小公倍数時間帯において、複数のパルス時間帯が異なる時間長で規定されており、
   前記パルス制御部は、
   前記パルス幅指定情報に基づき、前記複数のパルス時間帯のいずれかに基づいてパルス幅が定められたパルス幅変調信号を出力するよう前記信号出力部を制御し、
   前記信号出力部は、
   前記第１カウンタのカウント値が第１参照値である時に第１パルスを出力する第１変化点検出部と、
   前記第２カウンタのカウント値が第２参照値である時に第２パルスを出力する第２変化点検出部と、
   前記第１パルスまたは前記第２パルスに基づいて立ち上がり時間が規定され、前記第２パルスまたは前記第１パルスに基づいて立ち下がり時間が規定された信号を生成し、その信号の論理値を反転させるか否かを示す論理制御情報に基づいてパルス幅変調信号を生成して出力するパルス幅変調信号出力部と、を備えることを特徴とするパルス幅変調信号出力装置。
4. 請求項２または請求項３に記載のパルス幅変調信号出力装置において、
   前記パルス幅指定情報は正の整数Ｋで表され、前記第１クロック信号の周期と前記第２クロック信号の周期との差異を単位時間として、当該単位時間のＫ倍をパルス幅変調信号のパルス幅として指定する情報であり、
   前記最小公倍数時間帯は、Ｍを正の奇数として、前記第２クロック信号の周期の（Ｍ＋１）倍、かつ、前記第１クロック信号の周期のＭ倍であり、
   前記パルス制御部は、
   ［Ｋ ｍｏｄ Ｍ＋１］、［Ｋ ｍｏｄ Ｍ］、［Ｍ−Ｋ ｍｏｄ Ｍ］、および、［Ｍ＋１−Ｋ ｍｏｄ Ｍ＋１］の各演算結果を出力するモジュロ演算部と、
   前記パルス幅指定情報、および、前記モジュロ演算部の演算結果に基づいて、前記第１参照値、前記第２参照値、および、前記論理制御情報を生成する制御状態設定部と、
   を備え、
   前記パルス幅変調信号出力部は、
   前記第１パルス、前記第２パルス、および前記論理制御情報の他、前記最小公倍数時間帯の後半の開始タイミングを示す挿入パルスに基づいてパルス幅変調信号を生成して出力し、
   前記信号出力部は、
   前記第１カウンタのカウント値が（Ｍ＋１）／２であるとき、に前記挿入パルスを前記パルス幅変調信号出力部に出力する中間点検出部、
   を備えることを特徴とする、パルス幅変調信号出力装置。
5. 請求項４に記載のパルス幅変調信号出力装置において、
   前記パルス幅変調信号出力部は、
   前記第１パルス、前記第２パルス、または、前記挿入パルスに基づいて、セットまたはリセットされるフリップフロップと、
   前記論理制御情報に基づいて前記フリップフロップの出力信号の論理値を設定し、論理値が設定された前記フリップフリップの出力信号をパルス幅変調信号として出力する論理設定部と、
   を備えることを特徴とする、パルス幅変調信号出力装置。

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