JP4677265B2 - モータ駆動用集積回路 - Google Patents

Description

本発明は、モータ駆動用集積回路に関する。

モータ（例えば、センサレスの３相ブラシレスＤＣモータ）駆動装置は、例えば出力段として、電源電圧ＶＰと接地間ＶＳＳ間に直列接続され、その接続点にコイルの一端が接続された、電源電圧ＶＰ側のソース側トランジスタと、接地ＶＳＳ側のシンク側トランジスタと、を３相のコイルそれぞれについて有している。また、３相の各コイルの他端は共通に接続されている。なお、モータ駆動装置において、コイルを除く部分は、例えば同一チップ上に集積化されている（以下、集積回路のことをＩＣとする）。

ソース側トランジスタがオンした場合は電源電圧ＶＰ→ソース側トランジスタ→当該ソース側トランジスタと接続されたコイル、の向きの電流が流れる。一方シンク側トランジスタがオンした場合は、シンク側トランジスタが接続されたコイル→当該シンク側トランジスタ→接地ＶＳＳ、の向きの電流が流れる。そして、モータ駆動用集積回路は、３相のコイルに流れるコイル電流を所定の電気角ごとに順次切り替えることによってモータを駆動させている。図９はモータ駆動用集積回路の各相に流れる電流波形を説明するための図である。Ｕ相、Ｖ相、Ｗ相のモータコイルには、図９に示すように、ハイレベル（階段状波形の上部）、ミドルレベル（階段状波形の中央部）、ローレベル（階段状波形の下部）と順次切り替わるコイル電流が、それぞれ電気角１２０度の位相差をもって流れる。ここで、コイルを流れる電流がハイレベルとなるのは、当該コイルの一端に接続されたソース側トランジスタがオンしている期間であり、コイルを流れる電流がローレベルとなるのは、当該コイルの一端に接続されたシンク側トランジスタがオンしている期間である。また、コイルを流れる電流がミドルレベルとなるのは、当該コイルの一端に接続されたソース側トランジスタおよびシンク側トランジスタが共にオフしている期間である。

図８は、図９に示すＴ期間において３相のコイルに流れるコイル電流の変化を説明するための図である。Ｕ相コイル２に流れる電流はＴ期間にミドルレベルからハイレベルになり、Ｗ相コイル６に流れる電流はハイレベルからミドルレベルになる。Ｖ相コイル４に流れる電流はローレベルのままである。つまり、Ｖ相コイル４には、Ｗ相コイル６またはＵ相コイル２に流れる電流が流れ込むこととなる。このように、図９のＴ期間におけるコイルの通電の切り替えの場合、３相のコイルに流れる電流の径路は図８の破線方向から実線方向に切り替わることになる。尚、これは、Ｕ相コイル２またはＷ相コイル６からＶ相コイル４へ電流が流れ込む場合のみならず、Ｕ相コイル２またはＶ相コイル４からＷ相コイル６へ電流が流れ込む場合も、Ｖ相コイル４またはＷ相コイル６からＵ相コイル２へ電流が流れ込む場合についても同様のことが言える。

また、モータの駆動方法の一つとして、コイルに駆動電流を間欠的に供給してモータを駆動させるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｎ）制御が知られている。ＰＷＭ制御では、電気角６０度ごとの通電において駆動されるソース側トランジスタおよびシンク側トランジスタの何れか一方をＰＷＭ信号に応じて間欠的にオンオフする。そして、そのオンオフのデューティに応じた駆動電流をコイルに流してモータを駆動させる。このようなＰＷＭ制御を用いたモータ駆動用集積回路は、電力消費量が低いため、モータ駆動時の発熱を抑えることができる。

ところで、図９に示すように、コイルの通電の切り替え時にコイル電流が階段状に変化する場合には、モータの駆動が不安定になるとともにモータ駆動時にノイズが発生する。そこで、ＰＷＭ制御のモータ駆動用集積回路において、通電の切り替わり時におけるコイル電流（例えば図９のＴ期間のＵ相およびＷ相の電流）の変化を、滑らかにするソフトスイッチが知られている（例えば特許文献１参照）。

ソフトスイッチでは、例えばデューティが徐々に変化する矩形信号（以下ソフトスイッチ信号とする）を発生し、当該ソフトスイッチ信号と同じ周期のＰＷＭ信号とを合成した合成信号によって、コイルの通電の切り替わり時にコイルの通電を行う。

この、デューティが徐々に変化するソフトスイッチ信号は、例えばモータの回転速度に比例した周波数信号を逓倍した信号と、クロック信号に基づいて発生させることができる。
特開平６−１６５５７６号公報

ソフトスイッチに用いられるクロック信号およびＰＷＭ信号は、ＩＣの内部で発生させるか、またはＩＣの外部から入力することが可能である。
クロック信号およびＰＷＭ信号をＩＣの外部から入力する場合、入力用の端子が必要となる。よって端子数が増加するという問題点がある。また、クロック信号を、ＩＣの外部から取り込む場合、クロック信号が入力されなくなる可能性がある。クロック信号が入力されなくなるとＰＷＭ以外の動作も正常に行うことができなくなる。従って、クロック信号は、例えばＩＣ内部に発振回路を設け、発振回路から得ることが望ましい。

また、ＰＷＭ信号はクロック信号を分周することによって発生させることができるが、クロック信号をＩＣ内部で発生させ、さらにクロック信号を分周すると、ＩＣ内部の消費電力が大きくなるという問題がある。
従って、ＩＣの消費電力を抑えつつ、端子の数も少なくするためには、クロック信号をＩＣの内部で発生し、ＰＷＭ信号をＩＣの外部から取り込むことが望ましい。
ところが、この場合、クロック信号に基づいて得られるソフトスイッチ信号と、ＰＷＭ信号とは同期していないことになる。

図１０は、ソフトスイッチ信号と、ＰＷＭ信号が同期していない場合の合成信号を示す波形図である。なお、この合成信号は、ＰＷＭ信号とソフトスイッチ信号の論理積によって得られるものである。また、ＰＷＭ信号の周期とソフトスイッチ信号の周期は等しいこととする。ＩＣ外部から入力されるＰＷＭ信号と、ＩＣ内部で発生するクロック信号に基づいて得られるソフトスイッチ信号を合成した合成信号は、例えば図１０に示すようにハイレベルとローレベルが不規則に変化する信号となる。この合成信号を用いてコイルを通電するとモータ駆動時に雑音が発生する原因となる。

このように、クロック信号をＩＣの内部で発生し、ＰＷＭ信号をＩＣの外部から取り込む場合、ソフトスイッチ信号とＰＷＭ信号とが同期しなくなるため、合成信号のハイレベルとローレベルが不規則に変化することとなり、モータ駆動の音を最適に静音化できないという問題点があった。

そこで、本発明は、モータ駆動の音を静音化できるモータ駆動用集積回路を提供することを目的とする。

前記課題を解決するための主たる発明は、コイルに異なる方向の電流を順次供給する複数のトランジスタと、前記複数のトランジスタを切替駆動するための２値レベルの駆動信号を出力する出力回路と、第１周期の発振信号を発生する発振回路と、第２周期（＞前記第１周期）のＰＷＭ信号が入力される入力端子と、前記駆動信号のレベルが変化する前後に亘る所定期間（＞前記第２周期）において、前記発振信号に基づいて、デューティが可変となる前記第２周期の矩形信号を順次発生する矩形信号発生回路と、前記ＰＷＭ信号と前記矩形信号を同期させる同期回路と、前記所定期間において、同期している前記ＰＷＭ信号と前記矩形信号との論理積信号を前記駆動信号の代わりに選択する選択回路と、を備え、前記同期回路は、前記発振信号が変化するタイミングで、前記ＰＷＭ信号を保持するとともに出力するＤ型フリップフロップであり、前記ＰＷＭ信号を前記発振信号に同期させることを特徴とする。

本発明によれば、モータ駆動の音を静音化できる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝モータ駆動用集積回路の構成＝＝＝
図１、図２、図３を参照しつつ、本発明にかかるモータ駆動用集積回路について説明する。図１は、本発明にかかるモータ駆動用集積回路を説明するための回路ブロック図である。図２および図３は、本発明にかかるモータ駆動用集積回路を説明するための波形図である。なお、本実施形態においてモータは、ＰＷＭ制御のセンサレスモータ、例えば３相のブラシレスＤＣモータとする。また、図１に示すモータ駆動用集積回路において、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６を除く部分は、例えば同一チップ上に集積化されている。

Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６は、モータコイルであり、スター結線されるとともに電気角１２０度の位相差を有してステータに巻回されたものである。

Ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳとする）８は、電源電圧ＶＰからＵ相コイル２へコイル電流を供給するためのソース側トランジスタであり、ＮＭＯＳ１０は、Ｕ相コイル２から接地ＶＳＳへコイル電流を供給するためのシンク側トランジスタである。これらのＮＭＯＳ８、１０のドレイン・ソース路は電源電圧ＶＰと接地ＶＳＳの間に直列接続され、これらのＮＭＯＳ８、１０のドレイン・ソース接続部は、Ｕ相コイル２の一端と接続されている。ＮＭＯＳ１２は、電源電圧ＶＰからＶ相コイル４へコイル電流を供給するためのソース側トランジスタであり、ＮＭＯＳ１４は、Ｖ相コイル４から接地ＶＳＳへコイル電流を供給するためのシンク側トランジスタである。これらのＮＭＯＳ１２、１４のドレイン・ソース路は電源電圧ＶＰと接地ＶＳＳの間に直列接続され、これらのＮＭＯＳ１２、１４のドレイン・ソース接続部は、Ｖ相コイル４の一端と接続されている。ＮＭＯＳ１６は、電源電圧ＶＰからＷ相コイル６へコイル電流を供給するためのソース側トランジスタであり、ＮＭＯＳ１８は、Ｗ相コイル６から接地ＶＳＳへコイル電流を供給するためのシンク側トランジスタである。これらのＮＭＯＳ１６、１８のドレイン・ソース路は電源電圧ＶＰと接地ＶＳＳの間に直列接続され、これらのＮＭＯＳ１６、１８のドレイン・ソース接続部は、Ｗ相コイル６の一端と接続されている。そしてＮＭＯＳ８、１０、１２、１４、１６、１８が適宜のタイミングでオン／オフすると、モータは、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６にコイル電流が供給されて予め定められた方向へ回転（例えば正回転）することとなる。これにより、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６の一端には電気角１２０度の位相差を有するコイル電圧ＶＵ、ＶＶ、ＶＷが発生することとなる。なお、ソース側トランジスタ、シンク側トランジスタとして、ＭＯＳＦＥＴのみならず、バイポーラトランジスタを使用することも可能である。

コンパレータ２２Ｕは、＋（非反転入力）端子にコイル電圧ＶＵが印加されるとともに−（反転入力）端子に中性点電圧ＶＣＯＭが印加され、コイル電圧ＶＵと中性点電圧ＶＣＯＭを比較することによって、電気角１８０度のタイミングで変化する矩形の比較信号ＣＰＵを出力するものである。この比較信号ＣＰＵにはキックバックパルスＫＢに基づくパルスが重畳している。また、コンパレータ２２Ｖは、＋端子にコイル電圧ＶＶが印加されるとともに−端子に中性点電圧ＶＣＯＭが印加され、コイル電圧ＶＶと中性点電圧ＶＣＯＭを比較することによって、電気角１８０度のタイミングで変化する矩形の比較信号ＣＰＶを出力するものである。この比較信号ＣＰＶにはキックバックパルスＫＢに基づくパルスが重畳している。更に、コンパレータ２２Ｗは、＋端子にコイル電圧ＶＷが印加されるとともに−端子に中性点電圧ＶＣＯＭが印加され、コイル電圧ＶＷと中性点電圧ＶＣＯＭを比較することによって、電気角１８０度のタイミングで変化する矩形の比較信号ＣＰＷを出力するものである。この比較信号ＣＰＷにはキックバックパルスＫＢに基づくパルスが重畳している。なお、比較信号ＣＰＵ、ＣＰＶ、ＣＰＷはそれぞれ電気角１２０度の位相差を有する。

マスク回路２６は、コンパレータ２２Ｕの出力である比較信号ＣＰＵから矩形信号ＲＥ１に基づいてキックバックパルスＫＢと対応するノイズを除去（マスク）し、マスク信号ＵＭＡＳＫを生成して出力する。また、マスク回路２６は、コンパレータ２２Ｖの出力である比較信号ＣＰＶから矩形信号ＲＥ１に基づいてキックバックパルスＫＢと対応するノイズを除去（マスク）し、マスク信号ＶＭＡＳＫを生成して出力する。さらに、マスク回路２６は、コンパレータ２２Ｗの出力である比較信号ＣＰＷから矩形信号ＲＥ１に基づいてキックバックパルスＫＢと対応するノイズを除去（マスク）し、マスク信号ＷＭＡＳＫを生成して出力する。ここで、マスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、ＷＭＡＳＫは、電気角１２０度の位相差を有する。

さらに、マスク回路２６は、図３に示すように矩形の合成信号ＦＧの１／２周期内のうちの所定期間（例えばＲＥ１信号の１４パルス分）を示すＭＡＳＫ信号を発生し、タイミング合成回路５０に出力する。

合成回路２８は、マスク回路２６から出力されるマスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、ＷＭＡＳＫを合成し、電気角６０度のタイミングで変化する矩形の合成信号ＦＧを出力する。

逓倍回路３０は、合成回路２８から出力される合成信号ＦＧを逓倍することによって、合成信号ＦＧより高い周波数を有する矩形信号ＲＥ１を発生するものである。これにより、合成信号ＦＧの位相は矩形信号ＲＥ１の位相と一致しており、合成信号ＦＧの１／２周期は矩形信号ＲＥ１のｎ周期（例えば１６周期）と一致することとなる。なお、逓倍回路３０には、例えばアナログ信号処理をするＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、デジタル信号処理を実行するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を適用可能である。

センサレスロジック回路４０は、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６を適宜のタイミングで通電するための信号を出力するものである。つまり、センサレスロジック回路４０は、センサレスモータ自体が起動前のロータとステータの間の相対位置を特定できないことを考慮し、ロータが停止している場合、マスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、ＷＭＡＳＫの予め定められた初期レベル（例えば、ＵＭＡＳＫ＝“Ｌ”、ＶＭＡＳＫ＝“Ｌ”、ＷＭＡＳＫ＝“Ｈ”とする）から動作する。また、センサレスロジック回路４０は、通電信号ＵＬＯＧＩＣ１（＝ＵＭＡＳＫ−ＶＭＡＳＫ）、ＶＬＯＧＩＣ１（＝ＶＭＡＳＫ−ＷＭＡＳＫ）、ＷＬＯＧＩＣ１（＝ＷＭＡＳＫ−ＵＭＡＳＫ）を作成する。そして、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６が通電することにより、センサレスロジック回路４０は、通電信号ＵＬＯＧＩＣ１、ＶＬＯＧＩＣ１、ＷＬＯＧＩＣ１より遅延する通電信号ＵＬＯＧＩＣ２、ＶＬＯＧＩＣ２、ＷＬＯＧＩＣ２を出力する。

信号処理回路４４は、通電信号ＵＬＯＧＩＣ２、ＶＬＯＧＩＣ２、ＷＬＯＧＩＣ２から図３に示すＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの各信号を発生する。なお、ＵＨ信号はＵ相のソース側トランジスタＮＭＯＳ８を駆動するための信号であり、ＵＬ信号はＵ相のシンク側トランジスタＮＭＯＳ１０を駆動するための信号である。また、ＶＨ信号はＶ相のソース側トランジスタＮＭＯＳ１２を駆動するための信号であり、ＶＬ信号はＶ相のシンク側トランジスタＮＭＯＳ１４を駆動するための信号である。さらに、ＷＨ信号はＷ相のソース側トランジスタＮＭＯＳ１６を駆動するための信号であり、ＷＬ信号はＷ相のシンク側トランジスタＮＭＯＳ１８を駆動するための信号である。

ＲＥ１カウンタ３４（『第１カウンタ』）は、例えば４ビットのカウンタであり、逓倍回路３０から出力されるＲＥ１信号（『第３周期の信号』）のパルス数をカウントする。図６は、ＲＥ１カウンタ３４の構成の一例を示す図である。図６に示すＲＥ１カウンタ３４は、Ｄ型フリップフロップ回路（以下、ＤＦＦとする）７０、７２、７４、７６を備えている。そしてＤＦＦ７０、７２、７４、７６からＱ１、Ｑ２、Ｑ３、Ｑ４の４ビットの信号がカウント出力として出力される。Ｑ１〜Ｑ４の初期値が全て０であるとすると、ＲＥ１信号の立ち上がりエッジが加えられるたびに、Ｑ出力（Ｑ４、Ｑ３、Ｑ２、Ｑ１）は、（０、０、０、０）,（０、０、０、１）,（０、０、１、０）・・・とアップカウントしていく。

発振回路３８は、所定周期のクロック信号ＣＬＫ（『発振信号』）を発生する。

ＣＬＫカウンタ４２（『第２カウンタ』）は、ＲＥ１カウンタと同様のＤＦＦを有する、例えば４ビットのカウンタであり、クロック信号ＣＬＫのパルス数を、例えば０から１５までカウントすることを繰り返して行う。

コンパレータ４６（『第２コンパレータ』）の＋端子にはＣＬＫカウンタ４２のカウント出力が入力され、コンパレータ４６の−端子にはＲＥ１カウンタ３４のカウント出力が入力される。そして、コンパレータ４６はＲＥ１カウンタ３４のカウント値がＣＬＫカウンタ４２のカウント値より大きい場合は「Ｌ」を出力し、ＲＥ１カウンタ３４のカウント値がＣＬＫカウンタ４２のカウント値より小さい場合は「Ｈ」を出力する。

コンパレータ４８（『第１コンパレータ』）の＋端子にはＲＥ１カウンタ３４のカウント出力が入力され、コンパレータ４８の−端子にはＣＬＫカウンタ４２のカウント出力が入力される。そして、コンパレータ４８はＲＥ１カウンタ３４のカウント値がＣＬＫカウンタ４２のカウント値より大きい場合は「Ｈ」を出力し、ＲＥ１カウンタ３４のカウント値がＣＬＫカウンタ４２のカウント値より小さい場合は「Ｌ」を出力する。

タイミング合成回路５０は、ＭＡＳＫ信号、および信号処理回路４４から出力される２値レベルのＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの各信号（『駆動信号』）に基づいて、切替信号Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６を発生する。

切替回路５２は、切替信号Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６に応じて、信号処理回路４４の出力信号と、コンパレータ４６の出力信号と、コンパレータ４８の出力信号とを適宜切り替えてＰＷＭ合成回路５４に出力するものである。

ＤＦＦ６０（『同期回路』）は、データ入力（以下Ｄ入力とする）にＰＷＭ信号入力端子（『入力端子』）を介してクロック信号ＣＬＫより長い周期（『第２周期』）のＰＷＭ信号が印加され、クロック入力（以下Ｃ入力とする）にはクロック信号ＣＬＫが印加される。そしてＤＦＦ６０は、クロック信号ＣＬＫが変化するタイミングでＰＷＭ信号を保持するとともにＱ出力から出力する。

ＰＷＭ合成回路５４は、切替回路５２において信号処理回路４４側が選択された場合は、信号処理回路４４の出力信号と、ＰＷＭ信号とに基づいてＭＯＳＦＥＴ８、１０、１２、１４、１６、１８を駆動する信号を出力する。また、ＰＷＭ合成回路５４は、切替回路５２においてコンパレータ４６、４８側が選択された場合は、コンパレータ４６、４８から出力される矩形信号と、ＰＷＭ信号とに基づいてＭＯＳＦＥＴ８、１０、１２、１４、１６、１８を駆動する信号を出力する。

なお、センサレスロジック回路４０、および信号処理回路４４は出力回路を構成し、また、切替回路５２およびＰＷＭ合成回路５４は、選択回路を構成している。さらに、ＲＥ１カウンタ３４、ＣＬＫカウンタ４２、コンパレータ４６およびコンパレータ４８は矩形信号発生回路を構成している。

＝＝＝コンパレータ４６、４８＝＝＝
図４はコンパレータ４６、４８の出力を説明するための図である。コンパレータ４６、４８はＲＥ１カウンタ３４のカウント出力とＣＬＫカウンタ４２のカウント出力との大小比較を行うものである。なお、ＣＬＫカウンタ４２は、クロック信号ＣＬＫのパルス数をカウントし、ＲＥ１カウンタ３４はＲＥ１信号のパルス数をカウントする。

本実施形態ではＰＷＭカウンタ４２、ＲＥ１カウンタ３４はともに４ビットであることとする。ＣＬＫカウンタ４２はクロック信号ＣＬＫのパルスを１６カウントした後にリセットされ、再度カウントを開始する。また、ＲＥ１カウンタはＲＥ１信号のパルス数を所定値までカウントした後にリセットされ、再度カウントを開始する。ここで、矩形信号ＲＥ１はモータの回転速度に比例して周期が変化する信号ある。また、クロック信号ＣＬＫは、矩形信号ＲＥ１の周期（『第３周期』）より短い一定周期の信号である。よってＰＷＭカウンタ４２とＲＥ１カウンタ３４のカウント出力は、例えば図４に示すような関係となる。そして、この２つのカウンタのカウント出力の大小比較をすることによって、コンパレータ４８からは徐々にデューティが増加するソフトスイッチ信号が出力され、コンパレータ４６からは徐々にデューティが減少するソフトスイッチ信号が出力される。

＝＝＝切替回路およびＰＷＭ合成回路＝＝＝
図３および図５を参照しつつ、切替回路５２およびＰＷＭ合成回路５４について説明する。なお、図５は切替回路５２とＰＷＭ合成回路５４の構成の一例を示す回路図である。

切替回路５２は複数のＮＡＮＤ回路と複数のインバータ回路を備えている。この切替回路５２において、各出力トランジスタ（ＮＭＯＳ８、１０、１２、１４、１６、１８）に対する部分の構成は同じなので、便宜上、ＮＭＯＳ８に対応する部分（図５の一点鎖線部分）のみについて説明する。

インバータ回路１０４はＭ１信号を反転させる。
ＮＡＮＤ回路１０２は、ＵＨ信号とインバータ回路１０４の出力が共にハイレベル（以下「Ｈ」とする）のときにローレベル（以下「Ｌ」とする）を出力し、それ以外の場合「Ｈ」を出力する。
ＮＡＮＤ回路１０６は、コンパレータ４８の出力とＭ１信号が共に「Ｈ」のときに「Ｌ」を出力し、それ以外の場合「Ｈ」を出力する。
ＮＡＮＤ回路１０８は、ＮＡＮＤ回路１０２の出力とＮＡＮＤ回路１０６の出力が共に「Ｈ」のときに「Ｌ」を出力し、それ以外の場合「Ｈ」を出力する。

インバータ回路１５２はＭ２信号を反転させる。
ＮＡＮＤ回路１５０は、ＮＡＮＤ回路１０８の出力とインバータ回路１５２の出力が共に「Ｈ」のときに「Ｌ」を出力し、それ以外の場合「Ｈ」を出力する。
ＮＡＮＤ回路１５４は、コンパレータ４６の出力とＭ２信号が共に「Ｈ」のときに「Ｌ」を出力し、それ以外の場合「Ｈ」を出力する。
ＮＡＮＤ回路１５６は、ＮＡＮＤ回路１５０の出力とＮＡＮＤ回路１５４の出力が共に「Ｈ」のときに「Ｌ」を出力し、それ以外の場合「Ｈ」を出力する。

次に、ＵＨ信号に対応する部分の動作について説明する。

≪ＴＡ期間の場合≫
図３に示すようにＴＡ期間ではＵＨ信号が「Ｌ」から「Ｈ」に変化する。またＴＡ期間では切替信号Ｍ１が「Ｈ」となり、切替信号Ｍ２が「Ｌ」となる。
切替信号Ｍ１が「Ｈ」となることによって、インバータ回路１０４の出力は「Ｌ」となる。従って、ＮＡＮＤ回路１０２の出力は「Ｈ」に固定となる。
ＮＡＮＤ回路１０６の出力は、コンパレータ４８の出力が「Ｌ」のときには「Ｈ」となり、コンパレータ４８の出力が「Ｈ」のときには「Ｌ」となる。
ＮＡＮＤ回路１０８の出力は、ＮＡＮＤ回路１０２の出力が「Ｈ」なので、ＮＡＮＤ回路１０６の出力が「Ｌ」のときには「Ｈ」となり、ＮＡＮＤ回路１０６の出力が「Ｈ」のときには「Ｌ」となる。従って、コンパレータ４８の出力がＮＡＮＤ回路１０８から出力されることとなる。
また、前述のようにＴＡ期間では切替信号Ｍ２は「Ｌ」である。よってインバータ回路５２の出力は「Ｈ」となり、ＮＡＮＤ回路１５４の出力は「Ｈ」に固定となる。
従って、ＮＡＮＤ回路１０８の出力が「Ｈ」のときには、ＮＡＮＤ回路１５０の出力が「Ｌ」となり、ＮＡＮＤ回路１５６の出力は「Ｈ」となる。一方、ＮＡＮＤ回路１０８の出力が「Ｌ」のときには、ＮＡＮＤ回路１５０の出力が「Ｈ」となり、ＮＡＮＤ回路１５６の出力は「Ｌ」となる。
従って、ＴＡ期間では、コンパレータ４８の出力がＮＡＮＤ回路１５６から出力されることとなる。

≪ＴＣ期間の場合≫
図３に示すようにＴＣ期間ではＵＨ信号が「Ｈ」から「Ｌ」に変化する。また、ＴＣ期間では、切替信号Ｍ１が「Ｌ」となり、切替信号Ｍ２が「Ｈ」となる。
切替信号Ｍ２が「Ｈ」となることによって、インバータ回路１５２の出力は「Ｌ」となる。従って、ＮＡＮＤ回路１５０の出力は「Ｈ」に固定となる。
ＮＡＮＤ回路１５４の出力は、コンパレータ４６の出力が「Ｌ」のときには「Ｈ」となり、コンパレータ４６の出力が「Ｈ」のときには「Ｌ」となる。
ＮＡＮＤ回路１５６の出力は、ＮＡＮＤ回路１５０が「Ｈ」なので、ＮＡＮＤ回路１５４の出力が「Ｈ」のときには「Ｌ」となり、ＮＡＮＤ回路１５４の出力が「Ｌ」のときには「Ｈ」となる。
従って、ＴＣ期間では、コンパレータ４６の出力がＮＡＮＤ回路１５６から出力されることとなる。

≪ＴＡ期間、ＴＣ期間以外の場合≫
ＴＡ期間、ＴＣ期間以外では、図３に示すように切替信号Ｍ１、Ｍ２は共に「Ｌ」となる。
切替信号Ｍ１が「Ｌ」となることによって、ＮＡＮＤ回路１０６の出力は「Ｈ」に固定となる。
また、切替信号Ｍ２が「Ｌ」となることによって、ＮＡＮＤ回路１５４の出力は「Ｈ」に固定となる。
また、切替信号Ｍ１が「Ｌ」なので、インバータ回路１０４の出力は「Ｈ」となり、切替信号Ｍ２が「Ｌ」なのでインバータ回路１５２の出力は「Ｈ」となる。
従って、ＵＨ信号が「Ｈ」の場合、ＮＡＮＤ回路１０２の出力が「Ｌ」、ＮＡＮＤ回路１０８の出力が「Ｈ」、ＮＡＮＤ回路１５０の出力が「Ｌ」、ＮＡＮＤ回路１５６の出力が「Ｈ」となる。
ＵＨ信号が「Ｌ」の場合、ＮＡＮＤ回路１０２の出力が「Ｈ」、ＮＡＮＤ回路１０８の出力が「Ｌ」、ＮＡＮＤ回路１５０の出力が「Ｈ」、ＮＡＮＤ回路１５６の出力が「Ｌ」となる。
従って、ＴＡ期間およびＴＣ期間以外では、ＵＨ信号がＮＡＮＤ回路１５６から出力されることとなる。

同様に、ＮＡＮＤ回路１６４の出力は、切替信号Ｍ３が「Ｈ」となるＴＤ期間にはコンパレータ４８の出力となり、切替信号Ｍ４が「Ｈ」となるＴＦ期間にはコンパレータ４６の出力となる。そして、ＴＤ期間、ＴＦ期間以外では、ＵＬ信号となる。
ＮＡＮＤ回路１７２の出力は、切替信号Ｍ２が「Ｈ」となるＴＣ期間にはコンパレータ４８の出力となり、切替信号Ｍ５が「Ｈ」となるＴＥ期間にはコンパレータ４６の出力となる。そして、ＴＣ期間、ＴＥ期間以外では、ＶＨ信号となる。
ＮＡＮＤ回路１８０の出力は、切替信号Ｍ４が「Ｈ」となるＴＦ期間にはコンパレータ４８の出力となり、切替信号Ｍ６が「Ｈ」となるＴＢ期間にはコンパレータ４６の出力となる。そして、ＴＦ期間、ＴＢ期間以外では、ＶＬ信号となる。
ＮＡＮＤ回路１８８の出力は、切替信号Ｍ５が「Ｈ」となるＴＥ期間にはコンパレータ４８の出力となり、切替信号Ｍ１が「Ｈ」となるＴＡ期間にはコンパレータ４６の出力となる。そして、ＴＥ期間、ＴＡ期間以外では、ＷＨ信号となる。
ＮＡＮＤ回路１９６の出力は、切替信号Ｍ６が「Ｈ」となるＴＢ期間にはコンパレータ４８の出力となり、切替信号Ｍ３が「Ｈ」となるＴＤ期間にはコンパレータ４６の出力となる。そして、ＴＢ期間、ＴＤ期間以外では、ＷＬ信号となる。

このように、切替回路５２は、ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの各信号が「Ｌ」から「Ｈ」に変化する前後に亘る所定期間にはコンパレータ４８側に切替を行い、「Ｈ」から「Ｌ」に変化する前後に亘る所定期間にはコンパレータ４６側に切替を行う。また、それ以外の期間には、信号処理回路４４の出力を出力する。

ＰＷＭ合成回路５４は、図５に示すようにＡＮＤ回路２０２、２０４、２０６、２０８、２１０、２１２を備えている。
ＡＮＤ回路２０２は、ＮＡＮＤ回路１５６の出力とＰＷＭ信号との論理積をＮＭＯＳ８に出力する。
ＡＮＤ回路２０４は、ＮＡＮＤ回路１６４の出力とＰＷＭ信号との論理積をＮＭＯＳ１０に出力する。
ＡＮＤ回路２０６は、ＮＡＮＤ回路１７２の出力とＰＷＭ信号との論理積をＮＭＯＳ１２に出力する。
ＡＮＤ回路２０８は、ＮＡＮＤ回路１８０の出力とＰＷＭ信号との論理積をＮＭＯＳ１４に出力する。
ＡＮＤ回路２１０は、ＮＡＮＤ回路１８８の出力とＰＷＭ信号との論理積をＮＭＯＳ１６に出力する。
ＡＮＤ回路２１２は、ＮＡＮＤ回路１９６の出力とＰＷＭ信号との論理積をＮＭＯＳ１８に出力する。

＝＝＝モータ駆動用集積回路の動作＝＝＝
図１、図３および図７を参照しつつ、本発明のモータ駆動用集積回路の動作について説明する。なお、図７は、本発明にかかるモータ駆動用集積回路の合成信号を示す波形図である。

合成回路２８においてマスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、およびＷＭＡＳＫが合成されて合成信号ＦＧが生成され、逓倍回路３０に出力される。なお、この合成信号ＦＧの立ち上がりおよび立ち下がりの変化は、コイル電圧ＶＵ、ＶＶ、ＶＷのゼロクロスと一致するものである。

逓倍回路３０は、合成信号ＦＧを当該合成信号ＦＧの整数倍、例えば１６倍の周期の矩形信号ＲＥ１に逓倍するものである。すなわち、合成信号ＦＧの立ち上がりと立ち下がりとの間の１／２周期には、１６周期（１６パルス）の矩形信号ＲＥ１が発生することになる。逓倍回路３０は、実際には、直前の１／２周期が次の１／２周期の動作に反映される。具体的には、期間Ｔ１における合成信号ＦＧの１／２周期が「ｂ」である場合、次の期間Ｔ２では、「ｂ」期間内に１６パルスを発生させるべく逓倍回路３０が動作する。

矩形信号ＲＥ１は、マスク回路２６に入力され比較信号ＣＰＵ、ＣＰＶ、ＣＰＷからキックバックパルスＫＢと対応するノイズを除去（マスク）するために用いられる。そしてマスク回路２６において比較信号ＣＰＵ、ＣＰＶ、ＣＰＷからキックバックパルスＫＢと対応するノイズが除去されたマスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、ＷＭＡＳＫが生成される。また、マスク回路２６では矩形信号ＲＥ１に基づいてＭＡＳＫ信号が生成される。ＭＡＳＫ信号が「Ｈ」となる期間は、合成信号ＦＧの１／２周期内において、ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬの各信号のレベルが変化する前後に亘る期間を示している。

また、マスク信号ＵＭＡＳＫ、ＶＭＡＳＫ、ＷＭＡＳＫに基づいて、センサレスロジック回路４０からＵＬＯＧＩＣ２、ＶＬＯＧＩＣ２、ＷＬＯＧＩＣ２が出力される。そして、信号処理回路４４から、ＮＭＯＳ８、１０、１２、１４、１６、１８を駆動するための２値レベルの信号、ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬが出力される。

切替回路５２において、信号処理回路４４の出力のうち、ＭＡＳＫ信号が「Ｈ」の期間に出力レベルが変化する信号は、タイミング合成回路５０から出力される切替信号Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６によって、コンパレータ４６またはコンパレータ４８の出力に切り替えられる。例えば図３のＴＡ期間ではＵＨ信号が「Ｌ」から「Ｈ」になり、ＷＨ信号が「Ｈ」から「Ｌ」になる。ＵＨ信号は、Ｍ１信号が「Ｈ」となることによって、徐々にデューティが増加するコンパレータ４８の出力に切り替えられ、さらに、ＷＨ信号は、Ｍ１信号が「Ｈ」となることによって、徐々にデューティの減少するコンパレータ４６の出力に切り替えられる。

この切替回路５２から出力される、コンパレータ４６、４８の出力または信号処理回路４４の出力と、ＰＷＭ信号との合成がＰＷＭ合成回路５４で行われる。そして、その合成信号によって、ＮＭＯＳ８、１０、１２、１４、１６、１８が適宜のタイミングで駆動されることとなる。

ＤＦＦ６０から出力されるＰＷＭ信号は、クロック信号ＣＬＫに同期した信号となっている。よって、図７に示すように、コンパレータ４６およびコンパレータ４８から出力されるソフトスイッチ信号と、ＰＷＭ信号も同期していることとなる。そして、このＰＷＭ信号とソフトスイッチ信号を合成することにより、デューティが規則的に変化する合成信号を発生させることができる。

このように、クロック信号をＩＣの内部で発生し、ＰＷＭ信号を外部から入力した場合においても、ＤＦＦ６０によってソフトスイッチ信号と、ＰＷＭ信号とを同期させることが可能となる。よって、効果的にソフトスイッチを行うことができ、モータ駆動の音を静音化することができる。

＝＝＝その他の実施形態＝＝＝
本発明のモータ駆動用集積回路は３相センサレスモータ以外にも使用することができる。例えば、ステータに対するロータの相対位置を検出するホール素子を有する３相モータにも使用することができる。
また、単相モータにおいても、コイルに流れる電流の切り替わりの前後に亘る所定期間の電流を徐々に変化させることによって、モータ駆動の音を静音化することができる。

以上、説明したように、ＰＷＭ信号をクロック信号ＣＬＫに同期させることで、ＰＷＭ信号とソフトスイッチ信号を同期させることができる。よって、クロック信号ＣＬＫをＩＣの内部で発生し、ＰＷＭ信号をＩＣの外部から入力する場合においても、モータ駆動の音を効果的に静音化することができる。
また、ＤＦＦ６０を用いることによって、簡素な構成でＰＷＭ信号をクロック信号に同期させることができる。

また、クロック信号ＣＬＫのパルス数をカウントする、例えば４ビットのＣＬＫカウンタ４２の出力と、クロック信号ＣＬＫと周期の異なるＲＥ１信号のパルス数をカウントする、例えば４ビットのＲＥ１カウンタの出力を比較することによって、徐々にデューティが変化するソフトスイッチ信号を発生することができる。さらに、コンパレータ４８では徐々にデューティが増加するソフトスイッチ信号を発生することができ、コンパレータ４６では徐々にデューティが減少するソフトスイッチ信号を発生することができる。そして、切替回路５２によって、ＭＡＳＫ信号が「Ｈ」となる期間に、タイミング合成回路５０から出力される切替信号に応じて、信号処理回路４４の出力のうち「Ｌ」から「Ｈ」になる信号をコンパレータ４８の出力に切り替え、信号処理回路４４の出力のうち「Ｈ」から「Ｌ」になる信号をコンパレータ４６の出力に切り替えることができる。

また、切替回路５２から出力されるコンパレータ４６の出力またはコンパレータ４８の出力と、ＤＦＦ６０から出力されるＰＷＭ信号を同期させることができる。よって、ＰＷＭ合成回路５４で合成した合成信号によって、通電の切り替わりにおける電流の変化を滑らかにすることができる。

以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明にかかるモータ駆動用集積回路を説明するための回路ブロック図である。 本発明にかかるモータ駆動用集積回路を説明するための波形図である。 本発明にかかるモータ駆動用集積回路を説明するための波形図である。 コンパレータ４６、４８の出力を説明するための図である。 切替回路とＰＷＭ合成回路の構成の一例を示す回路図である。 ＲＥ１カウンタの構成の一例を示す図である。 本発明にかかるモータ駆動用集積回路の合成信号を示す波形図である。 ３相のコイルに流れるコイル電流の変化を説明するための図である。 モータ駆動用集積回路の各相に流れる電流波形を説明するための図である。 ソフトスイッチ信号と、ＰＷＭ信号が同期していない場合の合成信号を示す波形図である。

符号の説明

２ Ｕ相コイル
４ Ｖ相コイル
６ Ｗ相コイル
８、１０、１２、１４、１６、１８ ＮＭＯＳ
２２Ｕ、２２Ｖ、２２Ｗ コンパレータ
２６ マスク回路
２８ 合成回路
３０ 逓倍回路
３４ ＲＥ１カウンタ
３８ 発振回路
４０ センサレスロジック回路
４２ ＣＬＫカウンタ
４４ 信号処理回路
４６、４８ コンパレータ
５０ タイミング合成回路
５２ 切替回路
５４ ＰＷＭ合成回路
６０、７０、７２、７４、７６ ＤＦＦ

Claims (4)

1. コイルに異なる方向の電流を順次供給する複数のトランジスタと、
   前記複数のトランジスタを切替駆動するための２値レベルの駆動信号を出力する出力回路と、
   第１周期の発振信号を発生する発振回路と、
   第２周期（＞前記第１周期）のＰＷＭ信号が入力される入力端子と、
   前記駆動信号のレベルが変化する前後に亘る所定期間（＞前記第２周期）において、前記発振信号に基づいて、デューティが可変となる前記第２周期の矩形信号を順次発生する矩形信号発生回路と、
   前記ＰＷＭ信号と前記矩形信号を同期させる同期回路と、
   前記所定期間において、同期している前記ＰＷＭ信号と前記矩形信号との論理積信号を前記駆動信号の代わりに選択する選択回路と、
   を備え、
   前記同期回路は、前記発振信号が変化するタイミングで、前記ＰＷＭ信号を保持するとともに出力するＤ型フリップフロップであり、前記ＰＷＭ信号を前記発振信号に同期させる
   ことを特徴とするモータ駆動用集積回路。
2. 前記矩形信号発生回路は、
   第３周期（＞前記第１周期）の信号を用いて前記所定期間をカウントする第１カウンタと、
   前記第１周期の発振信号を用いて前記第２周期を繰り返し計数する第２カウンタと、
   前記第１カウンタの計数値と前記第２カウンタの計数値とを比較して前記矩形信号を出力するコンパレータと、
   を有することを特徴とする請求項１に記載のモータ駆動用集積回路。
3. 前記デューティは、前記複数のトランジスタを駆動するためのデューティであり、
   前記コンパレータは、前記第２周期ごとに前記デューティが増加する矩形信号を出力する第１コンパレータと、前記第２周期ごとに前記デューティが減少する矩形信号を出力する第２コンパレータと、からなり、
   前記選択回路は、前記駆動信号のレベルが立ち上がる前後に亘る所定期間では、前記第１コンパレータが出力する矩形信号と前記ＰＷＭ信号との論理積信号を選択し、前記駆動信号のレベルの立ち下がる前後に亘る所定期間では、前記第２コンパレータが出力する矩形信号と前記ＰＷＭ信号との論理積信号を選択する、
   ことを特徴とする請求項２に記載のモータ駆動用集積回路。
4. 前記選択回路は、
   前記所定期間以外のときに前記駆動信号を選択し、前記所定期間のときに前記矩形信号を選択する切替回路と、
   前記切替回路の出力信号と前記ＰＷＭ信号との論理積信号を出力するＰＷＭ合成回路と、
   を有することを特徴とする請求項１乃至３の何れかに記載のモータ駆動用集積回路。

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