JP2007037388A - モータ駆動装置 - Google Patents

Abstract

【課題】モータの回転位置に応じてコイルに流れる駆動電流を可変とし、モータ駆動の音を静音化する。
【解決手段】モータの回転位置に応じた電圧値となる回転位置信号の所定期間における最小電圧と最大電圧との間の電圧を分割し、当該分割して得られる複数の基準電圧を一方の電圧側または他方の電圧側から選択的に発生する基準電圧発生回路と、前記所定期間において、前記回転位置信号の電圧と、選択的に発生する前記複数の基準電圧とを順次比較する比較回路と、前記回転位置信号の電圧が前記基準電圧を超えたときの前記比較回路の比較結果に基づいて、前記基準電圧発生回路が次に発生すべき前記基準電圧を選択する選択回路と、前記基準電圧発生回路が前記複数の基準電圧を選択的に発生する各期間において、コイルに供給する電流を可変とする制御回路と、を備えた。
【選択図】 図１

Description

本発明は、モータ駆動装置に関する。

モータ（例えば、ホール素子を用いた３相ブラシレスＤＣモータ）の駆動装置は、例えば出力段として、電源電圧ＶＣＣと接地ＶＳＳとの間に直列接続され、その接続点にコイルの一端が接続された、電源電圧ＶＣＣ側のソース側トランジスタと、接地ＶＳＳ側のシンク側トランジスタと、を３相のコイルそれぞれについて有している。また、３相の各コイルの他端は共通に接続されている（以下中性点とする）。

そして、ある相（例えばＵ相）のソース側トランジスタと他の相（例えばＶ相）のシンク側トランジスタがオンすることにより、電源電圧ＶＣＣ→Ｕ相のソース側トランジスタ→Ｕ相コイル→中性点→Ｖ相コイル→Ｖ相のシンク側トランジスタ→接地ＶＳＳの径路の電流が流れる。モータ駆動装置は、３相のコイルに流れる駆動電流を所定の電気角（例えば１２０度）ごとに順次切り替えることによってモータを駆動させている。この切り替えによりＵ相、Ｖ相、Ｗ相のコイルには、ハイレベル、ミドルレベル、ローレベルと階段状に切り替わる電流が、それぞれ電気角１２０度の位相差をもって供給されることになる。ここで、コイルに供給される電流がハイレベルとなるのは、当該コイルの一端に接続されたソース側トランジスタがオンしている期間であり、コイルに供給される電流がローレベルとなるのは、当該コイルの一端に接続されたシンク側トランジスタがオンしている期間である。また、コイルに供給される電流がミドルレベルとなるのは、当該コイルの一端に接続されたソース側トランジスタおよびシンク側トランジスタが共にオフしている期間である。

ところが、上述のようにコイルに流れる駆動電流が階段状に変化すると、モータの駆動が不安定になるとともにモータ駆動時にノイズが発生するという問題が発生する。
そこで、コイルに駆動電流を間欠的に供給してモータを駆動させるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御を用いることによって、コイルに流れる駆動電流の変化を滑らかにし、モータ駆動の音を静音化する方法が提案されている（例えば特許文献１参照）。

従来のＰＷＭ制御のモータ駆動装置では、モータの回転部分であるロータの周辺に取り付けられたホール素子から得られるモータの回転に同期した正弦波の信号と、所定の三角波の信号との大小比較を行い、その大小比較結果から得られるパルスのデューティ比に応じてソース側トランジスタとシンク側トランジスタを相補的にオン／オフさせて、コイルに駆動電流を流し、モータを駆動していた。すなわち、コイルに流れる駆動電流が、ホール素子から得られる正弦波に近くなるようにパルスのデュ−ティ比を制御していた。
特開２００２−２１８７８３号公報

前述の従来のモータ駆動装置では、ホール素子から得られる正弦波の波形と所定の三角波との交点によってＰＷＭ制御のデューティ比が決まることになる。例えば、正弦波の信号が所定の三角波より大きい部分が多い場合はデューティ比が大きくなり、逆に正弦波の信号が所定の三角波より大きい部分が少ない場合はデューティ比が小さくなる。そのため、ＰＷＭ制御のデューティ比はモータの回転位置によって一義的に決まり、コイルに流れる駆動電流を操作することが出来ないという問題点があった。
また、コイルに流れる駆動電流がモータの回転位置によって一義的に決まるため、モータ駆動の音の静音化に限界があるという問題点があった。

そこで、本発明は、コイルに流れる駆動電流をモータの回転位置に応じて可変とすることで、さらにモータ駆動の音を静音化することができるモータ駆動装置を提供することを目的とする。

前記課題を解決するための主たる発明は、モータの回転位置に応じた電圧値となる回転位置信号を発生する回転位置信号発生回路と、前記回転位置信号に応じた電流をコイルに供給する出力回路と、を有するモータ駆動装置であって、所定期間における前記回転位置信号の最小電圧と最大電圧との間の電圧を分割し、当該分割して得られる複数の基準電圧を一方の電圧側または他方の電圧側から選択的に発生する基準電圧発生回路と、前記所定期間において、前記回転位置信号の電圧と、選択的に発生する前記複数の基準電圧とを順次比較する比較回路と、前記回転位置信号の電圧が前記基準電圧を超えたときの前記比較回路の比較結果に基づいて、前記基準電圧発生回路が次に発生すべき前記基準電圧を選択する選択回路と、前記基準電圧発生回路が前記複数の基準電圧を選択的に発生する各期間において、前記コイルに供給する電流を可変とする制御回路と、を備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、コイルに流れる駆動電流をモータの回転位置に応じて任意に可変とすることができ、モータ駆動の音を静音化することができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝モータ駆動装置の構成＝＝＝
図１を参照しつつ、本発明に係るモータ駆動装置について説明する。図１は、本発明のモータ駆動装置の構成の一例を示すブロック図である。なお、図１において、ホール素子８、１０、１２、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６を除く部分は、例えば同一チップ上に集積化されている。

図１において、Ｕ相コイル２、Ｖ相コイル４、Ｗ相コイル６は、スター結線されるとともに、電気角１２０度の位相差を有してステータに巻回されたものである。
ホール素子８、１０、１２は、電気角１２０度の位相差を生じるロータの外周位置に設けられており、ロータが回転したときの磁極の変化に応じて、電気角１２０度の位相差を有する正弦波形のホール信号を出力するものである。

ホールアンプ（『回転位置信号発生回路』）１４、１６、１８は、微小な振幅を有するホール信号を増幅するものである。とくに、ホールアンプ１４、１６、１８は、後段のロジック回路２０において、ホール信号に基づくロジック処理が可能となるまで、ホール信号の振幅を増幅する。
ホールアンプ１４は、Ｕ相のホール素子８から正弦波形のホール信号を入力し、一定電圧振幅に増幅したＵ信号を出力する。
ホールアンプ１６は、Ｖ相のホール素子１０から正弦波形のホール信号を入力し、一定電圧振幅に増幅したＶ信号を出力する。
ホールアンプ１８は、Ｗ相のホール素子１２から正弦波形のホール信号を入力し、一定電圧振幅に増幅したＷ信号を出力する。

尚、Ｕ信号、Ｖ信号、Ｗ信号（『回転位置信号』）は、それぞれモータの回転位置に応じた電圧値となる。
ロジック回路２０は、Ｕ信号、Ｖ信号、Ｗ信号を入力するとともに、信号処理回路３６から出力されるＳ１〜Ｓ４信号に応じて、モータの回転における任意の区間を判別する。また、ロジック回路２０には判別された区間に対応するデューティ比が予め設定されており、ロジック回路２０は、前記デューティ比を出力回路２２、２４、２６に出力する。

出力回路２２、２４、２６はＰＷＭ制御によって動作し、従来例と同様に電源電圧ＶＣＣと接地間ＶＳＳ間に直列接続され、その接続点にコイルの一端が接続された、電源電圧ＶＣＣ側のソース側トランジスタと、接地ＶＳＳ側のシンク側トランジスタと、を有している。そして、ソース側トランジスタとシンク側トランジスタは相補的にオン／オフする。例えば、パルス信号のデューティ比に応じてシンク側トランジスタが間欠的にオン、オフする。そして、そのデューティ比に応じた駆動電流が各相のコイルに供給される。

出力回路２２は、ロジック回路２０の出力に応じてＵ相コイル２に駆動電流を供給する。

出力回路２４は、ロジック回路２０の出力に応じてＶ相コイル４に駆動電流を供給する。
出力回路２６は、ロジック回路２０の出力に応じてＷ相コイル６に駆動電流を供給する。
信号処理回路３６は、Ｕ信号、Ｖ信号、Ｗ信号、クロック信号ＣＬＫに基づいて、ＰＷＭ制御におけるデューティ比を定めるためのＳ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号を出力するものである。

＝＝＝信号処理回路＝＝＝
信号処理回路３６は、入力切替回路１０２、パルス発生回路１０４、基準電圧発生回路１０６、選択回路１０８、コンパレータ（『比較回路』）１３０を有している。

入力切替回路１０２は、Ｕ信号、Ｖ信号、Ｗ信号のうちの何れかを適宜のタイミングで切り替えて出力する。また入力切替回路１０２はＵ信号、Ｖ信号、Ｗ信号に基づいて得られる２値信号の、ＵＣ信号、ＶＣ信号、ＷＣ信号をパルス発生回路１０４に出力する。

パルス発生回路１０４は、ＵＣ信号、ＶＣ信号、ＷＣ信号とクロックＣＬＫに基づいて、電気角１２０度ごとにパルスが発生するリセット信号を出力する。
コンパレータ１３０の反転入力端子（以下、−端子とする）には基準電圧発生回路１０６の出力電圧（『基準電圧』）が印加される。また、コンパレータ１３０の非反転入力端子（以下、＋端子とする）には入力切替回路１０２の出力電圧が印加される。そして、コンパレータ１３０は基準電圧発生回路１０６の出力電圧と入力切替回路１０２の出力電圧との大小比較を行い、その比較結果をＣＯＵＴとして出力する。

選択回路１０８は、コンパレータ１３０の出力ＣＯＵＴとパルス発生回路１０４からのリセット信号に基づいて基準電圧発生回路１０６の出力電圧を選択する。
基準電圧発生回路１０６は、Ｕ信号、Ｖ信号、Ｗ信号における所定期間の最小電圧と最大電圧との間を複数に分割するとともに、分割して得られた電圧を選択回路１０８の出力に基づいて選択的にコンパレータ１３０の−端子に出力する。

以下、図面（図２乃至図８）を参照しつつ、入力切替回路１０２、パルス発生回路１０４、基準電圧発生回路１０６、選択回路１０８について説明する。尚、図２は、信号処理回路３６の構成の一例を示す回路ブロック図である。図３、図４、図５は入力切替回路１０２の構成の一例を示す回路図である。図６はパルス発生回路１０４の構成の一例を示す回路図である。図７は信号処理回路３６の動作を説明するためのタイムチャートである。図８はパルス発生回路１０４の動作を説明するためのタイムチャートである。

≪選択回路≫
図２に示す選択回路１０８は、Ｄフリップフロップ回路（以下ＤＦＦとする）１４０、１４２、ＡＮＤ回路（『論理回路』）１４４、１４６、１４８、１５０を有している。

ＤＦＦ１４０のクロック入力（以下ＣＫ入力とする）はコンパレータ１３０の出力と接続され、ＤＦＦ１４０のデータ入力（以下Ｄ入力とする）は、当該ＤＦＦ１４０の＊Ｑ出力と接続されている。また、ＤＦＦ１４０のリセット入力（以下Ｒ入力とする）はパルス発生回路１０４の出力と接続されている。尚、ＤＦＦ１４０の＊Ｑ出力をＱ１とする。
ＤＦＦ１４２のＣＫ入力はＤＦＦ１４０の＊Ｑと接続され、ＤＦＦ１４２のＤ入力は、当該ＤＦＦ１４２の＊Ｑ出力と接続されている。また、ＤＦＦ１４２のＲ入力はパルス発生回路１０４の出力と接続されている。尚、ＤＦＦ１４２のＱ出力をＱ２とする。

ＡＮＤ回路１４４は、Ｑ１がハイレベル（以下「Ｈ」とする）であり、かつＱ２がローレベル（以下「Ｌ」とする）である場合に「Ｈ」となり、それ以外の場合に「Ｌ」となるＳ１信号を出力する。
ＡＮＤ回路１４６は、Ｑ１が「Ｌ」であり、かつＱ２が「Ｌ」である場合に「Ｈ」となり、それ以外の場合に「Ｌ」となるＳ２信号を出力する。
ＡＮＤ回路１４８は、Ｑ１が「Ｈ」であり、かつＱ２が「Ｈ」である場合に「Ｈ」となり、それ以外の場合に「Ｌ」となるＳ３信号を出力する。
ＡＮＤ回路１５０は、Ｑ１が「Ｌ」であり、かつＱ２が「Ｈ」である場合に「Ｈ」となり、それ以外の場合に「Ｌ」となるＳ４信号を出力する。

≪基準電圧発生回路≫
図２に示す基準電圧発生回路１０６は、インバータ１１０、１１４、１１８、１２２、トランスミッションゲート（『スイッチ回路』）１１２、１１６、１２０、１２４、直列抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、定電流回路１２６を有している。

定電流回路１２６は、電源電圧ＶＣＣから定電流を発生し直列抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５に供給する。
直列抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は、電源電圧ＶＣＣと接地ＶＳＳ間に接続されている。以下、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５とする。

トランスミッションゲート１１２、１１６、１２０、１２４の一端は共通に接続されている（以下Ａ点とする）。
トランスミッションゲート１２４の他端は抵抗Ｒ１、Ｒ２間に接続されている。そして、トランスミッションゲート１２４は、Ｓ１信号が「Ｈ」になると導通し、ＶＣＣ×Ｒ１／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）の電圧（以下Ｖ１とする）をＡ点に発生させる。

トランスミッションゲート１２０の他端は抵抗Ｒ２、Ｒ３間に接続されている。そして、トランスミッションゲート１２０は、Ｓ２信号が「Ｈ」になると導通し、ＶＣＣ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）の電圧（以下Ｖ２とする）をＡ点に発生させる。

トランスミッションゲート１１６の他端は抵抗Ｒ２、Ｒ３間に接続されている。そして、トランスミッションゲート１１６は、Ｓ３信号が「Ｈ」になると導通し、ＶＣＣ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）の電圧（以下Ｖ３とする）をＡ点に発生させる。

トランスミッションゲート１１２の他端は抵抗Ｒ４、Ｒ５間に接続されている。そして、トランスミッションゲート１１２は、Ｓ４信号が「Ｈ」になると導通し、ＶＣＣ×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）の電圧（以下Ｖ４とする）をＡ点に発生させる。

尚、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５の値は、上述のＡ点に発生する複数の電圧（Ｖ１〜Ｖ４）が、図７における、例えばＶ信号のｔ０〜ｔ２間の最小電圧と最大電圧との間を分割する値となるべく、それぞれ設定されている。

≪入力切替回路≫
図３、図４、図５、図７を参照しつつ入力切替回路１０２について説明する。尚、図３、図４、図５において、一点鎖線は各相に対応する部分の接続について示したものであり、図３，図４、図５の構成は同じものである。

入力切替回路１０２のコンパレータ２０２の＋端子には、例えば図７に示すＵ信号が印加され、コンパレータ２０２の−端子にはＵ信号と逆相の＊Ｕ信号が印加される。そしてコンパレータ２０２は、その大小を比較し、比較結果をＵＣ信号として出力する。ＵＣ信号は、図７に示す時刻ｔ０〜ｔ２間および時刻ｔ５〜ｔ６間で「Ｈ」となり、時刻ｔ２〜ｔ５間では「Ｌ」となる。

コンパレータ２０４の＋端子には、例えば図７に示すＶ信号が印加され、−端子にはＶ信号と逆相の＊Ｖ信号（不図示）が印加される。そしてコンパレータ２０４は、その大小を比較し、比較結果をＶＣ信号として出力する。ＶＣ信号は、図７に示すように、時刻ｔ１〜ｔ４間で「Ｈ」となり、時刻ｔ０〜ｔ１間および時刻ｔ４〜ｔ６間で「Ｌ」となる。

コンパレータ２０６の＋端子には、例えば図７に示すＷ信号が印加され、−端子にはＷ信号と逆相の＊Ｗ信号（不図示）が印加される。そしてコンパレータ２０６は、その大小を比較し、比較結果をＷＣ信号として出力する。ＷＣ信号は、図７に示すように、時刻ｔ３〜ｔ６間で「Ｈ」となり、時刻ｔ０〜ｔ３間で「Ｌ」となる。
インバータ２０８、２１０、２１２はＵＣ信号、ＶＣ信号、ＷＣ信号をそれぞれ反転させて出力する。

ＡＮＤ回路２１４は、図３に示すように、コンパレータ２０２の出力と、インバータ２１０の出力と、コンパレータ２０６の出力の論理積を出力する。よって、ＡＮＤ回路２１４の出力は、ＵＣ信号が「Ｈ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｈ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｈ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｈ」となるのは時刻ｔ５〜ｔ６間である。
ＡＮＤ回路２１６は、図３に示すように、インバータ２０８の出力と、インバータ２１０の出力と、コンパレータ２０６の出力の論理積を出力する。よって、ＡＮＤ回路２１６の出力は、ＵＣ信号が「Ｌ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｈ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｌ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｈ」となるのは時刻ｔ４〜ｔ５間である。

ＯＲ回路２２６はＡＮＤ回路２１４の出力とＡＮＤ回路２１６の出力の論理和を出力する。すなわち、ＯＲ回路２２６の出力は、図７の時刻ｔ４〜ｔ６間に「Ｈ」となり、それ以外の期間には「Ｌ」となる。
また、ＡＮＤ回路２１８は、図４に示すように、コンパレータ２０２の出力と、インバータ２１０の出力と、インバータ２１２の出力の論理積を出力する。よって、ＡＮＤ回路２１８の出力は、ＵＣ信号が「Ｈ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｌ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｈ」、ＶＣ信号が「Ｌ」、ＷＣ信号が「Ｌ」となるのは時刻ｔ０〜ｔ１間である。

ＡＮＤ回路２２０は、図４に示すように、コンパレータ２０２の出力と、コンパレータ２０４の出力と、インバータ２１２の出力の論理積を出力する。よって、ＡＮＤ回路２２０の出力は、ＵＣ信号が「Ｈ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｌ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｈ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｌ」となるのは時刻ｔ１〜ｔ２間である。
ＯＲ回路２２８はＡＮＤ回路２１８の出力とＡＮＤ回路２２０の出力の論理和を出力する。すなわち、ＯＲ回路２２８の出力は、図７の時刻ｔ０〜ｔ２間に「Ｈ」となり、それ以外の期間には「Ｌ」となる。

また、ＡＮＤ回路２２２は、図５に示すように、インバータ２０８の出力と、コンパレータ２０４の出力と、インバータ２１２の出力の論理積を出力する。よって、ＡＮＤ回路２２２の出力は、ＵＣ信号が「Ｌ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｌ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｌ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｌ」となるのは時刻ｔ２〜ｔ３間である。
ＡＮＤ回路２２４は、図５に示すように、インバータ２０８の出力と、コンパレータ２０４の出力と、コンパレータ２０６の出力の論理積を出力する。よって、ＡＮＤ回路２２４の出力は、ＵＣ信号が「Ｌ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｈ」のときに「Ｈ」となり、それ以外の期間には「Ｌ」となる。ここで、図７においてＵＣ信号が「Ｌ」、ＶＣ信号が「Ｈ」、ＷＣ信号が「Ｈ」となるのは時刻ｔ３〜ｔ４間である。
ＯＲ回路２３０はＡＮＤ回路２２２の出力とＡＮＤ回路２２４の出力の論理和を出力する。すなわち、ＯＲ回路２３０の出力は、図７の時刻ｔ２〜ｔ４間に「Ｈ」となり、それ以外の期間には「Ｌ」となる。

トランスミッションゲート２３４、２３８、２４２の一端は共通に接続され、他端はそれぞれＵ信号、Ｖ信号、Ｗ信号が印加されている。
トランスミッションゲート２３４は、ＯＲ回路２２６の出力が「Ｈ」となると導通してＵ信号を出力する。また、トランスミッションゲート２３８は、ＯＲ回路２２８の出力が「Ｈ」となると導通してＶ信号を出力する。さらに、トランスミッションゲート２４２は、ＯＲ回路２３０の出力が「Ｈ」となると導通してＷ信号を出力する。
従って、入力切替回路１０２は、図７に示すＵ信号、Ｖ信号、Ｗ信号が入力されると、時刻ｔ０〜ｔ２間にはＶ信号を出力し、時刻ｔ２〜ｔ４間にはＷ信号を出力し、時刻ｔ４〜ｔ６間にはＵ信号を出力する。

尚、図３、図４、図５において、ＡＮＤ回路２０２、２０４、２０６、インバータ２０８、２１０、２１２、及び一点鎖線で囲む部分は検出回路を構成し、トランスミッションゲート２３４、２３８、２４２は回転位置信号選択回路を構成している。

≪パルス発生回路≫
図６に示すパルス発生回路１０４は、ＡＮＤ回路３０２、３０４、３０６、３１４、ＮＯＲ回路３０８、ＤＦＦ３１０、３１２を有している。
ＡＮＤ回路３０２は、ＵＣ信号とＷＣ信号の論理積を出力する。よってＡＮＤ回路３０２の出力は図７において時刻ｔ５〜ｔ６間で「Ｈ」となり、それ以外は「Ｌ」となる。
ＡＮＤ回路３０４は、ＶＣ信号とＵＣ信号の論理積を出力する。よってＡＮＤ回路３０４の出力は図７において時刻ｔ１〜ｔ２間で「Ｈ」となり、それ以外は「Ｌ」となる。 ＡＮＤ回路３０６は、ＷＣ信号とＶＣ信号の論理積を出力する。よってＡＮＤ回路３０６の出力は図７において時刻ｔ３〜ｔ４の間で「Ｈ」となり、それ以外は「Ｌ」となる。

ＮＯＲ回路３０８は、ＡＮＤ回路３０２、３０４、３０６の出力の論理和を反転させてＥＤＧＥ信号として出力する。ＥＤＧＥ信号は、図７に示すように、時刻ｔ０〜ｔ１、ｔ２〜ｔ３およびｔ４〜ｔ５間で「Ｈ」となり、時刻ｔ１〜ｔ２、ｔ３〜ｔ４およびｔ５〜ｔ６間で「Ｌ」となる。

ＤＦＦ３１０のＤ入力はＮＯＲ回路３０８の出力と接続され、ＤＦＦ３０２のＣＫ入力には、ＥＤＧＥ信号より周波数の高いクロック信号ＣＬＫが入力される。
ＤＦＦ３１２のＤ入力はＤＦＦ３１０の＊Ｑ出力と接続され、ＤＦＦ３１２のＣＫ入力には、クロック信号ＣＬＫが入力される。

ＡＮＤ回路３１４は、ＤＦＦ３１０のＱ出力と、ＤＦＦ３１２のＱ出力の論理積をリセット信号として出力する。

次に図８を参照しつつ、パルス発生回路１０４の動作について説明する。尚、図８における時刻ｔ０、ｔ１、ｔ２は、図７と同じタイミングを示すものである。
ＥＤＧＥ信号は時刻ｔ０〜ｔ１間で「Ｈ」、時刻ｔ１〜ｔ２間で「Ｌ」となる信号である。また、クロック信号ＣＬＫは、図８に示すように、ＥＤＧＥ信号より周波数が高い信号である。

ＤＦＦ３１０のＱ出力は、ＥＤＧＥ信号が「Ｈ」であるときにクロック信号ＣＬＫの立ち上がりエッジによって「Ｈ」となる。また、ＤＦＦ３１０のＱ出力は、ＥＤＧＥ信号が「Ｌ」であるときにクロック信号ＣＬＫの立ち上がりエッジによって「Ｌ」となる。
ＤＦＦ３１０の＊Ｑ出力はＤＦＦ３１２のＤ入力と接続されているので、ＤＦＦ３１２のＱ出力は、ＤＦＦ３１０の＊Ｑ出力が「Ｈ」であるときにクロック信号ＣＬＫの立ち上がりエッジによって「Ｈ」となる。また、ＤＦＦ３１２のＱ出力は、ＤＦＦ３１０の＊Ｑ出力が「Ｌ」であるときにクロック信号ＣＬＫの立ち上がりエッジによって「Ｌ」となる。

ここで、ＤＦＦ３１２のＤ入力はＤＦＦ３１０の＊Ｑ出力であるため、ＤＦＦ３１２のＱ出力の変化は、遅延によりＤＦＦ３１０の＊Ｑ出力の変化からクロック信号ＣＬＫの1周期分遅れることになる。
ＡＮＤ回路３１４の出力は、ＤＦＦ３１０のＱ出力とＤＦＦ３１２のＱ出力との論理積である。つまり、ＤＦＦ３１０のＱ出力とＤＦＦ３１２のＱ出力とがともに「Ｈ」のときに「Ｈ」となり、それ以外は「Ｌ」となる。従って、ＡＮＤ回路３１４の出力は、図８に示すように時刻ｔ０および時刻ｔ２でクロック信号１周期分「Ｈ」となる。

従って、パルス発生回路１０４から出力されるリセット信号は、ＥＤＧＥ信号が「Ｌ」から「Ｈ」に切り替わることによって、クロック信号ＣＬＫの１周期分だけ「Ｈ」となる。このリセット信号のパルスは、図７に示すように電気角１２０度ごとに発生することになる。

＝＝＝信号処理回路の動作＝＝＝
図２、図７、図９を参照しつつ、本発明のモータ駆動装置における信号処理回路３６の動作について説明する。図９は、図７における時刻ｔ０〜ｔ２間のコンパレータ１３０の比較動作について説明するための図である。尚、以下の説明では入力切替回路１０２からの出力がＶ信号となる時刻ｔ０〜ｔ２間の動作について説明することとする。

時刻ｔ０で、リセット信号のパルスが発生し、ＤＦＦ１４０、およびＤＦＦ１４２はリセット信号によってリセットされる。すると、ＤＦＦ１４０の＊Ｑ出力であるＱ１は「Ｈ」となり、ＤＦＦ１４２のＱ出力であるＱ２は「Ｌ」となる。従ってＳ１信号が「Ｈ」となり、Ｓ２、Ｓ３、Ｓ４信号が「Ｌ」となる。よって、トランスミッションゲート１２４が導通し、Ａ点の電圧は例えば図９に示すＶ１となる。
また、入力切替回路１０２からはＵ信号、Ｖ信号、Ｗ信号が所定の順序で電気角１２０度ごとに切り替えられて出力される。前述のように時刻ｔ０〜ｔ２間では、入力切替回路１０２の出力はＶ信号である。
よって、コンパレータ１３０では、Ｖ信号の電圧とＶ１との大小比較が行われる。

コンパレータ１３０の出力ＣＯＵＴは、Ｖ信号の電圧がＶ１より低い場合には「Ｌ」であるが、Ｖ信号の電圧が上昇してＶ１より高くなると「Ｈ」になる。するとＤＦＦ１４０のＣＫ入力の立ち上がりエッジによって、Ｑ１が「Ｌ」となる。すると、Ｑ１とＱ２が「Ｌ」なのでＳ２信号が「Ｈ」となり、Ｓ１、Ｓ３、Ｓ４信号が「Ｌ」となる。よってトランスミッションゲート１２０が導通し、Ａ点の電圧は、例えば図９に示すＶ２となる。Ａ点の電圧がＶ１からＶ２に変化することによって、コンパレータ１３０の出力ＣＯＵＴは、再び「Ｌ」になる。よって、コンパレータ１３０ではＶ信号の電圧とＶ２との大小比較が行われる。

Ｖ信号の電圧が上昇しＶ２より高くなるとコンパレータ１３０の出力ＣＯＵＴが「Ｈ」になる。するとＤＦＦ１４０のＣＫ入力の立ち上がりエッジによって、Ｑ１が「Ｈ」となり、また、Ｑ１の立ち上がりエッジによってＱ２が「Ｈ」となる。Ｑ１とＱ２が共に「Ｈ」なのでＳ３信号が「Ｈ」となり、Ｓ１、Ｓ２、Ｓ４信号が「Ｌ」となる。よってトランスミッションゲート１１６が導通し、Ａ点の電圧は例えば図９に示すＶ３となる。Ａ点の電圧がＶ２からＶ３に変化することによって、コンパレータ１３０の出力ＣＯＵＴは再び「Ｌ」になる。よって、コンパレータ１３０ではＶ信号の電圧とＶ３との大小比較が行われる。

Ｖ信号の電圧が上昇しＶ３より高くなるとコンパレータ１３０の出力ＣＯＵＴが「Ｈ」になる。するとＤＦＦ１４０のＣＫ入力の立ち上がりエッジによって、Ｑ１が「Ｌ」となる。Ｑ１が「Ｌ」、Ｑ２が「Ｈ」なのでＳ４信号が「Ｈ」となり、Ｓ１、Ｓ２、Ｓ３信号が「Ｌ」となる。よってトランスミッションゲート１１２が導通し、Ａ点の電圧は、例えば図９に示すＶ４となる。Ａ点の電圧がＶ３からＶ４に変化することによって、コンパレータ１３０の出力ＣＯＵＴは再び「Ｌ」になる。よって、コンパレータ１３０ではＶ信号の電圧とＶ４との大小比較が行われる。

そして時刻ｔ２で、入力切替回路１０２の出力はＷ信号に切り替わる。また、ＤＦＦ１４０、１４２はリセット信号によってリセットされ、Ｓ１信号が「Ｈ」となる。従ってＡ点の電圧はＶ１となる。このことによりコンパレータ１３０ではＷ信号の電圧とＶ１との大小比較が行われる。以下同様の動作をＶ信号、Ｗ信号、Ｕ信号について切り返し行う。

以上の動作を繰り返すことにより、信号処理回路３６の出力Ｓ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号は、図７に示すように順次「Ｈ」に切り替わることになる。尚、時刻ｔ０〜ｔ２においてＳ１信号が「Ｈ」の期間、すなわちコンパレータ１３０の−端子の電圧がＶ１となる期間をａ期間とし、以下同様に、Ｓ２信号が「Ｈ」の期間をｂ期間、Ｓ３信号が「Ｈ」の期間をｃ期間、Ｓ４信号が「Ｈ」の期間をｄ期間とする。

＝＝＝モータ駆動装置の動作＝＝＝
次に、本発明のモータ駆動装置の動作について説明する。尚、Ｕ相、Ｖ相、Ｗ相は、それぞれ同様の動作を行うため、本実施の形態ではＶ相コイル４に駆動電流を供給する場合について説明する。

ホール素子８、１０、１２から得られる電気角１２０度の位相差を有する正弦波のホール信号は、それぞれホールアンプ１４、１６、１８で一定振幅のＵ信号、Ｖ信号、Ｗ信号に変換される。
Ｕ信号、Ｖ信号、Ｗ信号は、ロジック回路２０に入力されるとともに、信号処理回路３６に入力される。
信号処理回路３６は、Ｕ信号、Ｖ信号、Ｗ信号、クロック信号ＣＬＫに基づいて順次「Ｈ」に切り替わるＳ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号をロジック回路２０に出力する。

ロジック回路２０には、Ｓ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号が「Ｈ」となる期間に応じてＰＷＭのデューティ比が予め設定されている。例えば、図７においてＳ１信号が「Ｈ」であるａ期間ではデューティ比が１０％、Ｓ２信号が「Ｈ」であるｂ期間ではデューティ比が３０％、Ｓ３信号が「Ｈ」であるｃ期間ではデューティ比が５０％、Ｓ４信号が「Ｈ」であるｄ期間ではデューティ比が８０％となるように予め設定されている。そして、Ｓ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号によって設定されたデューティ比を、例えばＶ相の出力回路２４に出力する。
出力回路２４は、デューティ比に応じた駆動電流をＶ相コイル４に供給する。

なお、ＰＷＭのデューティ比はロジック回路２０によってａ期間、ｂ期間、ｃ期間、ｄ期間の各期間で任意に設定することが可能である。

また、このデューティ比の設定によって、コイルに供給する駆動電流を（例えば階段状よりも）滑らかに変化させることが可能となる。尚、本実施の形態では、直列抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５を用いることにより、例えば時刻ｔ０〜ｔ２間におけるＶ信号の電圧をＶ１〜Ｖ４に分割したが、さらに多くの抵抗を用いることで分割する数を増やすと、時刻ｔ０〜ｔ２間のデューティをより細かく設定することができる。そして、分割された期間のデューティ比の設定により、例えば図１０の実線に示すように正弦波に近い駆動電流をコイルに供給することができる。尚、図１０は、ある相（例えばＶ相）のコイルに供給される駆動電流の一例を示す波形図である。また、デューティ比をさらに変更することで、モータの特性に応じて図１０の破線で示すような駆動電流とすることも可能である。

尚、本実施の形態では、例えばＶ信号の上昇部分（時刻ｔ０〜ｔ２間）を用いて、基準電圧発生回路１０６の電圧を低い側（Ｖ１）から高い側（Ｖ４）まで順次切り替える構成としたが、コンパレータ１３０の入力の極性を逆にするとともに、例えばＵ信号の下降部分（時刻ｔ１〜ｔ３間）を入力切替回路１０２から出力するようにし、コンパレータ１３０の出力の変化に基づいて、基準電圧発生回路１０６の電圧を高い側（Ｖ４）から低い側（Ｖ１）まで順次切り替えるようにしてもよい。

以上、説明したように、本発明の電源回路は、入力切替回路１０２の出力電圧と基準電圧発生回路１０６の出力電圧との大きさの比較結果に応じてａ期間、ｂ期間、ｃ期間、ｄ期間を判別することができる。そして、その各期間に対してデューティ比を予め任意に設定しておくことにより、モータの回転位置に応じてコイルに流れる駆動電流を可変とすることができる。また、この設定によってモータ駆動の音を静音化することができる。

また、電源電圧ＶＣＣと接地ＶＳＳ間に接続された直列抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５の抵抗値の設定により、図７におけるｔ０〜ｔ２間のＶ信号の最小電圧と最大電圧とを分割する電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生させることができる。

また、コンパレータ１３０の出力ＣＯＵＴが「Ｌ」から「Ｈ」に変化することに応じて、選択回路１０８から出力されるＳ１信号、Ｓ２信号、Ｓ３信号、Ｓ４信号が順次「Ｈ」となる。このことにより、基準電圧発生回路１０６のトランスミッションゲート１２４、１１８、１１４、１１２が順次オンすることになり、基準電圧発生回路１０６の出力であるＡ点の電圧を、例えば図９のＶ１、Ｖ２、Ｖ３、Ｖ４の順序で切り替えることができる。

さらに、入力切替回路１０２によって、コンパレータ１３０の＋端子の入力をモータの回転位置に応じて、電気角１２０度ごとに、Ｕ信号、Ｖ信号、Ｗ信号に順次切り替えることができる。

また、ＥＤＧＥ信号とクロック信号に基づいて発生するリセット信号によって電気角１２０度ごとに選択回路１０８のＤＦＦ１４０及びＤＦＦ１４２をリセットすることができ、入力切替回路１０２の出力の切り替わりに応じて、基準電圧発生回路１０６の出力電圧を例えば低い側から発生させることができる。

以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明のモータ駆動装置の構成を示すブロック図である。 信号処理回路の構成を示す回路ブロック図である。 入力切替回路の構成を示す回路図である。 入力切替回路の構成を示す回路図である。 入力切替回路の構成を示す回路図である。 パルス発生回路の構成を示す回路図である。 信号処理回路の動作を説明するためのタイムチャートである。 パルス発生回路の動作を説明するためのタイムチャートである。 コンパレータの比較動作について説明するための図である。 コイルに供給される電流の一例を示す波形図である。

符号の説明

２ Ｕ相コイル
４ Ｖ相コイル
６ Ｗ相コイル
８、１０、１２ ホール素子
１４、１６、１８ ホールアンプ
２０ ロジック回路
２２、２４、２６ 出力回路
３６ 信号処理回路
１０２ 入力切替回路
１０４ パルス発生回路
１０６ 基準電圧発生回路
１０８ 選択回路
１２６ 定電流回路
１１０、１１４、１１８、１２２ インバータ
１１２、１１６、１２０、１２２ トランスミッションゲート
１３０、２０２、２０４、２０６ コンパレータ
１４０、１４２、３１０、３１２ ＤＦＦ
１４４、１４６、１４８、１５０ ＡＮＤ回路
２０８、２１０、２１２、２３２、２３６、２４０ インバータ
２１４、２１６、２１８、２２０、２２２、２２４ ＡＮＤ回路
２３４、２３８、２４０ トランスミッションゲート
２２６、２２８、２３０ ＯＲ回路
３０２、３０４、３０６、３１４ ＡＮＤ回路
３０８ ＮＯＲ回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗

Claims (5)

1. モータの回転位置に応じた電圧値となる回転位置信号を発生する回転位置信号発生回路と、前記回転位置信号に応じた電流をコイルに供給する出力回路と、を有するモータ駆動装置であって、
   所定期間における前記回転位置信号の最小電圧と最大電圧との間の電圧を分割し、当該分割して得られる複数の基準電圧を一方の電圧側または他方の電圧側から選択的に発生する基準電圧発生回路と、
   前記所定期間において、前記回転位置信号の電圧と、選択的に発生する前記複数の基準電圧とを順次比較する比較回路と、
   前記回転位置信号の電圧が前記基準電圧を超えたときの前記比較回路の比較結果に基づいて、前記基準電圧発生回路が次に発生すべき前記基準電圧を選択する選択回路と、
   前記基準電圧発生回路が前記複数の基準電圧を選択的に発生する各期間において、前記コイルに供給する電流を可変とする制御回路と、
   を備えたことを特徴とするモータ駆動装置。
2. 前記基準電圧発生回路は、
   前記最小電圧と前記最大電圧との間の電圧を分割することによって複数の基準電圧を発生する直列抵抗と、
   前記選択回路の出力に基づいて、前記複数の基準電圧のうち何れか一つを選択出力する複数のスイッチ回路と、を有し、
   前記基準電圧の最大値は前記最大電圧以下であるとともに、前記基準電圧の最小値は前記最小電圧以上である、
   ことを特徴とする請求項１に記載のモータ駆動装置。
3. 前記選択回路は、
   前記回転位置信号の電圧が何れかの前記基準電圧を超えたときの前記比較回路の出力変化を検出するフリップフロップ回路と、
   前記フリップフロップ回路の出力に基づいて、前記複数のスイッチ回路を、前記複数の基準電圧の一方の電圧側または他方の電圧側から動作させるための選択信号を出力する論理回路と、
   を有する、ことを特徴とする請求項２に記載のモータ駆動装置。
4. 前記回転位置信号は、前記モータの回転に応じて発生する複数の信号であり、
   前記複数の回転位置信号の大きさの大小関係を検出する検出回路と、
   前記複数の回転位置信号の大きさの大小関係が変化したことを示す前記検出回路の出力によって、予め定められた順序で前記複数の回転位置信号を選択的に前記比較回路に出力する回転位置信号選択回路と、を備え、
   前記所定期間は、
   前記回転位置信号が選択されてから、当該回転位置信号の次の回転位置信号が選択されるまでの期間である、ことを特徴とする請求項１乃至３の何れかに記載のモータ駆動装置。
5. 前記回転位置信号選択回路の出力が切り替わるごとにパルスを発生するパルス発生回路を備え、
   前記選択回路は、
   前記フリップフロップが前記パルスでリセットされることによって、基準電圧発生回路の前記複数の基準電圧を一方の電圧側または他方の電圧側から選択的に発生させる、ことを特徴とする請求項４に記載のモータ駆動装置。
   

Images