JP2013158197A - モータ駆動回路 - Google Patents

Abstract

【課題】 目標速度を電圧レベルで示すアナログ信号、およびデューティ比で示すデジタル信号の両方の入力に対応してモータの速度を制御する。
【解決手段】 速度制御回路は、モータの目標速度に応じた電圧レベルまたはデューティ比を有する目標速度信号が入力され、所定期間に前記目標速度信号の電圧レベルが所定の電圧レベルより高い間、所定のクロックでカウントする第１のカウンタ回路と、前記第１のカウンタ回路のカウント値をアナログ信号に変換して出力するデジタル・アナログ変換回路と、前記第１のカウンタ回路のカウント値が第１の所定値以上の場合には、前記デジタル・アナログ変換回路の出力信号を前記モータの速度を制御するための速度制御信号として出力し、前記第１のカウンタ回路のカウント値が前記第１の所定値未満の場合には、前記目標速度信号を前記速度制御信号として出力するスイッチ回路と、を含む。
【選択図】 図１

Description

本発明は、モータ駆動回路に関する。

ブラシレス直流モータの駆動方式として、出力トランジスタに供給される信号のデューティ比に応じた回転速度でモータが回転するＰＷＭ（Pulse Width Modulation：パルス幅変調）駆動方式が知られている。また、１２０°通電のほか、静音性が求められる用途においては、正弦波通電や１５０°通電などの広角通電ＰＷＭ駆動方式が用いられている。

例えば、特許文献１では、正弦波状の変調信号と三角波信号とを比較して、パルス幅変調された駆動信号（ＰＷＭ信号）を生成し、当該ＰＷＭ信号に基づいて出力トランジスタをスイッチング制御することによって、正弦波通電を行うブラシレスモータの駆動装置が開示されている。

このようにして、ブラシレス直流モータを広角通電ＰＷＭ駆動方式で駆動し、静音化を図ることができる。

特開平７−２４１０９５号公報

特許文献１のブラシレスモータの駆動装置のように、正弦波信号などの周期信号と三角波信号とを比較してＰＷＭ信号を生成する場合、周期信号の振幅を制御することによって、モータの速度（回転モータの場合には、回転速度）を制御することができる。例えば図８に示すように、モータ９の目標速度（目標回転速度）を示す信号の電圧レベルＶｉｎに応じた振幅を有する周期信号Ｖｂｓを生成し、三角波信号Ｖｔｒと比較してＰＷＭ信号を生成することによって、モータ９の速度を制御することができる。

しかしながら、例えばマイクロコンピュータを用いてモータの動作を制御する場合など、デジタル信号を入力してモータの速度を制御したい場合もある。このような場合、目標速度を示す信号として、モータの目標速度に応じたデューティ比を有するＰＷＭ信号が用いられ、当該デジタル信号入力に対応するモータ駆動回路を用いる必要がある。また、モータ駆動回路を集積回路として構成する場合、モータの目標速度を電圧レベルで示すアナログ信号、およびデューティ比で示すデジタル信号の両方の入力に対応するためには、それぞれの信号に対応して入力端子および入力回路を設ける必要がある。

前述した課題を解決する主たる本発明は、モータの目標速度に応じた電圧レベルまたはデューティ比を有する目標速度信号が入力され、前記目標速度信号に基づいて前記モータの速度を制御するための速度制御信号を出力する速度制御回路と、前記速度制御信号の電圧レベルに応じた駆動信号を生成する駆動信号生成回路と、前記駆動信号に応じて前記モータの駆動コイルに駆動電流を供給する出力回路と、を有し、前記速度制御回路は、所定期間に前記目標速度信号の電圧レベルが所定の電圧レベルより高い間、所定のクロックでカウントする第１のカウンタ回路と、前記第１のカウンタ回路のカウント値をアナログ信号に変換して出力するデジタル・アナログ変換回路と、前記第１のカウンタ回路のカウント値が第１の所定値以上の場合には、前記デジタル・アナログ変換回路の出力信号を前記速度制御信号として出力し、前記第１のカウンタ回路のカウント値が前記第１の所定値未満の場合には、前記目標速度信号を前記速度制御信号として出力するスイッチ回路と、を含むことを特徴とするモータ駆動回路である。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、目標速度を電圧レベルで示すアナログ信号、およびデューティ比で示すデジタル信号の両方の入力に対応してモータの速度を制御することができる。また、モータ駆動回路を集積回路として構成する場合には、それぞれの信号の入力端子を兼用することができる。

速度制御回路の具体的な構成の一例を示す回路ブロック図である。 本発明の一実施形態におけるモータ駆動回路全体の構成を示すブロック図である。 目標速度信号Ｓｓｐの電圧レベルと基準電圧Ｖｒｅｆとの関係の一例を示す模式図である。 コンパレータ回路１５に入力される周期信号Ｖｂｓおよび三角波信号Ｖｔｒと、コンパレータ回路１５から出力されるＰＷＭ信号との関係の一例を示す模式図である。 速度制御回路の他の構成例を示すブロック図である。 モータ駆動回路の他の構成例を示すブロック図である。 周波数切替回路１７による三角波信号Ｖｔｒの周波数切り替えの一例を示す模式図である。 目標速度を電圧レベルで示すアナログ信号に応じてモータの速度を制御するモータ駆動回路の構成を示すブロック図である。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝モータ駆動回路全体の構成＝＝＝
以下、図２を参照して、本発明の一実施形態におけるモータ駆動回路全体の構成について説明する。

図２に示されているモータ駆動回路１ａは、モータ９を駆動するための回路であり、端子２１ないし２４を備えた集積回路として構成されている。また、モータ駆動回路１ａは、位相制御回路１１、速度制御回路１２、周期信号生成回路１３、発振回路１４、コンパレータ回路１５、および出力回路１６を含んで構成されている。なお、本実施形態では、位相制御回路１１、周期信号生成回路１３、発振回路１４、およびコンパレータ回路１５が駆動信号生成回路に相当する。

位相制御回路１１には、端子２３を介して、モータ９の可動子（回転モータの場合には、回転子）の位置を示すＦＧ信号（位置信号）が入力され、位相制御回路１１からは、位相信号Ｓｐｈが出力されている。ここで、ＦＧ信号は、例えば、モータ９内に設けられたホール素子などの位置検出素子を用いて可動子の位置を検出することによって生成することができる。また、位置検出素子を用いないセンサレス駆動方式のモータ駆動回路においては、モータ９の駆動コイル（不図示）に発生する誘起電圧（逆起電圧）を利用して可動子の位置を検出し、ＦＧ信号を生成することができる。

速度制御回路１２には、端子２４を介して目標速度信号Ｓｓｐが入力されている。ここで、目標速度信号Ｓｓｐは、モータ９の目標速度を示すアナログ信号またはデジタル信号である。アナログ信号の場合には、目標速度信号Ｓｓｐは、モータ９の目標速度に応じた電圧レベルを有し、電圧レベルが高いほど、速い目標速度を示す。一方、デジタル信号の場合には、目標速度信号Ｓｓｐは、モータ９の目標速度に応じたデューティ比を有し、デューティ比が大きいほど、速い目標速度を示す。

また、速度制御回路１２からは、速度制御信号Ｖｓｐが出力されている。ここで、速度制御信号Ｖｓｐは、モータ９の速度を制御するためのアナログ信号であり、モータ９は、速度制御信号Ｖｓｐの電圧レベルが高いほど、速度が速くなるように制御される。

周期信号生成回路１３には、位相信号Ｓｐｈおよび速度制御信号Ｖｓｐが入力され、周期信号生成回路１３からは、周期的に変化する周期信号Ｖｂｓが出力されている。ここで、周期信号Ｖｂｓは、１２０°通電、１５０°通電や、正弦波通電、台形波通電などの通電基本波形を示す信号である。また、発振回路１４からは、三角波信号Ｖｔｒが出力されている。

コンパレータ回路１５の反転入力には、周期信号Ｖｂｓが入力され、非反転入力には、三角波信号Ｖｔｒが入力されている。また、コンパレータ回路１５から出力されるＰＷＭ信号は、出力回路１６に入力されている。そして、出力回路１６の出力ノードは、それぞれ出力端子２１および２２を介してモータ９の駆動コイルに接続されている。

＝＝＝速度制御回路の構成＝＝＝
次に、図１を参照して、速度制御回路のさらに具体的な構成について説明する。

図１に示されている速度制御回路１２は、コンパレータ回路１２１、ＡＮＤ回路（論理積回路）１２２、カウンタ回路１２３、１２４、レジスタ１２５、ＤＡＣ（デジタル・アナログ変換回路）１２６、インバータ（反転回路）１２７、トランスミッションゲート（アナログスイッチ）１２８、１２９を含んで構成されている。なお、本実施形態では、インバータ１２７、およびトランスミッションゲート１２８、１２９がスイッチ回路に相当する。また、本実施形態では、一例として、カウンタ回路１２３および１２４は、いずれも１７ビットのバイナリカウンタであるものとする。

コンパレータ回路１２１の非反転入力には、目標速度信号Ｓｓｐが入力され、反転入力には、基準電圧Ｖｒｅｆが印加され、コンパレータ回路１２１からは、比較結果信号ＣＰが出力されている。また、ＡＮＤ回路１２２には、カウンタ回路１２４から出力されるフルカウント信号ＦＬの反転信号、クロック信号ＣＬＫ、および比較結果信号ＣＰが入力されている。

カウンタ回路１２３のＣＫ入力（クロック入力）には、ＡＮＤ回路１２２の出力信号が入力され、ＣＬ入力（クリア入力）には、レジスタ１２５から出力されるリスタート信号ＲＥＳが入力されている。また、カウンタ回路１２３からレジスタ１２５には、カウンタ回路１２３のカウント値の上位８ビット（以下、カウント値ＵＰ８と称する）が入力されている。

カウンタ回路１２４のＣＫ入力には、クロック信号ＣＬＫが入力され、ＣＬ入力には、リスタート信号ＲＥＳが入力されている。また、カウンタ回路１２４からレジスタ１２５には、フルカウント信号ＦＬが入力されている。

レジスタ１２５からは、リスタート信号ＲＥＳのほか、選択信号ＳＥＬ、および記憶されているレジスタ値ＤＴｄが出力されている。また、ＤＡＣ１２６には、レジスタ値ＤＴｄが入力され、ＤＡＣ１２６からは、変換されたアナログ信号ＤＴａが出力されている。さらに、インバータ１２７には、選択信号ＳＥＬが入力され、インバータ１２７からは、選択信号ＳＥＬの反転信号が出力されている。

トランスミッションゲート１２８および１２９の一端には、それぞれアナログ信号ＤＴａおよび目標速度信号Ｓｓｐが入力され、他端は、いずれも速度制御回路１２の出力ノードに接続されている。また、トランスミッションゲート１２８には、選択信号ＳＥＬが制御信号として入力され、トランスミッションゲート１２８は、選択信号ＳＥＬがハイ・レベルの間オンとなる。一方、トランスミッションゲート１２９には、選択信号ＳＥＬの反転信号が制御信号として入力され、トランスミッションゲート１２９は、選択信号ＳＥＬがロー・レベルの間オンとなる。

＝＝＝モータ駆動回路の動作＝＝＝
以下、図３および図４を適宜参照して、本実施形態におけるモータ駆動回路の動作について説明する。

ここで、本実施形態における目標速度信号Ｓｓｐの電圧レベルと基準電圧Ｖｒｅｆとの関係の一例を図３に示す図３において、実線は、モータ９の目標速度をデューティ比で示すデジタル信号（ＰＷＭ信号）である場合の目標速度信号Ｓｓｐを示し、長破線は、モータ９の目標速度を電圧レベル（ＤＣレベル）で示すアナログ信号である場合の目標速度信号Ｓｓｐを示している。

この場合において、デジタル信号である目標速度信号Ｓｓｐのハイ・レベルおよびロー・レベルの電圧をそれぞれＶＤＤおよびＶＳＳとすると、基準電圧Ｖｒｅｆは、電圧ＶＤＤおよびＶＳＳの間の電圧である。また、アナログ信号である目標速度信号Ｓｓｐの電圧レベルの上限および下限をそれぞれＶｍａｘおよびＶｍｉｎとすると、上限電圧レベルＶｍａｘは、基準電圧Ｖｒｅｆより低く、下限電圧レベルＶｍｉｎは、電圧ＶＳＳ以上である。

以上より、ＶＳＳ≦Ｖｍｉｎ＜Ｖｍａｘ＜Ｖｒｅｆ＜ＶＤＤが成立する。以下においては、一例として、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖ、Ｖｒｅｆ＝３．５Ｖ、Ｖｍａｘ＝２Ｖ、Ｖｍｉｎ＝０．５Ｖとする。

まず、速度制御回路１２の動作について説明する。
（第２の）カウンタ回路１２４は、初期値からフルカウント値（第２の所定値）まで、クロック信号ＣＬＫ（所定のクロック）でカウントアップまたはカウントダウンする。また、カウンタ回路１２４のカウント値がフルカウント値に達すると、フルカウント信号ＦＬはハイ・レベルとなる。さらに、カウンタ回路１２４は、パルス状のリスタート信号ＲＥＳが入力されるとリセットされ、カウント値がクリアされ、再び初期値からカウントを開始する。

ここで、一例として、クロック信号ＣＬＫの周波数ｆｃを２０ＭＨｚ（周期Ｔｃを５０ｎｓ）とし、カウンタ回路１２４は、初期値０からフルカウント値１３１０７１（１７ビットすべて１）までカウントアップ、または初期値１３１０７１からフルカウント値０までカウントダウンするものとする。この場合、カウンタ回路１２４は、カウント値がリスタート信号ＲＥＳによってクリアされてからフルカウント値に達するまで、約６．６ｍｓの期間（所定期間Ｔａ）をカウントする。

（第１の）コンパレータ回路１２１は、目標速度信号Ｓｓｐの電圧レベルと基準電圧Ｖｒｅｆ（所定の電圧レベル）とを比較し、比較結果信号ＣＰは、目標速度信号Ｓｓｐの電圧レベルが基準電圧Ｖｒｅｆより高い場合にハイ・レベルとなる。なお、コンパレータ回路１２１は、アナログ信号である目標速度信号Ｓｓｐの電圧レベルの変動による誤検出を軽減するため、ヒステリシス特性を有することが望ましい。

前述したように、Ｖｍａｘ＜Ｖｒｅｆ＜ＶＤＤであるため、比較結果信号ＣＰは、目標速度信号Ｓｓｐがデジタル信号であり、かつ、ハイ・レベルである場合にハイ・レベルとなる。一方、目標速度信号Ｓｓｐがアナログ信号である場合、またはロー・レベルである場合には、比較結果信号ＣＰはロー・レベルとなる。

（第１の）カウンタ回路１２３は、フルカウント信号ＦＬがロー・レベルであり、かつ、比較結果信号ＣＰがハイ・レベルである場合に、ＣＫ入力にクロック信号ＣＬＫが入力され、当該クロック信号ＣＬＫでカウントアップする。また、カウンタ回路１２３は、カウンタ回路１２４と同様に、パルス状のリスタート信号ＲＥＳが入力されるとリセットされ、カウント値がクリアされ、再び初期値からカウントを開始する。

したがって、カウンタ回路１２３は、カウンタ回路１２４のカウント値が初期値からフルカウント値に達するまでの所定期間Ｔａに、デジタル信号である目標速度信号Ｓｓｐがハイ・レベルである間、クロック信号ＣＬＫでカウントアップする。そのため、目標速度信号Ｓｓｐがデジタル信号である場合には、カウンタ回路１２３は、所定期間Ｔａにおける目標速度信号Ｓｓｐのハイ・レベル期間をカウントすることとなり、当該カウント値は、目標速度信号Ｓｓｐのデューティ比に略比例する。

ここで、一例として、デジタル信号（ＰＷＭ信号）である目標速度信号Ｓｓｐの周波数ｆｐ（＝１／Ｔｐ）を２０ｋＨｚないし１５０ｋＨｚとする。目標速度信号Ｓｓｐの１周期は、ｆｐ＝２０ｋＨｚの場合には、クロック信号ＣＬＫの約１０００クロックに相当し、ｆｐ＝１５０ｋＨｚの場合には、クロック信号ＣＬＫの約１３０クロックに相当する。したがって、クロック信号ＣＬＫの周波数ｆｃが高いほど、また、目標速度信号Ｓｓｐの周波数ｆｐが低いほど、目標速度信号Ｓｓｐの１周期におけるハイ・レベル期間をより正確にカウントすることができる。好ましくは、ｆｃ／ｆｐ＞１００とする。

一方、所定期間Ｔａは、ｆｐ＝２０ｋＨｚ（Ｔｐ＝５０μｓ）の場合には、目標速度信号Ｓｓｐの約１３０周期に相当し、ｆｐ＝１５０ｋＨｚ（Ｔｐ≒６．７μｓ）の場合には、目標速度信号Ｓｓｐの約９８０周期に相当する。所定期間Ｔａが目標速度信号Ｓｓｐの周期の整数倍に等しくない場合、クロック信号ＣＬＫのおよび目標速度信号Ｓｓｐの周波数が同じであっても、カウンタ回路１２３のカウント値は、カウント開始のタイミングによって変動することとなる。したがって、所定期間Ｔａが長いほど、また、目標速度信号Ｓｓｐの周期Ｔｐが短い（周波数ｆｐが高い）ほど、カウンタ回路１２３による目標速度信号Ｓｓｐのハイ・レベル期間のカウント値は、カウント開始のタイミングによる影響が小さくなる。好ましくは、Ｔａ／Ｔｐ＞１００とする。

カウンタ回路１２４のカウント値がフルカウント値に達して、フルカウント信号ＦＬがハイ・レベルとなると、カウンタ回路１２３は、ＣＫ入力にクロック信号ＣＬＫが入力されなくなり、カウントを停止する。また、レジスタ１２５は、その時点のカウント値ＵＰ８を記憶し、その後、パルス状のリスタート信号ＲＥＳを出力してカウンタ回路１２３および１２４をリセットし、再び初期値からカウントを開始させる。カウンタ回路１２４がカウントを再開すると、フルカウント信号ＦＬはロー・レベルとなるため、レジスタ１２５に記憶されているレジスタ値ＤＴｄは、フルカウント信号ＦＬが再びハイ・レベルとなるまで更新されない。

前述したように、カウント値ＵＰ８は、カウンタ回路１２３の１７ビットのカウント値のうち、上位８ビット（所定の上位ビット）であり、下位９ビットは、レジスタ１２５に入力されない。これは、カウンタ回路１２３のカウント値を右に９ビット（算術）シフトすることと等価であり、カウント値ＵＰ８は、カウンタ回路１２３のカウント値を５１２（＝２^９）で除算して剰余を切り捨てた値となる。

したがって、目標速度信号Ｓｓｐがデジタル信号である場合には、当該切り捨てによる誤差が生じるものの、レジスタ１２５には、カウンタ回路１２３のカウント値と同様に、目標速度信号Ｓｓｐのデューティ比に略比例するレジスタ値ＤＴｄが記憶されている。また、レジスタ１２５は、ＤＴｄ＝０の場合にロー・レベルとなり、ＤＴｄ＞０の場合にハイ・レベルとなる選択信号ＳＥＬを出力する。さらに、ＤＡＣ１２６は、例えばＲ−２Ｒ抵抗ラダー回路などを用いて、レジスタ値ＤＴｄをアナログ信号に変換し、レジスタ値ＤＴｄに応じた電圧レベルを有するアナログ信号ＤＴａを出力する。

インバータ１２７、およびトランスミッションゲート１２８、１２９で構成されるスイッチ回路は、選択信号ＳＥＬがロー・レベルの場合には、目標速度信号Ｓｓｐを速度制御信号Ｖｓｐとして出力する。すなわち、所定期間Ｔａにおける目標速度信号Ｓｓｐのハイ・レベル期間のカウント値が５１２（第１の所定値）未満であり、ＤＴｄ＝０となった場合には、目標速度信号Ｓｓｐがアナログ信号であると判定し、そのまま速度制御信号Ｖｓｐとして出力する。したがって、カウンタ回路１２３のカウント値をレジスタ１２５に記憶する際に下位９ビットを切り捨てることにより、アナログ信号である目標速度信号Ｓｓｐのノイズをフィルタリングする機能も果たしている。

一方、当該スイッチ回路は、選択信号ＳＥＬがハイ・レベルの場合には、アナログ信号ＤＴａを速度制御信号Ｖｓｐとして出力する。すなわち、所定期間Ｔａにおける目標速度信号Ｓｓｐのハイ・レベル期間のカウント値が５１２以上であり、ＤＴｄ＞０となった場合には、目標速度信号Ｓｓｐがデジタル信号であると判定し、アナログ信号ＤＴａを速度制御信号Ｖｓｐとして出力する。ここで、アナログ信号ＤＴａは、レジスタ値ＤＴｄから変換された信号であるため、その電圧レベルは、目標速度信号Ｓｓｐのデューティ比に略比例する。

このようにして、速度制御信号Ｖｓｐは、目標速度信号Ｓｓｐをそのまま出力する場合と同様に、アナログ信号ＤＴａを出力する場合も、モータ９の目標速度に応じた電圧レベルを有することとなる。したがって、本実施形態の速度制御回路１２は、アナログ信号およびデジタル信号の両方の入力に対応することができる。

なお、電源投入時など、カウンタ回路１２４のカウント値が最初にフルカウント値に達するまでの間、レジスタ１２５は、選択信号ＳＥＬおよびレジスタ値ＤＴｄとして予め設定された初期値を出力することとなる。これらの初期値としては、安全のため、速度制御信号Ｖｓｐとしてアナログ信号ＤＴａが出力されるよう、ハイ・レベルの選択信号ＳＥＬを出力するとともに、モータ９の速度が０となるアナログ信号ＤＴａに相当するレジスタ値ＤＴｄを出力することが望ましい。

次に、位相制御回路１１、周期信号生成回路１３、発振回路１４、およびコンパレータ回路１５で構成される駆動信号生成回路の動作について説明する。

位相制御回路１１は、ＦＧ信号に基づいて、モータ９の駆動コイルへの通電位相を示す位相信号Ｓｐｈを生成して出力する。また、周期信号生成回路１３は、速度制御信号Ｖｓｐの電圧レベルに応じた振幅を有し、位相信号Ｓｐｈに応じた周波数および位相を有する周期信号Ｖｂｓを生成して出力する。さらに、発振回路１４は、所定の振幅および周波数を有する三角波信号Ｖｔｒを出力する。そして、（第２の）コンパレータ回路１５は、周期信号Ｖｂｓと三角波信号Ｖｔｒとを比較し、図４に示すような、Ｖｂｓ＜Ｖｔｒの場合にハイ・レベルとなるＰＷＭ信号を生成して出力する。図４においては、周期信号Ｖｂｓとして正弦波信号が用いられている。

このようにして、当該駆動信号生成回路は、速度制御信号Ｖｓｐの電圧レベルおよび位相信号Ｓｐｈが示す通電位相に応じたＰＷＭ信号を生成して出力する。そして、出力回路１６は、当該ＰＷＭ信号に応じてモータ９の駆動コイルに駆動電流を供給し、モータ９の速度は、速度制御信号Ｖｓｐの電圧レベルに応じて制御される。

＝＝＝速度制御回路の他の構成例＝＝＝
上記実施形態では、図３に示したように、ＶＳＳ≦Ｖｍｉｎ＜Ｖｍａｘ＜Ｖｒｅｆ＜ＶＤＤが成立する場合について説明したが、これに限定されるものではない。例えば図５に示すように、カウンタ回路１３０およびＡＮＤ回路１３１をさらに備えることによって、速度制御回路１２は、Ｖｍａｘ＞Ｖｒｅｆの場合にも対応することができる。

図５において、カウンタ回路１３０のＣＫ入力には、比較結果信号ＣＰが入力され、ＣＬ入力には、リスタート信号ＲＥＳが入力され、カウンタ回路１３０からは、カウント値の最上位ビット（以下、カウント値ＵＰ１と称する）が出力されている。また、ＡＮＤ回路１３１には、カウント値ＵＰ１および選択信号ＳＥＬが入力されている。そして、トランスミッションゲート１２８および１２９には、ＡＮＤ回路１３１から出力される選択信号ＳＥＬ’およびその反転信号が制御信号として入力されている。

カウンタ回路１３０は、比較結果信号ＣＰの立ち上がりエッジでカウントアップする。ここで、一例として、所定期間Ｔａと、デジタル信号（ＰＷＭ信号）である目標速度信号Ｓｓｐの周期Ｔｐとは、Ｔａ／Ｔｐ＞１００の関係にあり、カウンタ回路１３０は、初期値０からフルカウント値ＭＸ（≧６４）までカウントアップする７ビットのバイナリカウンタであるものとする。

この場合、デジタル信号である目標速度信号Ｓｓｐが速度制御回路１２に入力されると、カウンタ回路１３０は、所定期間Ｔａに、比較結果信号ＣＰの立ち上がりエッジを６４回以上カウントすることとなり、カウント値ＵＰ１は１となる。したがって、選択信号ＳＥＬ’は、ハイ・レベルとなり、ＤＡＣ１２６から出力されるアナログ信号ＤＴａが速度制御信号Ｖｓｐとして出力される。

一方、アナログ信号である目標速度信号Ｓｓｐが速度制御回路１２に入力されると、比較結果信号ＣＰの立ち上がりエッジがカウントされないため、カウント値ＵＰ１は０となる。したがって、Ｖｍａｘ＞Ｖｒｅｆの場合に、目標速度信号Ｓｓｐの電圧レベルが基準電圧Ｖｒｅｆより高く、選択信号ＳＥＬがハイ・レベルとなっても、選択信号ＳＥＬ’は、ロー・レベルとなる。そのため、目標速度信号Ｓｓｐがそのまま速度制御信号Ｖｓｐとして出力される。なお、目標速度信号Ｓｓｐの電圧レベルが基準電圧Ｖｒｅｆより低い場合も、選択信号ＳＥＬ’は、ロー・レベルとなる。

このように、カウント値ＵＰ１および選択信号ＳＥＬの論理積である選択信号ＳＥＬ’に基づいて速度制御信号Ｖｓｐを選択することによって、Ｖｍａｘ＜ＶｒｅｆおよびＶｍａｘ＞Ｖｒｅｆのいずれの場合にも対応することができる。また、このような構成とすることによって、コンパレータ回路１２１としてヒステリシスコンパレータを用いた場合の誤検出の軽減に加えて、さらに誤検出を軽減することができる。特に、端子２４に容量性の負荷が接続されている場合には、電源投入時などに目標速度信号Ｓｓｐの電圧レベルが一時的に上昇する場合があるが、このような過渡応答による誤検出も軽減することができる。

＝＝＝モータ駆動回路の他の構成例＝＝＝
上記実施形態では、通電基本波形を示す周期信号の振幅を制御し、これを三角波信号と比較してＰＷＭ信号を生成することによって、モータの速度を制御しているが、これに限定されるものではない。アナログ信号およびデジタル信号の両方の入力に対応する速度制御回路１２は、アナログ信号の電圧レベルに応じた駆動信号を生成してモータの速度を制御する一般的なモータ駆動回路に広く用いることができる。

また、出力トランジスタのスイッチング制御によって発生する、ＰＷＭ信号のキャリア（搬送波）周波数を基本波とする高調波成分の影響を低減するため、例えば図６に示すように、通電位相に応じてＰＷＭ信号のキャリア周波数を切り替える構成としてもよい。ここで、ＰＷＭ信号のキャリアは、出力トランジスタのスイッチング周波数を示す信号であり、以下、同様の意味で用いることとする。

図６に示されているモータ駆動回路１ｂは、モータ駆動回路１ａに対して、周波数切替回路１７をさらに含んで構成されている。また、周波数切替回路１７には、位相信号Ｓｐｈが入力され、周波数切替回路１７から出力される周波数切替信号Ｓｆｒは、発振回路１４に入力されている。

周波数切替回路１７は、位相信号Ｓｐｈが示す通電位相に応じて、三角波信号Ｖｔｒの周波数を切り替える周波数切替信号Ｓｆｒを出力する。したがって、ＰＷＭ信号のキャリア周波数も、通電位相に応じて切り替えられる。

ここで、周波数切替回路１７による三角波信号Ｖｔｒの周波数切り替えの一例を図７に示す。図７においては、周期信号Ｖｂｓとして正弦波信号が用いられている。そして、通電位相が周期信号Ｖｂｓのゼロクロス点（０°，１８０°）を中心として、±３０°の範囲内にある場合には、周波数切替回路１７は、三角波信号Ｖｔｒの周波数を周波数ｆ１に切り替える周波数切替信号Ｓｆｒを出力する。一方、通電位相が当該範囲内にない場合には、周波数切替回路１７は、三角波信号Ｖｔｒの周波数を周波数ｆ２（第２の周波数）に切り替える周波数切替信号Ｓｆｒを出力する。

このようにして、モータ駆動回路１ｂは、モータ９の駆動コイルへの通電位相に応じて三角波信号Ｖｔｒの周波数を切り替える。そのため、ＰＷＭ信号のキャリア周波数も切り替えられ、キャリア周波数を基本波とする高調波成分が平均化されてピークが小さくなるため、高調波成分の影響が低減される。なお、周波数ｆ１およびｆ２は、それぞれ単一の周波数ではなく、複数の周波数の集合や周波数帯域であってもよい。例えば、周波数切り替えの際に、周波数ｆ１およびｆ２をそれぞれ４つの周波数から順次またはランダムに選択することによって、高調波成分のピークは、８つに分散される。

さらに、好ましくは、図７に示すように、周波数ｆ１を周波数ｆ２より高くする。この場合、正弦波信号Ｖｓｎのゼロクロス点付近で三角波信号Ｖｔｒの周波数が高くなるため、正弦波信号Ｖｓｎの変化が大きい区間でＰＷＭ信号生成の分解能が高くなり、モータ９の駆動コイルへの通電電流を細密に制御することができる。なお、周波数ｆ１およびｆ２が複数の周波数の集合や周波数帯域である場合には、当該集合や帯域全体についてｆ１＞ｆ２が成立するものとする。

前述したように、モータ駆動回路１ａにおいて、所定期間Ｔａに目標速度信号Ｓｓｐの電圧レベルが基準電圧Ｖｒｅｆより高い間、クロック信号ＣＬＫでカウントするカウンタ回路１２３のカウント値が５１２（第１の所定値）以上である場合には、目標速度信号Ｓｓｐが目標速度をデューティ比で示すデジタル信号であると判定して、当該カウント値から変換されたアナログ信号ＤＴａを速度制御信号Ｖｓｐとし、カウンタ回路１２３のカウント値が５１２未満である場合には、目標速度信号Ｓｓｐが目標速度を電圧レベルで示すアナログ信号であると判定して、そのまま速度制御信号Ｖｓｐとすることによって、アナログ信号およびデジタル信号の両方の入力に対応してモータ９の速度を制御することができる。また、モータ駆動回路１ａを集積回路として構成する場合には、アナログ信号およびデジタル信号の入力端子を兼用することができる。

また、クロック信号ＣＬＫでカウントするカウンタ回路１２４のカウント値がフルカウント値（第２の所定値）に達すると、その時点のカウンタ回路１２３のカウント値をレジスタ１２５に記憶させることによって、レジスタ１２５に記憶されているレジスタ値ＤＴｄから、目標速度信号Ｓｓｐのデューティ比に略比例する電圧レベルを有するアナログ信号ＤＴａに変換することができる。

また、カウンタ回路１２３の１７ビットのカウント値のうち、上位８ビット（所定の上位ビット）であるカウント値ＵＰ８をレジスタ１２５に記憶させ、レジスタ値ＤＴｄが０であるか否かを示す選択信号ＳＥＬに応じて速度制御信号Ｖｓｐを選択することによって、目標速度信号Ｓｓｐがアナログ信号である場合のノイズをフィルタリングすることができる。

また、目標速度信号Ｓｓｐの電圧レベルと基準電圧Ｖｒｅｆとを比較するコンパレータ回路１２１として、ヒステリシスコンパレータを用いることによって、目標速度信号Ｓｓｐがアナログ信号である場合の電圧レベルの変動による誤検出を軽減することができる。

また、速度制御信号Ｖｓｐの電圧レベルに応じた振幅を有する周期信号と三角波信号とを比較してＰＷＭ信号を生成することによって、当該ＰＷＭ信号を用いてモータ９の速度を制御することができる。

なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。

１ａ〜１ｃ モータ駆動回路
９ モータ
１１ 位相制御回路
１２ 速度制御回路
１３ 周期信号生成回路
１４ 発振回路
１５ コンパレータ回路
１６ 出力回路
１７ 周波数切替回路
２１〜２４ 端子
１２１ コンパレータ回路
１２２、１３１ ＡＮＤ回路（論理積回路）
１２３、１２４、１３０ カウンタ回路
１２５ レジスタ
１２６ ＤＡＣ（デジタル・アナログ変換回路）
１２７ インバータ（反転回路）
１２８、１２９ トランスミッションゲート（アナログスイッチ）

Claims (5)

1. モータの目標速度に応じた電圧レベルまたはデューティ比を有する目標速度信号が入力され、前記目標速度信号に基づいて前記モータの速度を制御するための速度制御信号を出力する速度制御回路と、
   前記速度制御信号の電圧レベルに応じた駆動信号を生成する駆動信号生成回路と、
   前記駆動信号に応じて前記モータの駆動コイルに駆動電流を供給する出力回路と、
   を有し、
   前記速度制御回路は、
   所定期間に前記目標速度信号の電圧レベルが所定の電圧レベルより高い間、所定のクロックでカウントする第１のカウンタ回路と、
   前記第１のカウンタ回路のカウント値をアナログ信号に変換して出力するデジタル・アナログ変換回路と、
   前記第１のカウンタ回路のカウント値が第１の所定値以上の場合には、前記デジタル・アナログ変換回路の出力信号を前記速度制御信号として出力し、前記第１のカウンタ回路のカウント値が前記第１の所定値未満の場合には、前記目標速度信号を前記速度制御信号として出力するスイッチ回路と、
   を含むことを特徴とするモータ駆動回路。
2. 前記速度制御回路は、
   カウント値が第２の所定値に達するまでの間、前記所定のクロックでカウントする第２のカウンタ回路と、
   前記第２のカウンタ回路のカウント値が前記第２の所定値に達すると、前記第１のカウンタ回路のカウント値を記憶するレジスタと、
   をさらに含み、
   前記デジタル・アナログ変換回路は、前記レジスタに記憶されている値をアナログ信号に変換して出力することを特徴とする請求項１に記載のモータ駆動回路。
3. 前記レジスタは、前記第１のカウンタ回路のカウント値の所定の上位ビットを記憶し、
   前記スイッチ回路は、前記レジスタに記憶されている値が０である場合には、前記目標速度信号を前記速度制御信号として出力し、前記レジスタに記憶されている値が０でない場合には、前記デジタル・アナログ変換回路の出力信号を前記速度制御信号として出力することを特徴とする請求項２に記載のモータ駆動回路。
4. 前記速度制御回路は、前記目標速度信号の電圧レベルと前記所定の電圧レベルとを比較する、ヒステリシス特性を有する第１のコンパレータ回路をさらに含み、
   前記第１のカウンタ回路には、前記第２のカウンタ回路のカウント値が前記第２の所定値に達するまでの間、前記第１のコンパレータ回路の比較結果に応じて前記所定のクロックが入力されることを特徴とする請求項２または請求項３の何れかに記載のモータ駆動回路。
5. 前記駆動信号生成回路は、
   前記速度制御信号の電圧レベルに応じた振幅を有し、周期的に変化する周期信号を生成する周期信号生成回路と、
   三角波信号を出力する発振回路と、
   前記周期信号と前記三角波信号とを比較して、パルス幅変調された前記駆動信号を生成する第２のコンパレータ回路と、
   を含むことを特徴とする請求項１ないし請求項４の何れかに記載のモータ駆動回路。

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