JP2010104115A - モータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法 - Google Patents
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Abstract
【課題】発振器の出力周波数が固体ばらつきをもったとしても、ソフトスイッチング制御によるモータ制御を精度良く実施できる新規なモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法の提供。
【解決手段】モータコイル13に通電することにより回転するロータ10の位置の検出結果に基づいて前記モータコイル13の通電を制御するに際して、前記ロータ10の位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、生成したクロック信号に基づいてモータコイル13の通電制御の動作タイミングを決定する。これによって、発振器21の出力周波数が固体ばらつきを持ったとしても、ロータ10の回転周期に対して常に一定の割合でソフトスイッチング制御ができる。
【選択図】 図2
【解決手段】モータコイル13に通電することにより回転するロータ10の位置の検出結果に基づいて前記モータコイル13の通電を制御するに際して、前記ロータ10の位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、生成したクロック信号に基づいてモータコイル13の通電制御の動作タイミングを決定する。これによって、発振器21の出力周波数が固体ばらつきを持ったとしても、ロータ10の回転周期に対して常に一定の割合でソフトスイッチング制御ができる。
【選択図】 図2
Description
本発明は、モータコイルに通電することによりモータを制御するモータ制御回路に係り、特にディジタル制御にてソフトスイッチング制御を行なうモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法に関する。
一般に、家電製品や工業用・医療用機器などの駆動源となる各種モータは、Hブリッジ回路などの駆動回路を備えたモータ制御装置によってきめ細かな回転制御がなされている。
このような従来のモータ制御回路としては、例えば以下の特許文献1に示すようにアナログ的なパルス幅変調制御信号を駆動回路のトランジスタのゲートに入力することによってモータの回転制御を行うものが知られている。
このような従来のモータ制御回路としては、例えば以下の特許文献1に示すようにアナログ的なパルス幅変調制御信号を駆動回路のトランジスタのゲートに入力することによってモータの回転制御を行うものが知られている。
一方、OA機器に使用されるファンモータは、機器が動作中は全速で回転し、待機中はファンモータの騒音低減や消費電力低減を目的として低速回転にする場合が多い。しかし、ファンモータを低速運転した場合、羽根による風切り音は低減するが、ファンモータの振動騒音や電磁騒音が強調される。
そのため、本出願人は、例えば特願2008−150781号などにおいて、この振動騒音や電磁騒音を低減するためにコイル電流の立ち上がり及び立ち下がり時に傾きを生じさせ、コイル電流を滑らかに変化させるソフトスイッチング制御をディジタル制御にて行なうモータ制御回路を提案している。
そのため、本出願人は、例えば特願2008−150781号などにおいて、この振動騒音や電磁騒音を低減するためにコイル電流の立ち上がり及び立ち下がり時に傾きを生じさせ、コイル電流を滑らかに変化させるソフトスイッチング制御をディジタル制御にて行なうモータ制御回路を提案している。
すなわち、このモータ制御回路は、図20(a)に示すようなモータコイルを駆動するトランジスタから構成されるH−ブリッジ回路を有するモータ制御回路において、図20(b)に示すような、PWM(Pulse−Width−Modulation)制御区間、回生制御区間、ノーオーバーラップ区間、および必要に応じてキックバック制御区間を有するソフトスイッチング制御をディジタル制御にて行なうようにしている。
そして、このようなディジタル制御にてコイル電流に傾きを生じさせた場合、ソフトスイッチング制御時間はディジタル回路の動作タイミングを決定するクロックの周波数に依存する。
そのため、使用するクロックを外部入力として精度がよいクロック周波数を用いるか、IC内部に発振器を内蔵していても外部接続の部品(例えば、容量または抵抗)により発振周波数が決定されるようになっていれば、クロック周波数の固体ばらつきを考慮する必要が無い。
特開昭60−190010号公報
そのため、使用するクロックを外部入力として精度がよいクロック周波数を用いるか、IC内部に発振器を内蔵していても外部接続の部品(例えば、容量または抵抗)により発振周波数が決定されるようになっていれば、クロック周波数の固体ばらつきを考慮する必要が無い。
しかしながら、上記の方式では、以下のような不都合が生ずる場合がある。
すなわち、実際にブラシレス直流モータ制御回路をIC化する場合、特に小型モータの場合、外部からのクロック入力は容易でなく、さらに低コスト化のために外部接続の部品も無しでIC化される事が多い。
つまり、ブラシレス直流モータ制御回路をIC化する場合、クロックを生成する発振器はIC内部に内蔵されており、発振周波数は固体ばらつきを持つ可能性がある。また、内蔵した発振器は電源電圧依存および温度依存を持つ場合もある。
すなわち、実際にブラシレス直流モータ制御回路をIC化する場合、特に小型モータの場合、外部からのクロック入力は容易でなく、さらに低コスト化のために外部接続の部品も無しでIC化される事が多い。
つまり、ブラシレス直流モータ制御回路をIC化する場合、クロックを生成する発振器はIC内部に内蔵されており、発振周波数は固体ばらつきを持つ可能性がある。また、内蔵した発振器は電源電圧依存および温度依存を持つ場合もある。
さらに、外部入力または外部接続の部品によって精度がよいクロック周波数が得られたとしても、ソフトスイッチング制御時間はモータの回転速度には無関係に、一定の時間で制御を行なうため、モータを高速回転で運転しようとした場合でもコイル電流の傾きが緩やかなままとなり、モータの回転速度が目標回転速度まで達しないこともある。
そこで、本発明は上述の事情に鑑みてなされたものであり、その目的は、発振器が生成するクロックなどの周波数が固体ばらつきを持った場合でも、ソフトスイッチング制御によるモータ制御を精度良く実施できる新規なモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法を提供することである。
そこで、本発明は上述の事情に鑑みてなされたものであり、その目的は、発振器が生成するクロックなどの周波数が固体ばらつきを持った場合でも、ソフトスイッチング制御によるモータ制御を精度良く実施できる新規なモータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法を提供することである。
前記課題を解決するために第1の発明は、モータコイルに通電することにより回転するロータの位置を検出してロータ位置検出信号を出力するロータ位置検出手段と、前記モータコイルの通電を制御する制御手段と、前記ロータ位置検出手段から出力されたロータ位置検出信号の周期に比例した周期を有するクロック信号を生成するクロック生成手段と、を具備し、前記制御手段は、前記クロック生成回路で生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータ制御回路である。
また、第2の発明は、
前記クロック生成手段は、源クロック信号を分周した分周信号を出力する分周回路と、前記分周信号により前記ロータ位置検出信号の所定周期の時間を測定するカウンタ回路と、前記カウンタ回路により測定された測定値を保持するレジスタ回路と、前記源クロック信号のクロック数をカウントし、前記カウント値が前記測定値まで達したらカウント値のリセットを行なうと共に、そのリセットの周期と同じ周期を有する前記クロック信号を出力するクロック生成カウンタ回路と、を具備することを特徴とするモータ制御回路である。
前記クロック生成手段は、源クロック信号を分周した分周信号を出力する分周回路と、前記分周信号により前記ロータ位置検出信号の所定周期の時間を測定するカウンタ回路と、前記カウンタ回路により測定された測定値を保持するレジスタ回路と、前記源クロック信号のクロック数をカウントし、前記カウント値が前記測定値まで達したらカウント値のリセットを行なうと共に、そのリセットの周期と同じ周期を有する前記クロック信号を出力するクロック生成カウンタ回路と、を具備することを特徴とするモータ制御回路である。
また、第3の発明は、
前記第1または第2の発明に係るモータ制御回路を備えたことを特徴とするモータ装置である。
また、第4の発明は、
モータコイルに通電することにより回転するロータの位置の検出結果に基づいて前記コイルの通電を制御するモータの制御方法であって、前記ロータの位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、当該生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータの制御方法である。
前記第1または第2の発明に係るモータ制御回路を備えたことを特徴とするモータ装置である。
また、第4の発明は、
モータコイルに通電することにより回転するロータの位置の検出結果に基づいて前記コイルの通電を制御するモータの制御方法であって、前記ロータの位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、当該生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータの制御方法である。
本発明によれば、モータの回転速度に比例した周期を有するクロック信号を生成し、そのクロック信号に基づいてモータを制御するようにしたことから、ICに内蔵された発振器の出力周波数が固体ばらつきをもった場合でも、精度良くモータの制御を行うことができる。
また、ソフトスイッチング制御時間が発振器の出力周波数によらずモータの回転速度により一意に決まるため、モータを高速回転で運転しようとした場合には、コイル電流の傾きも急峻となるため、確実にモータの回転速度を目標回転速度に制御することができる。
また、ソフトスイッチング制御時間が発振器の出力周波数によらずモータの回転速度により一意に決まるため、モータを高速回転で運転しようとした場合には、コイル電流の傾きも急峻となるため、確実にモータの回転速度を目標回転速度に制御することができる。
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
図1〜図8は、本発明に係るモータ装置100の第1の実施の形態を示したものである。
先ず、このモータ装置100は、図1に示すような構造をした単相全波ブラシレス直流モータMと、図2に示すような構成をしたモータ制御回路(コントローラ)Cとを含んで構成されている。
図1〜図8は、本発明に係るモータ装置100の第1の実施の形態を示したものである。
先ず、このモータ装置100は、図1に示すような構造をした単相全波ブラシレス直流モータMと、図2に示すような構成をしたモータ制御回路(コントローラ)Cとを含んで構成されている。
(モータMの構成例)
先ず、この単相全波ブラシレス直流モータMは、図1に示すように、永久磁石を円筒状に組み合わせてなるマグネットロータ10と、中央に軸受11を有するモータコイル13とから主に構成されており、このモータコイル13を中心にその周りをマグネットロータ10が回転する構造(アウターロータタイプ)となっている。
このマグネットロータ10は、カップ状のロータ本体の内側に、N極とS極の2対の永久磁石を合計4つ(4極)、環状に配置して4つの磁極を有する構造となっている。
先ず、この単相全波ブラシレス直流モータMは、図1に示すように、永久磁石を円筒状に組み合わせてなるマグネットロータ10と、中央に軸受11を有するモータコイル13とから主に構成されており、このモータコイル13を中心にその周りをマグネットロータ10が回転する構造(アウターロータタイプ)となっている。
このマグネットロータ10は、カップ状のロータ本体の内側に、N極とS極の2対の永久磁石を合計4つ(4極)、環状に配置して4つの磁極を有する構造となっている。
一方、このモータコイル13は、中央に軸受11を有する断面十字状をしたステータ12の4つの腕に、それぞれ銅線(巻線)をN回巻いたコイルを備えた構造となっている。
また、ロータ10の内側には1つのホール素子14が設けられている。
このホール素子14は、モータコイル13の回転に伴うロータ10の磁極変異を検出してロータ10の位置検出を行なうものであり、図2に示すように検出したロータ位置をロータ位置検出信号S10としてモータ制御回路Cに出力する。
このロータ位置検出信号S10は、ホール素子14による検出磁場を基にロータ10の位置を検出した信号であり、ロータ位置検出信号S10の2周期がロータ10の1回転にあたる。
また、ロータ10の内側には1つのホール素子14が設けられている。
このホール素子14は、モータコイル13の回転に伴うロータ10の磁極変異を検出してロータ10の位置検出を行なうものであり、図2に示すように検出したロータ位置をロータ位置検出信号S10としてモータ制御回路Cに出力する。
このロータ位置検出信号S10は、ホール素子14による検出磁場を基にロータ10の位置を検出した信号であり、ロータ位置検出信号S10の2周期がロータ10の1回転にあたる。
(モータ制御回路Cの構成例)
次に、モータ制御回路Cは、図2に示すようにホール素子14による検出磁場を基にロータ位置検出信号S10を出力するロータ位置検出回路20と、回路全体の動作タイミングを決めるクロック信号S12の基となる源クロック信号S11を発生する発振器21と、源クロック信号S11及びロータ位置検出信号S10を基に回路全体の動作タイミングを決めるクロック信号S12を出力するクロック生成回路22と、クロック信号S12及びリセット信号S14を基にPWM信号S13を生成する16ステップ生成回路23と、ロータ位置検出信号S10、クロック信号S12及びPWM信号S13を基に、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号S15、S16、S17、S18を生成するゲート信号生成回路24と、モータコイルを駆動するトランジスタTr1、Tr2、Tr3、Tr4で構成されるH−ブリッジ回路25と、から構成される。
次に、モータ制御回路Cは、図2に示すようにホール素子14による検出磁場を基にロータ位置検出信号S10を出力するロータ位置検出回路20と、回路全体の動作タイミングを決めるクロック信号S12の基となる源クロック信号S11を発生する発振器21と、源クロック信号S11及びロータ位置検出信号S10を基に回路全体の動作タイミングを決めるクロック信号S12を出力するクロック生成回路22と、クロック信号S12及びリセット信号S14を基にPWM信号S13を生成する16ステップ生成回路23と、ロータ位置検出信号S10、クロック信号S12及びPWM信号S13を基に、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号S15、S16、S17、S18を生成するゲート信号生成回路24と、モータコイルを駆動するトランジスタTr1、Tr2、Tr3、Tr4で構成されるH−ブリッジ回路25と、から構成される。
ここで、16ステップ生成回路23、ゲート信号生成回路24、H−ブリッジ回路25により構成される回路構成30は、本出願人が本願に先立って出願した特願2008−150781号において提案したモータ制御回路と同じである。
すなわち、16ステップ生成回路23は、図3に示すように15進カウンタ23aと、16進カウンタ23bと、ロジック(LOGIC)23cとから構成されている。そして、クロック生成回路22から出力されたクロック信号S12と、ゲート信号生成回路24から出力されたPWMリセット信号S14とをそれぞれ15進カウンタ23aと16進カウンタ23bに入力し、15進カウンタ23aで生成された信号CONT15と、16進カウンタ23bで生成された信号CONT16をロジック23cに入力し、このロジック23cで信号S13を生成し、これをゲート信号生成回路24に出力するようになっている。
すなわち、16ステップ生成回路23は、図3に示すように15進カウンタ23aと、16進カウンタ23bと、ロジック(LOGIC)23cとから構成されている。そして、クロック生成回路22から出力されたクロック信号S12と、ゲート信号生成回路24から出力されたPWMリセット信号S14とをそれぞれ15進カウンタ23aと16進カウンタ23bに入力し、15進カウンタ23aで生成された信号CONT15と、16進カウンタ23bで生成された信号CONT16をロジック23cに入力し、このロジック23cで信号S13を生成し、これをゲート信号生成回路24に出力するようになっている。
また、H−ブリッジ回路25は、図2に示すように第1の電源となる電源電圧VDD側に接続された第1及び第2のPMOS(Positive channel Metal Oxide Semiconductor)トランジスタTr1、Tr2と、第2の電源となるGND側に接続された第3及び第4のNMOS(Negative channel Metal Oxide Semiconductor)トランジスタTr3、Tr4とを有し、前記第1のトランジスタTr1と第3のトランジスタTr3、及び前記第2のトランジスタTr2と第4のトランジスタTr4とをそれぞれ直列に接続すると共に、これら第1及び第3のトランジスタTr1、Tr3間と前記第2及び第4のトランジスタTr2、Tr4間にモータMのモータコイル13を架け渡した構成となっている。そして、これら4つのトランジスタTr1、Tr2、Tr3、Tr4に対してゲート信号生成回路24からそれぞれゲート信号S15、S16、S17、S18を入力することでトランジスタTr1、Tr2、Tr3、Tr4毎にオン/オフ制御が可能となっている。
ゲート信号生成回路24は、図4に示すようにリセット1(RESET1)生成回路24aと、分周回路24bと、シフトレジスタ+論理回路24cと、前述したH−ブリッジ回路25の2つのPMOSトランジスタTr1、Tr2のゲート信号S15、S16を出力するセレクタS1、S2とから構成されている。
このリセット1生成回路24aは、クロック生成回路22から出力されたクロック信号S12と、ロータ位置検出回路20から出力されたロータ位置検出信号S10と、リセット信号RSTとを入力し、これらの信号を基にリセット信号RESET1を生成して分周回路24bに出力するようになっている。
このリセット1生成回路24aは、クロック生成回路22から出力されたクロック信号S12と、ロータ位置検出回路20から出力されたロータ位置検出信号S10と、リセット信号RSTとを入力し、これらの信号を基にリセット信号RESET1を生成して分周回路24bに出力するようになっている。
また、分周回路24bは、クロック生成回路22から出力されたクロック信号S12と、リセット1生成回路24aから出力されたリセット信号RESET1と、リセット信号RSTとを入力し、これらの信号を基にクロック信号S12を分周して3種類の信号CLK1、CLK2、CLK3を生成し、これらの信号CLK1、CLK2、CLK3をシフトレジスタ+論理回路24cに出力するようになっている。
また、シフトレジスタ+論理回路24cは、この分周回路24bから出力された信号CLK1、CLK2、CLK3と、ロータ位置検出回路20から出力されたロータ位置検出信号S10と、16ステップ生成回路23から出力された信号S13と、リセット信号RSTとを入力し、これら信号を基にH−ブリッジ回路25のNMOSトランジスタTr3、Tr4のゲート信号S17、S18と、セレクタS1、S2の入力信号SIN1、SIN2、SIN3、SIN4及びセレクト信号SELと、16ステップ生成回路23のPWMリセット信号S14を出力するようになっている。
そして、このゲート信号生成回路24は、これら各入力信号(ロータ位置検出信号S10、クロック信号S12、信号S13、リセット信号RST)に基づいてゲート信号S15、S16、S17、S18を出力してH−ブリッジ回路25のPMOSトランジスタTr1,Tr2及びNMOSトランジスタTr3、Tr4をオン/オフ制御してモータMの回転制御を行うようになっている。
(クロック生成回路22の構成例)
図5は、本発明独自の構成であるクロック生成回路22の構成例を示したものである。
同図に示すように、このクロック生成回路22は、分周回路40と、カウンタ回路41と、レジスタ回路42と、クロック生成カウンタ回路43と、フリップフロップ回路44とから構成される。
そして、分周回路40は、源クロック信号S11のN周期(Nは整数)毎に1周期のみHレベル(ハイレベル)となる信号S20を出力し、カウンタ回路41は、ロータ位置検出信号S10の立ち上がり及び立下りエッジ毎にリセットされ、分周回路40の出力S20がHレベル時の源クロック信号S11の立ち上がりエッジでカウントアップすることでロータ位置検出信号S10の半周期の時間を測定するようになっている。
図5は、本発明独自の構成であるクロック生成回路22の構成例を示したものである。
同図に示すように、このクロック生成回路22は、分周回路40と、カウンタ回路41と、レジスタ回路42と、クロック生成カウンタ回路43と、フリップフロップ回路44とから構成される。
そして、分周回路40は、源クロック信号S11のN周期(Nは整数)毎に1周期のみHレベル(ハイレベル)となる信号S20を出力し、カウンタ回路41は、ロータ位置検出信号S10の立ち上がり及び立下りエッジ毎にリセットされ、分周回路40の出力S20がHレベル時の源クロック信号S11の立ち上がりエッジでカウントアップすることでロータ位置検出信号S10の半周期の時間を測定するようになっている。
また、レジスタ回路42は、ロータ位置検出信号S10の立ち上がり及び立下りエッジ毎にカウンタ回路41において測定されたロータ位置検出信号S10の半周期の時間を記録、更新を行いロータ位置検出信号S10の半周期の時間の測定値S21を保持するようになっている。
また、クロック生成カウンタ回路43は、源クロック信号S11の立ち上がりエッジ毎にカウントアップし、レジスタ回路42に保持されたロータ位置検出信号S10の半周期の時間の測定値S22まで達したらリセットを行い、カウント値が1の時のみHレベルとなる信号S23を出力するようになっている。
また、クロック生成カウンタ回路43は、源クロック信号S11の立ち上がりエッジ毎にカウントアップし、レジスタ回路42に保持されたロータ位置検出信号S10の半周期の時間の測定値S22まで達したらリセットを行い、カウント値が1の時のみHレベルとなる信号S23を出力するようになっている。
図6は、この図5に示したクロック生成回路22の各部40〜44の動作を示すタイミングチャート図である。
ここで、分周回路40は、源クロック信号S11の3周期毎に1周期のみHレベルとなるように設定した場合である。また、同図中の4−1と4−2では、源クロック信号S11の周期が異なり、4−1の源クロック信号S11の周期は、4−2の源クロック信号S11の周期の2分の1となっている。
ここで、分周回路40は、源クロック信号S11の3周期毎に1周期のみHレベルとなるように設定した場合である。また、同図中の4−1と4−2では、源クロック信号S11の周期が異なり、4−1の源クロック信号S11の周期は、4−2の源クロック信号S11の周期の2分の1となっている。
上述したように分周回路40は、源クロック信号S11の3周期毎に1周期のみHレベルとなるように設定されているため分周回路40の出力S20は、源クロック信号S11を3分周した出力となる。
同図中の4−1の場合、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間に、カウンタ回路41は「6」までカウントしているので、レジスタ回路42の出力S22は「6」を保持している。
同図中の4−1の場合、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間に、カウンタ回路41は「6」までカウントしているので、レジスタ回路42の出力S22は「6」を保持している。
従って、クロック生成カウンタ回路43は、「1」から「6」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S23を出力する。
フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベル(ローレベル)を繰り返す出力となる。
よって、クロック信号S12は、ロータ位置検出信号S10の半周期の時間の3分の1の周期でHレベル及びLレベルを繰り返す信号となる。
フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベル(ローレベル)を繰り返す出力となる。
よって、クロック信号S12は、ロータ位置検出信号S10の半周期の時間の3分の1の周期でHレベル及びLレベルを繰り返す信号となる。
一方、源クロック信号S11の周期が2倍となった場合の同図中4−2においては、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間が同図中4−1と同じで、源クロック信号S11の周期が2倍となっているために、カウンタ回路41は「3」までカウントし、レジスタ回路42の出力S22は「3」を保持している。クロック生成カウンタ回路43は、「1」から「3」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S23を出力する。
以下、同図中4−1と同様に、フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベルを繰り返す出力となる。
よって、クロック信号S12は、同図中4−1の場合と同様にロータ位置検出信号S10の半周期の時間の3分の1の周期でHレベル及びLレベルを繰り返す信号となる。
つまり、源クロック信号S11の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、クロック信号S12の周期は等しくなる。
よって、クロック信号S12は、同図中4−1の場合と同様にロータ位置検出信号S10の半周期の時間の3分の1の周期でHレベル及びLレベルを繰り返す信号となる。
つまり、源クロック信号S11の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、クロック信号S12の周期は等しくなる。
図7は、図6と同様に図3に示したクロック生成回路22の各部40〜44の動作を示すタイミングチャート図である。
ここで、分周回路40は源クロック信号S11の4周期毎に1周期のみHレベルとなるように設定した場合である。また、同図中の5−1と5−2では、源クロック信号S11の周期は等しいが、5−1のロータ位置検出信号S10の周期は、5−2のロータ位置検出信号S10の周期の2倍となっている。
上述したように分周回路40は、源クロック信号S11の4周期毎に1周期のみHレベルとなるように設定されているため分周回路40の出力S20は、源クロックS11を4分周した出力となる。同図中の5−1の場合、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間に、カウンタ回路41は「6」までカウントしているので、レジスタ回路42の出力S22は「6」を保持している。
ここで、分周回路40は源クロック信号S11の4周期毎に1周期のみHレベルとなるように設定した場合である。また、同図中の5−1と5−2では、源クロック信号S11の周期は等しいが、5−1のロータ位置検出信号S10の周期は、5−2のロータ位置検出信号S10の周期の2倍となっている。
上述したように分周回路40は、源クロック信号S11の4周期毎に1周期のみHレベルとなるように設定されているため分周回路40の出力S20は、源クロックS11を4分周した出力となる。同図中の5−1の場合、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間に、カウンタ回路41は「6」までカウントしているので、レジスタ回路42の出力S22は「6」を保持している。
従って、クロック生成カウンタ回路43は、「1」から「6」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S23を出力する。
フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベルを繰り返す出力となる。
よって、クロック信号S12は、ロータ位置検出信号S10の半周期の時間の4分の1の周期でHレベル及びLレベルを繰り返す信号となる。
フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベルを繰り返す出力となる。
よって、クロック信号S12は、ロータ位置検出信号S10の半周期の時間の4分の1の周期でHレベル及びLレベルを繰り返す信号となる。
一方、ロータ位置検出信号S10の周期が2分の1となった場合の同図中5−2においては、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間が同図中5−1の2分の1で、源クロック信号S11の周期が等しくなっているために、カウンタ回路41は「3」までカウントし、レジスタ回路42の出力は「3」を保持している。
クロック生成カウンタ回路43は、「1」から「3」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S23を出力する。
クロック生成カウンタ回路43は、「1」から「3」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S23を出力する。
以下、同図中5−1と同様に、フリップフロップ回路44は、反転出力S24を入力信号としてクロック生成カウンタ回路43の出力S23の立ち上がりエッジで動作する構成となっているので、フリップフロップ回路44の正転出力(クロック信号)S12は、クロック生成カウンタ回路43の出力S23の立ち上がりエッジ毎にHレベル及びLレベルを繰り返す出力となる。
よって、クロック信号S12は、同図中5−1の場合と同様にロータ位置検出信号S10の半周期の時間の4分の1の周期でHレベル及びLレベルを繰り返す信号となる。
つまり、ロータ位置検出信号S10の周期が2分の1になるとクロック信号S12の周期は2分の1になり、逆にロータ位置検出信号S10の周期が2倍になればクロック信号S12の周期は2倍となる。
つまり、ロータ位置検出信号S10の周期が2分の1になるとクロック信号S12の周期は2分の1になり、逆にロータ位置検出信号S10の周期が2倍になればクロック信号S12の周期は2倍となる。
次に、図8は、図5に示したクロック生成回路22の出力するクロック信号S12の周期とロータ位置検出信号S10の周期の関係を示す概略図である。
同図に示すように、上述した制御を行なうことで、クロック信号S12の周期は、源クロック信号S11の周期に関わらず、ロータ位置検出信号S10の周期で一意に決まる。
また、クロック信号S12とロータ位置検出信号S10は比例の関係にあり、比例定数は分周回路40の分周比によって決まる。
同図に示すように、上述した制御を行なうことで、クロック信号S12の周期は、源クロック信号S11の周期に関わらず、ロータ位置検出信号S10の周期で一意に決まる。
また、クロック信号S12とロータ位置検出信号S10は比例の関係にあり、比例定数は分周回路40の分周比によって決まる。
すなわち、分周比をNとした場合、生成されるクロック信号S12の周期はロータ位置検出信号の周期のN分の1となる。周波数で言い換えると、クロック信号S12の周波数は、ロータ位置検出信号S10の周波数のN倍となる。
上述した説明では、ロータ位置検出信号S10の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号S10の1周期又は2周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるクロック信号S12の周波数は、ロータ位置検出信号S10の周波数の2分のN、4分のN倍となる。
上述した説明では、ロータ位置検出信号S10の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号S10の1周期又は2周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるクロック信号S12の周波数は、ロータ位置検出信号S10の周波数の2分のN、4分のN倍となる。
(本実施の形態のまとめ)
上述した制御によって生成されたクロック信号S12を動作タイミングとして用いて、本出願人が特願2008−150781号において提案した制御回路30を動作させることで、発振器21の出力する源クロック信号S11が固体ばらつきを持ったとしても、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4の制御を行なうゲート信号S15、S16、S17、S18の出力の組み合わせによって決まる、PWM制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
上述した制御によって生成されたクロック信号S12を動作タイミングとして用いて、本出願人が特願2008−150781号において提案した制御回路30を動作させることで、発振器21の出力する源クロック信号S11が固体ばらつきを持ったとしても、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4の制御を行なうゲート信号S15、S16、S17、S18の出力の組み合わせによって決まる、PWM制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
よって、ロータ位置検出信号S10の周波数、つまりロータの回転速度によって一意に決まり、回転速度が速くなれば各制御区間の時間は短くなり、逆に回転速度が遅くなれば各制御区間の時間は長くなる。
また、ロータ位置検出信号S10の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイルに通電されるコイル電流の傾きは、モータの回転速度が遅い場合には、緩やかに変化し、より静かにモータの駆動をすることができ、モータの回転速度が速い場合には、急峻に変化することでより早くモータの駆動を行なうことが出来る。
また、ロータ位置検出信号S10の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイルに通電されるコイル電流の傾きは、モータの回転速度が遅い場合には、緩やかに変化し、より静かにモータの駆動をすることができ、モータの回転速度が速い場合には、急峻に変化することでより早くモータの駆動を行なうことが出来る。
(第2の実施形態)
次に、図9〜図17は、本発明に係るモータ制御回路Cの第2の実施形態を示したものである。
図9に示すように、このモータ制御回路Cは、ホール素子14による検出磁場を基にロータ位置検出信号S10を出力するロータ位置検出回路20と、回路全体の動作タイミングを決めるクロック信号S11を発生する発振器21と、クロック信号S11及びロータ位置検出信号S10を基にゲート信号生成回路51の出力信号S15、S16、S17、S18の状態を決定する信号S30を出力するSTATE生成回路50と、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号S15、S16、S17、S18を生成するゲート信号生成回路51と、モータコイルを駆動するトランジスタTr1、Tr2、Tr3、Tr4で構成されるH−ブリッジ回路25と、から構成される。
次に、図9〜図17は、本発明に係るモータ制御回路Cの第2の実施形態を示したものである。
図9に示すように、このモータ制御回路Cは、ホール素子14による検出磁場を基にロータ位置検出信号S10を出力するロータ位置検出回路20と、回路全体の動作タイミングを決めるクロック信号S11を発生する発振器21と、クロック信号S11及びロータ位置検出信号S10を基にゲート信号生成回路51の出力信号S15、S16、S17、S18の状態を決定する信号S30を出力するSTATE生成回路50と、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号S15、S16、S17、S18を生成するゲート信号生成回路51と、モータコイルを駆動するトランジスタTr1、Tr2、Tr3、Tr4で構成されるH−ブリッジ回路25と、から構成される。
(STATE生成回路50の構成例)
図10は、図9中のSTATE生成回路50の構成例を示したものである。
同図に示すように、このSTATE生成回路50は、上記第1の実施形態で説明したクロック生成回路22を構成する分周回路40と、カウンタ回路41と、クロック生成カウンタ回路43の他に、STATE生成カウンタ回路60を備えて構成される。
このSTATE生成カウンタ回路60は、ロータ位置検出信号S10の立ち上がり及び立下りエッジでリセットされ、クロック生成カウンタ回路43の出力S31がHレベル時のクロック信号S11の立ち上がりエッジでカウントアップし、STATE信号S30をゲート信号生成回路51に出力するものである。
図10は、図9中のSTATE生成回路50の構成例を示したものである。
同図に示すように、このSTATE生成回路50は、上記第1の実施形態で説明したクロック生成回路22を構成する分周回路40と、カウンタ回路41と、クロック生成カウンタ回路43の他に、STATE生成カウンタ回路60を備えて構成される。
このSTATE生成カウンタ回路60は、ロータ位置検出信号S10の立ち上がり及び立下りエッジでリセットされ、クロック生成カウンタ回路43の出力S31がHレベル時のクロック信号S11の立ち上がりエッジでカウントアップし、STATE信号S30をゲート信号生成回路51に出力するものである。
図11は、このSTATE生成回路50の各部41〜43及び60の動作を示すタイミングチャート図であり、分周回路40はクロック信号S11の3周期毎に1周期のみHレベルとなるように設定した場合である。また、同図中の9−1と9−2では、クロック信号S11の周期が異なり、9−1のクロック信号S11の周期は、9−2のクロック信号S11の周期の2分の1となっている。
上述したように分周回路40は、クロック信号S11の3周期毎に1周期のみHレベルとなるように設定されているため、分周回路40の出力S20は、クロック信号S11を3分周した出力となる。
上述したように分周回路40は、クロック信号S11の3周期毎に1周期のみHレベルとなるように設定されているため、分周回路40の出力S20は、クロック信号S11を3分周した出力となる。
同図中の9−1の場合、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間に、カウンタ回路41は「6」までカウントしているので、レジスタ回路42の出力S22は「6」を保持している。
従って、クロック生成カウンタ回路43は、「1」から「6」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S31を出力する。
STATE生成カウンタ回路60は、ロータ位置検出信号S10の立下りエッジでリセットされて「1」になり、クロック生成カウンタ回路43の出力信号S31がHレベル時のクロック信号S11の立ち上がりエッジでカウントアップする。
従って、クロック生成カウンタ回路43は、「1」から「6」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S31を出力する。
STATE生成カウンタ回路60は、ロータ位置検出信号S10の立下りエッジでリセットされて「1」になり、クロック生成カウンタ回路43の出力信号S31がHレベル時のクロック信号S11の立ち上がりエッジでカウントアップする。
よって、STATE信号S30は、ロータ位置検出信号S10の半周期の時間の3分の1の周期でカウントアップする信号となる。
一方、クロック信号S11の周期が2倍となった場合の同図中9−2においては、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間が同図中9−1と同じで、クロック信号S11の周期が2倍となっている為に、カウンタ回路41は「3」までカウントし、レジスタ回路42の出力は「3」を保持している。
クロック生成カウンタ回路43は、「1」から「3」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S31を出力する。
一方、クロック信号S11の周期が2倍となった場合の同図中9−2においては、ロータ位置検出信号S10の立下りエッジから立ち上がりエッジの期間が同図中9−1と同じで、クロック信号S11の周期が2倍となっている為に、カウンタ回路41は「3」までカウントし、レジスタ回路42の出力は「3」を保持している。
クロック生成カウンタ回路43は、「1」から「3」までのカウントを繰り返し、カウント値が「1」のときのみHレベルとなる出力S31を出力する。
以下、同図中9−1と同様に、STATE生成カウンタ回路60は、ロータ位置検出信号S10の立下りエッジでリセットされ「1」になりクロック生成カウンタ回路43の出力信号S31がHレベル時のクロック信号S11の立ち上がりエッジでカウントアップする。
よって、STATE信号S30は、ロータ位置検出信号S10の半周期の時間の3分の1の周期でカウントアップする信号となる。
つまり、クロック信号S11の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、STATE信号S30の値が変化する周期は等しくなる。
よって、STATE信号S30は、ロータ位置検出信号S10の半周期の時間の3分の1の周期でカウントアップする信号となる。
つまり、クロック信号S11の周期が異なったとしても、ロータ位置検出信号の周期が同じであれば、STATE信号S30の値が変化する周期は等しくなる。
前述したクロック生成回路22の構成例と同様に、ロータ位置検出信号S10の周期が2分の1になるとSTATE信号S30の変化の周期は2分の1になり、逆にロータ位置検出信号S10の周期が2倍になればSTATE信号S30の変化の周期は2倍となる。
上述した説明では、ロータ位置検出信号S10の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号S10の1周期又は2周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるSTAE信号S30の変化の周期は、ロータ位置検出信号S10の周期のN分の1、N分の2倍となる。
上述した説明では、ロータ位置検出信号S10の半周期の時間を測定して、制御を行なった場合だが、ロータ位置検出信号S10の1周期又は2周期を測定した値を用いても、同様の結果が得られる。その場合、生成されるSTAE信号S30の変化の周期は、ロータ位置検出信号S10の周期のN分の1、N分の2倍となる。
(ゲート信号生成回路51の構成例)
図12は、図9中のゲート信号生成回路51の構成例を示したものである。
同図に示すように、このゲート信号生成回路51は、OFF−PGATE生成回路70と、ON−PGATE生成回路71と、OFF−NGATE生成回路72と、ON−NGATE生成回路73と、セレクタ回路74、75、76、77と、から構成される。
そして、OFF−PGATE生成回路70は、STATE信号S30の値を基に、H−ブリッジ回路25を構成するハイサイド側のトランジスタTr1、Tr2のON状態からOFF状態への遷移を出力し、ON−PGATE生成回路71は、H−ブリッジ回路25を構成するハイサイド側のトランジスタTr1、Tr2のOFF状態からON状態への遷移を出力するようになっている。
図12は、図9中のゲート信号生成回路51の構成例を示したものである。
同図に示すように、このゲート信号生成回路51は、OFF−PGATE生成回路70と、ON−PGATE生成回路71と、OFF−NGATE生成回路72と、ON−NGATE生成回路73と、セレクタ回路74、75、76、77と、から構成される。
そして、OFF−PGATE生成回路70は、STATE信号S30の値を基に、H−ブリッジ回路25を構成するハイサイド側のトランジスタTr1、Tr2のON状態からOFF状態への遷移を出力し、ON−PGATE生成回路71は、H−ブリッジ回路25を構成するハイサイド側のトランジスタTr1、Tr2のOFF状態からON状態への遷移を出力するようになっている。
また、OFF−NGATE生成回路72は、H−ブリッジ回路25を構成するローサイド側のトランジスタTr3、Tr4のON状態からOFF状態への遷移を出力し、ON−NGATE生成回路73は、H−ブリッジ回路25を構成するローサイド側のトランジスタTr3、Tr4のOFF状態からON状態への遷移を出力するようになっている。
また、セレクタ回路74、75、76、77は、それぞれ選択信号Sとして入力される信号がHレベルの場合には入力信号Aを出力信号Qとして出力し、選択信号Sとして入力される信号がLレベルの場合には入力信号Bを出力信号Qとして出力するようになっている。
また、セレクタ回路74、75、76、77は、それぞれ選択信号Sとして入力される信号がHレベルの場合には入力信号Aを出力信号Qとして出力し、選択信号Sとして入力される信号がLレベルの場合には入力信号Bを出力信号Qとして出力するようになっている。
図13は、図12中のOFF−PGATE生成回路70の構成例を示したものである。
同図に示すように、このOFF−PGATE生成回路70は、設定した値までカウントアップしたらリセットされ、再度1からカウントアップを繰り返すカウンタ回路80と、カウンタ回路80のカウント値S50及びSTATE信号S30を比較し、カウント値S50の値がSTATE信号S30の値以下のときのみHレベルを出力する比較回路81と、から構成される。
同図に示すように、このOFF−PGATE生成回路70は、設定した値までカウントアップしたらリセットされ、再度1からカウントアップを繰り返すカウンタ回路80と、カウンタ回路80のカウント値S50及びSTATE信号S30を比較し、カウント値S50の値がSTATE信号S30の値以下のときのみHレベルを出力する比較回路81と、から構成される。
一方、図14は、図12中のON−PGATE生成回路71の構成例を示したものである。
同図に示すように、このON−PGATE生成回路71は、設定した値までカウントアップしたらリセットされ、再度1からカウントアップを繰り返すカウンタ回路90と、カウンタ回路90のカウント値S60及びSTATE信号S30から設定した値を差し引いた値とを比較し、カウント値S60の値がSTATE信号S30から設定した値を差し引いた値以下のとき且つSTATE信号S30が設定した、差し引く値より大きいときのみHレベルを出力する比較回路91と、比較回路91の出力S61の反転した信号S41を出力するインバータ回路92と、から構成される。
図15、図16は、図13及び図14に示す各生成回路70及び71の動作を示すタイミングチャート図であり、それぞれカウンタ回路80、90のリセットされるカウント値は「4」、比較回路91のSTATE信号S30から差し引かれる値は「6」と設定した場合である。
同図に示すように、このON−PGATE生成回路71は、設定した値までカウントアップしたらリセットされ、再度1からカウントアップを繰り返すカウンタ回路90と、カウンタ回路90のカウント値S60及びSTATE信号S30から設定した値を差し引いた値とを比較し、カウント値S60の値がSTATE信号S30から設定した値を差し引いた値以下のとき且つSTATE信号S30が設定した、差し引く値より大きいときのみHレベルを出力する比較回路91と、比較回路91の出力S61の反転した信号S41を出力するインバータ回路92と、から構成される。
図15、図16は、図13及び図14に示す各生成回路70及び71の動作を示すタイミングチャート図であり、それぞれカウンタ回路80、90のリセットされるカウント値は「4」、比較回路91のSTATE信号S30から差し引かれる値は「6」と設定した場合である。
以下の説明においては、上述した設定値において制御した場合で説明を行なう。
図15、図16に示すように、カウンタ回路80、90は「1」から「4」までのカウントを繰り返す。
比較回路81は、STATE信号S30が1のときはカウンタ値S50の値が「1」のときのみHレベルとなり、STATE信号S30が「2」のときは、カウンタ値S50の値が「1」及び「2」のときのみHレベルとなる。
STATE信号S30が「3」のときは、カウンタ値が「1」、「2」及び「3」のときのみHレベルとなり、STATE信号S30が「4」以上となった場合にはカウント値S50がどの値でも常にHレベルとなる。
図15、図16に示すように、カウンタ回路80、90は「1」から「4」までのカウントを繰り返す。
比較回路81は、STATE信号S30が1のときはカウンタ値S50の値が「1」のときのみHレベルとなり、STATE信号S30が「2」のときは、カウンタ値S50の値が「1」及び「2」のときのみHレベルとなる。
STATE信号S30が「3」のときは、カウンタ値が「1」、「2」及び「3」のときのみHレベルとなり、STATE信号S30が「4」以上となった場合にはカウント値S50がどの値でも常にHレベルとなる。
従って、STATE信号S30が「1」のときには、オンデューティが25%、「2」のときには50%、「3」のときには75%、「4」以上のときには100%となり、オンデューティが段階的に増加するPWM信号S40を生成する事ができる。
比較回路91は、STATE信号S30が「1」から「6」の場合、設定したSTATE信号S30から差し引く値の「6」以下となるために常にLレベルとなる。
比較回路91は、STATE信号S30が「1」から「6」の場合、設定したSTATE信号S30から差し引く値の「6」以下となるために常にLレベルとなる。
STATE信号S30が「7」のときは、「6」を引くと「1」となるため、カウンタ値S60の値が「1」のときのみHレベルとなり、STATE信号S30が「8」のときは、「6」を引くと「2」となるため、カウンタ値S50の値が「1」及び「2」のときのみHレベルとなる。
STATE信号S30が「9」のときは、「6」引くと「3」となるため、カウンタ値S60が「1」、「2」及び「3」のときのみHレベルとなり、STATE信号S30が「10」以上となった場合には、「6」を引いても「4」以上となるため、カウント値S60がどの値でも常にHレベルとなる。
STATE信号S30が「9」のときは、「6」引くと「3」となるため、カウンタ値S60が「1」、「2」及び「3」のときのみHレベルとなり、STATE信号S30が「10」以上となった場合には、「6」を引いても「4」以上となるため、カウント値S60がどの値でも常にHレベルとなる。
従って、STATE信号S30が「7」のときには、オンデューティが25%、「8」のときには50%、「9」のときには75%、「10」以上のときには100%となり、オンデューティが段階的に増加するPWM信号S61を生成することができる。
さらに、インバータ回路92によって反転信号を生成することで、STATE信号S30が「7」のときには、オンデューティが75%、「8」のときには50%、「9」のときには25%、「10」以上のときには0%となり、オンデューティが段階的に減少するPWM信号S41を生成することができる。
さらに、インバータ回路92によって反転信号を生成することで、STATE信号S30が「7」のときには、オンデューティが75%、「8」のときには50%、「9」のときには25%、「10」以上のときには0%となり、オンデューティが段階的に減少するPWM信号S41を生成することができる。
図17は、図12に示すゲート信号生成回路51の各部70〜77の動作を示すタイミングチャート図である。
同図に示すように、OFF−PGATE信号生成回路70の出力S40及びON−PGATE信号生成回路71の出力S41は上述したように、STATE信号の値によって、オンデューティが段階的に増加する信号と減少する信号が出力される。
OFF−NGATE信号生成回路72は、STATE信号S30が「1」から「6」の場合のみHレベルを出力し、ON−NGATE信号生成回路73は、STATE信号S30が「5」以上のときのみHレベルを出力するような回路となっており、出力信号はS42及びS43となる。
同図に示すように、OFF−PGATE信号生成回路70の出力S40及びON−PGATE信号生成回路71の出力S41は上述したように、STATE信号の値によって、オンデューティが段階的に増加する信号と減少する信号が出力される。
OFF−NGATE信号生成回路72は、STATE信号S30が「1」から「6」の場合のみHレベルを出力し、ON−NGATE信号生成回路73は、STATE信号S30が「5」以上のときのみHレベルを出力するような回路となっており、出力信号はS42及びS43となる。
セレクタ回路74、75、76、77は、ロータ位置検出信号S10を選択信号としており、ロータ位置検出信号S10がLレベルの場合には、各セレクタ回路の出力S15、S16、S17、S18は入力端子Bに入力される信号が出力される。
従って、H−ブリッジ回路25を構成するトランジスタTr1のゲート信号となるS15は、OFF−PGATE信号生成回路70の出力S40、トランジスタTr2のゲート信号となるS16は、ON−PGATE信号生成回路71の出力S41、トランジスタTr3のゲート信号となるS17は、ON−NGATE信号生成回路73の出力S43、トランジスタTr4のゲート信号となるS18は、OFF−NGATE信号生成回路72の出力S42、を選択し出力する。
従って、H−ブリッジ回路25を構成するトランジスタTr1のゲート信号となるS15は、OFF−PGATE信号生成回路70の出力S40、トランジスタTr2のゲート信号となるS16は、ON−PGATE信号生成回路71の出力S41、トランジスタTr3のゲート信号となるS17は、ON−NGATE信号生成回路73の出力S43、トランジスタTr4のゲート信号となるS18は、OFF−NGATE信号生成回路72の出力S42、を選択し出力する。
逆に、ロータ位置検出信号がHレベルの場合には、各セレクタ回路の出力S15、S16、S17、S18は入力端子Aに入力される信号が出力される。
従って、H−ブリッジ回路25を構成するトランジスタTr1のゲート信号となるS15は、ON−PGATE信号生成回路71の出力S41、トランジスタTr2のゲート信号となるS16は、OFF−PGATE信号生成回路70の出力S40、トランジスタTr3のゲート信号となるS17は、OFF−NGATE信号生成回路72の出力S42、トランジスタTr4のゲート信号となるS18は、ON−NGATE信号生成回路73の出力S43、をそれぞれ選択し出力する。
従って、H−ブリッジ回路25を構成するトランジスタTr1のゲート信号となるS15は、ON−PGATE信号生成回路71の出力S41、トランジスタTr2のゲート信号となるS16は、OFF−PGATE信号生成回路70の出力S40、トランジスタTr3のゲート信号となるS17は、OFF−NGATE信号生成回路72の出力S42、トランジスタTr4のゲート信号となるS18は、ON−NGATE信号生成回路73の出力S43、をそれぞれ選択し出力する。
よって、STATE信号S30を基に、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4を制御するゲート信号S15、S16、S17、S18の組み合わせによって決定される、PWM制御区間、回生区間、ノーオーバーラップ制御区間及びキックバック制御区間を生成することができる。
また、上述した説明では、PWM制御区間をSTATE信号S30の変化の周期の3周期分、回生区間、ノーオーバーラップ区間及びキックバック制御区間をSTATE信号S30の変化の周期の1周期分として説明を行なったが、説明中に設定した各値を変更することで、各制御区間の幅は容易に変更することができる。
また、上述した説明では、PWM制御区間をSTATE信号S30の変化の周期の3周期分、回生区間、ノーオーバーラップ区間及びキックバック制御区間をSTATE信号S30の変化の周期の1周期分として説明を行なったが、説明中に設定した各値を変更することで、各制御区間の幅は容易に変更することができる。
(第2の実施形態のまとめ)
上述した制御によって生成されたSTATE信号S30をH−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号の状態を決定する信号として用いて制御することで、発振器21の出力するクロック信号S11が固体ばらつきをもったとしても、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4の制御を行なうゲート信号S15、S16、S17、S18の出力の組み合わせによって決まる、PWM制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
上述した制御によって生成されたSTATE信号S30をH−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4のゲート信号の状態を決定する信号として用いて制御することで、発振器21の出力するクロック信号S11が固体ばらつきをもったとしても、H−ブリッジ回路25を構成するトランジスタTr1、Tr2、Tr3、Tr4の制御を行なうゲート信号S15、S16、S17、S18の出力の組み合わせによって決まる、PWM制御区間、回生制御区間、ノーオーバーラップ区間、およびキックバック制御区間の各制御区間の時間は、ロータの回転速度が同じであれば同じ制御時間となる。
よって、ロータ位置検出信号S10の周波数、つまりロータの回転速度によって一意に決まり、回転速度が速くなれば各制御区間の時間は短くなり、逆に回転速度が遅くなれば各制御区間の時間は長くなる。
また、ロータ位置検出信号S10の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイル13に通電されるコイル電流の傾きは、モータMの回転速度が遅い場合には、緩やかに変化し、より静かにモータMの駆動をすることができ、モータMの回転速度が速い場合には、急峻に変化することでより早く高精度にモータMの駆動を行なうことが出来る。
また、ロータ位置検出信号S10の周期に対する各制御区間の時間の割合は常に一定となり、ソフトスイッチング制御区間は電気角が常に一定で動作することができる。
すなわち、モータコイル13に通電されるコイル電流の傾きは、モータMの回転速度が遅い場合には、緩やかに変化し、より静かにモータMの駆動をすることができ、モータMの回転速度が速い場合には、急峻に変化することでより早く高精度にモータMの駆動を行なうことが出来る。
(他の実施形態)
上述した各実施の形態は、PWM信号のオンデューティを段階的に変化させることによりソフトスイッチング制御を行う制御であるが、H−ブリッジ回路25を図18に示すような構成にしてもよい。
すなわち、H−ブリッジ回路25を図示するように複数(図の例では12個)のトランジスタで構成し、各トランジスタのゲート信号PG1_1、PG1_2、PG1_3、PG2_1、PG2_2、PG2_3、NG1_1、NG1_2、NG1_3、NG2_1、NG2_2、NG2_3、を段階的にONまたはOFFすることで、ソフトスイッチング制御を行なう。
上述した各実施の形態は、PWM信号のオンデューティを段階的に変化させることによりソフトスイッチング制御を行う制御であるが、H−ブリッジ回路25を図18に示すような構成にしてもよい。
すなわち、H−ブリッジ回路25を図示するように複数(図の例では12個)のトランジスタで構成し、各トランジスタのゲート信号PG1_1、PG1_2、PG1_3、PG2_1、PG2_2、PG2_3、NG1_1、NG1_2、NG1_3、NG2_1、NG2_2、NG2_3、を段階的にONまたはOFFすることで、ソフトスイッチング制御を行なう。
このような場合でも、STATE信号S30の値によって各ゲート信号の状態を決定するような構成にすることで、発振器21の出力するクロック信号S11が固体ばらつきを持ったとしても、ロータ位置検出信号S10の周期に対するソフトスイッチング制御時間の割合は常に一定で制御できる。
また、同様にH−ブリッジ回路25を図19に示すような構成にし、各トランジスタのゲート信号のレベルを決定する参照電圧レベルVDD、GND、V1、V2、V3、V4、V5、V6を段階的にスイッチを用いて切り替えることで、ソフトスイッチングを行なう場合でも、STATE信号S30の値によって各スイッチの状態を決定するような構成にすることで、発振器21の出力するクロック信号S11が固体ばらつきを持ったとしても、ロータ位置検出信号S10の周期に対するソフトスイッチング制御時間の割合は常に一定で制御できる。
また、同様にH−ブリッジ回路25を図19に示すような構成にし、各トランジスタのゲート信号のレベルを決定する参照電圧レベルVDD、GND、V1、V2、V3、V4、V5、V6を段階的にスイッチを用いて切り替えることで、ソフトスイッチングを行なう場合でも、STATE信号S30の値によって各スイッチの状態を決定するような構成にすることで、発振器21の出力するクロック信号S11が固体ばらつきを持ったとしても、ロータ位置検出信号S10の周期に対するソフトスイッチング制御時間の割合は常に一定で制御できる。
なお、上記各実施の形態では、図1に示すようにロータ10がN極とS極の2対の4極で構成された単相全波ブラシレス直流モータMを用いた例を示したが、この構成に限定されるものでないことは勿論である。
また、本発明の制御回路は、整流方式が単相全波のモータだけでなく、複数相全波及び複数相半波のモータにおいても適用することができる。
また、本発明の制御回路は、整流方式が単相全波のモータだけでなく、複数相全波及び複数相半波のモータにおいても適用することができる。
100…モータ装置
M(100)…モータ
C(100)…モータ制御回路
10…ロータ
11…軸受
12…ステータ
13…モータコイル
14…ホール素子(ロータ位置検出手段)
20…ロータ位置検出回路(ロータ位置検出手段)
21…発振器
22…クロック生成回路(クロック生成手段)
23…16ステップ生成回路(制御手段)
24a…15進カウンタ
24b…16進カウンタ
23c…ロジック
24…ゲート信号生成回路(制御手段)
24a…リセット1生成回路
24b…分周回路
24c…シフトレジスタ+論理回路
25…H−ブリッジ回路(制御手段)
30…制御回路(制御手段)
40…分周回路
41…周期測定カウンタ回路
42…周期測定値レジスタ回路
43…クロック生成カウンタ回路
44…フリップフロップ回路
50…STATE生成回路(クロック生成手段)
51…ゲート信号生成回路(制御手段)
60…STATE生成カウンタ回路
70…OFF−PGATE信号生成回路
71…ON−PGATE信号生成回路
72…OFF−NGATE信号生成回路
73…ON−NGATE信号生成回路
74〜77…セレクタ回路
80…カウンタ回路
81…比較回路
90…カウンタ回路
91…比較回路
92…インバータ回路
Tr1、Tr2、Tr3、Tr4…トランジスタ
M(100)…モータ
C(100)…モータ制御回路
10…ロータ
11…軸受
12…ステータ
13…モータコイル
14…ホール素子(ロータ位置検出手段)
20…ロータ位置検出回路(ロータ位置検出手段)
21…発振器
22…クロック生成回路(クロック生成手段)
23…16ステップ生成回路(制御手段)
24a…15進カウンタ
24b…16進カウンタ
23c…ロジック
24…ゲート信号生成回路(制御手段)
24a…リセット1生成回路
24b…分周回路
24c…シフトレジスタ+論理回路
25…H−ブリッジ回路(制御手段)
30…制御回路(制御手段)
40…分周回路
41…周期測定カウンタ回路
42…周期測定値レジスタ回路
43…クロック生成カウンタ回路
44…フリップフロップ回路
50…STATE生成回路(クロック生成手段)
51…ゲート信号生成回路(制御手段)
60…STATE生成カウンタ回路
70…OFF−PGATE信号生成回路
71…ON−PGATE信号生成回路
72…OFF−NGATE信号生成回路
73…ON−NGATE信号生成回路
74〜77…セレクタ回路
80…カウンタ回路
81…比較回路
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91…比較回路
92…インバータ回路
Tr1、Tr2、Tr3、Tr4…トランジスタ
Claims (4)
- モータコイルに通電することにより回転するロータの位置を検出してロータ位置検出信号を出力するロータ位置検出手段と、
前記モータコイルの通電を制御する制御手段と、
前記ロータ位置検出手段から出力されたロータ位置検出信号の周期に比例した周期を有するクロック信号を生成するクロック生成手段と、を具備し、
前記制御手段は、前記クロック生成手段で生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータ制御回路。 - 前記クロック生成手段は、
源クロック信号を分周した分周信号を出力する分周回路と、
前記分周信号により前記ロータ位置検出信号の所定周期の時間を測定するカウンタ回路と、
前記カウンタ回路により測定された測定値を保持するレジスタ回路と、
前記源クロック信号のクロック数をカウントし、前記カウント値が前記測定値まで達したらカウント値のリセットを行なうと共に、そのリセットの周期と同じ周期を有する前記クロック信号を出力するクロック生成カウンタ回路と、を具備することを特徴とする請求項1に記載のモータ制御回路。 - 前記請求項1または2に記載のモータ制御回路を備えたことを特徴とするモータ装置。
- モータコイルに通電することにより回転するロータの位置の検出結果に基づいて前記コイルの通電を制御するモータの制御方法であって、
前記ロータの位置を検出したロータ位置検出信号の周期に比例した周期を有するクロック信号を生成し、当該生成したクロック信号に基づいて前記通電制御の動作タイミングを決定することを特徴とするモータの制御方法。
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JP2008272069A JP2010104115A (ja) | 2008-10-22 | 2008-10-22 | モータ制御回路及びこれを備えたモータ装置ならびにモータ制御方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2008-10-22 JP JP2008272069A patent/JP2010104115A/ja active Pending
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