JP3363833B2 - Ｆｇ信号発生回路及びこれを有するｂｌｄｃモータ及びｂｌｄｃモータ駆動回路 - Google Patents
Ｆｇ信号発生回路及びこれを有するｂｌｄｃモータ及びｂｌｄｃモータ駆動回路Info
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- H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
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- Y10S388/923—Specific feedback condition or device
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Description
【０００１】
【発明の属する技術分野】本発明はＢＬＤＣ（brush le
ss DCモータ）モータに関し、より詳しくはＢＬＤＣモ
ータ駆動回路のＦＧ信号発生回路に関する。
ss DCモータ）モータに関し、より詳しくはＢＬＤＣモ
ータ駆動回路のＦＧ信号発生回路に関する。
【０００２】
【従来の技術】一般に、３相のＢＬＤＣモータにおい
て、ＦＧ（frequency generator） 信号はモータの各相
に誘起される逆起電力から生成される信号であって、Ｂ
ＬＤＣモータの整流のために利用される。一般的な３相
ＢＬＤＣモータは固定子側に設置されている３相のコイ
ル（Ｕ相、Ｖ相、Ｗ相）と回転子側に着磁されている永
久磁石とを含み、前記永久磁石はモータ回転に必要な回
転力を発生するためにＮ、Ｓ極が繰返されるメインマグ
ネットと、モータ定速制御のために必要なサブマグネッ
トとが着磁されてなされており、二つのマグネットの磁
極数の比は１：３である。
て、ＦＧ（frequency generator） 信号はモータの各相
に誘起される逆起電力から生成される信号であって、Ｂ
ＬＤＣモータの整流のために利用される。一般的な３相
ＢＬＤＣモータは固定子側に設置されている３相のコイ
ル（Ｕ相、Ｖ相、Ｗ相）と回転子側に着磁されている永
久磁石とを含み、前記永久磁石はモータ回転に必要な回
転力を発生するためにＮ、Ｓ極が繰返されるメインマグ
ネットと、モータ定速制御のために必要なサブマグネッ
トとが着磁されてなされており、二つのマグネットの磁
極数の比は１：３である。
【０００３】このように構成されている３相のＢＬＤＣ
モータの固定子側コイルの各相に電流を流すと、この電
流によって形成される磁界を通じて回転力（torque）が
発生して回転子が回転するようになる。そして、前記回
転子を一方向に続けて回転させるためには、回転子の磁
界の強さを検出し、検出された磁界の強さによってコイ
ルの各相に流れる電流の方向を転換させるためのスイッ
チング素子を順次にオン、オフさせなければならないが
（このような過程を整流という）、この時、回転子の磁
界の強さを検出する手段としてはホールセンサー、レゾ
ルバ、フォト−エンコーダなどが用いられている。
モータの固定子側コイルの各相に電流を流すと、この電
流によって形成される磁界を通じて回転力（torque）が
発生して回転子が回転するようになる。そして、前記回
転子を一方向に続けて回転させるためには、回転子の磁
界の強さを検出し、検出された磁界の強さによってコイ
ルの各相に流れる電流の方向を転換させるためのスイッ
チング素子を順次にオン、オフさせなければならないが
（このような過程を整流という）、この時、回転子の磁
界の強さを検出する手段としてはホールセンサー、レゾ
ルバ、フォト−エンコーダなどが用いられている。
【０００４】一般に、前記ＢＬＤＣモータは定速を維持
しなければならず、このためには外部の制御装置である
サーボ（servo） がモータ駆動回路を制御してモータに
流れる３相の電流を調節している。また、モータ駆動回
路内のＦＧ信号発生回路はモータの速度制御に必要なＦ
Ｇ信号を生成して前記サーボに供給している。
しなければならず、このためには外部の制御装置である
サーボ（servo） がモータ駆動回路を制御してモータに
流れる３相の電流を調節している。また、モータ駆動回
路内のＦＧ信号発生回路はモータの速度制御に必要なＦ
Ｇ信号を生成して前記サーボに供給している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＦＧ信号発生回路はスイッチングインパルスの影響によ
ってモータの正確な速度制御が難しいという短所があ
る。
ＦＧ信号発生回路はスイッチングインパルスの影響によ
ってモータの正確な速度制御が難しいという短所があ
る。
【０００６】本発明は、前記に鑑みてなされたもので、
その目的は、ホール信号と同一の周波数を有するパルス
形態の信号とモータの３相のそれぞれの出力端とモータ
から検出された逆起電力とを比較した信号を利用して論
理ゲートとＤフリップフロップとの組合せを通じて雑音
のないＦＧ信号を生成すること、そして、前記ＦＧ信号
を利用してモータの速度を制御するＢＬＤＣモータ及び
ＢＬＤＣモータ駆動回路を提供することにある。
その目的は、ホール信号と同一の周波数を有するパルス
形態の信号とモータの３相のそれぞれの出力端とモータ
から検出された逆起電力とを比較した信号を利用して論
理ゲートとＤフリップフロップとの組合せを通じて雑音
のないＦＧ信号を生成すること、そして、前記ＦＧ信号
を利用してモータの速度を制御するＢＬＤＣモータ及び
ＢＬＤＣモータ駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明のＢＬＤＣモータ駆動回路おいては、データ
入力部はホール信号に対応する第１信号の入力を受けて
反転及び非反転して出力し、クロック信号発生部はモー
タの逆起電力とモータの３相の出力をそれぞれ比較した
信号を論理組合せしてモータ回転速度に比例するクロッ
ク信号を発生し、ＦＧ信号発生部は前記データ入力部と
クロック信号発生部との出力信号の入力を受けてＦＧ信
号を出力することを特徴とする。
に、本発明のＢＬＤＣモータ駆動回路おいては、データ
入力部はホール信号に対応する第１信号の入力を受けて
反転及び非反転して出力し、クロック信号発生部はモー
タの逆起電力とモータの３相の出力をそれぞれ比較した
信号を論理組合せしてモータ回転速度に比例するクロッ
ク信号を発生し、ＦＧ信号発生部は前記データ入力部と
クロック信号発生部との出力信号の入力を受けてＦＧ信
号を出力することを特徴とする。
【０００８】また、前記目的を達成するために、本発明
のＢＬＤＣモータにおいては、モータ駆動回路は、モー
タの回転のために３相の電流を制御し、前記モータの回
転速度に関する情報を検出し、速度制御部は前記モータ
駆動回路から前記モータの速度に関する情報の入力を受
けて、モータの速度を定速に維持するための制御電圧を
前記モータ駆動回路に出力することを特徴とする。
のＢＬＤＣモータにおいては、モータ駆動回路は、モー
タの回転のために３相の電流を制御し、前記モータの回
転速度に関する情報を検出し、速度制御部は前記モータ
駆動回路から前記モータの速度に関する情報の入力を受
けて、モータの速度を定速に維持するための制御電圧を
前記モータ駆動回路に出力することを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。
基づいて詳細に説明する。
【００１０】図１は本発明の第１実施形態によるＦＧ信
号発生回路の構成図である。図１に示したように、本発
明の第１実施形態によるＦＧ信号発生回路は、ＰＮＰ型
トランジスタＱ１〜Ｑ６及び抵抗Ｒ１、Ｒ２からなり、
モータ駆動回路１１から発生する３相の電圧Ｕ、Ｖ、Ｗ
の中性点を出力する中性点出力部１３と、前記中性点出
力部１３の出力信号とモータ１２の逆起電力ＢＥＭＦと
を比較して出力する比較器１４とからなる。
号発生回路の構成図である。図１に示したように、本発
明の第１実施形態によるＦＧ信号発生回路は、ＰＮＰ型
トランジスタＱ１〜Ｑ６及び抵抗Ｒ１、Ｒ２からなり、
モータ駆動回路１１から発生する３相の電圧Ｕ、Ｖ、Ｗ
の中性点を出力する中性点出力部１３と、前記中性点出
力部１３の出力信号とモータ１２の逆起電力ＢＥＭＦと
を比較して出力する比較器１４とからなる。
【００１１】以下、前記構成による本発明の第１実施形
態の作用は次の通りである。まず、外部の速度制御部で
あるサーボの制御により、モータ駆動回路１１からモー
タ１２に電圧が印加されると、モータ１２が駆動され
る。
態の作用は次の通りである。まず、外部の速度制御部で
あるサーボの制御により、モータ駆動回路１１からモー
タ１２に電圧が印加されると、モータ１２が駆動され
る。
【００１２】そうすると、中性点出力部１３のトランジ
スタＱ１〜Ｑ６にはモータ駆動回路１１から出力される
３相の電圧がそれぞれ順次に入力される。すなわち、Ｕ
Ｖ、ＶＷ、ＷＵ順にハイとローが順次に出力される。
スタＱ１〜Ｑ６にはモータ駆動回路１１から出力される
３相の電圧がそれぞれ順次に入力される。すなわち、Ｕ
Ｖ、ＶＷ、ＷＵ順にハイとローが順次に出力される。
【００１３】そうすると、トランジスタＱ１〜Ｑ６が順
次に対をなして、つまりトランジスタ（Ｑ１、Ｑ５）、
（Ｑ２、Ｑ６）、（Ｑ３、Ｑ４）の順序で対をなして、
オンになりつつ電流経路が形成される。例えば、Ｕ相か
らＶ相に電流がながれると、つまりＵ相とＶ相がそれぞ
れハイとローの状態であれば、ＰＮＰ形ランジスタＱ１
とＰＮＰ形トランジスタＱ５がオンになる。
次に対をなして、つまりトランジスタ（Ｑ１、Ｑ５）、
（Ｑ２、Ｑ６）、（Ｑ３、Ｑ４）の順序で対をなして、
オンになりつつ電流経路が形成される。例えば、Ｕ相か
らＶ相に電流がながれると、つまりＵ相とＶ相がそれぞ
れハイとローの状態であれば、ＰＮＰ形ランジスタＱ１
とＰＮＰ形トランジスタＱ５がオンになる。
【００１４】この時、中性点出力部１３の出力端には抵
抗Ｒ１、Ｒ２の値が同一である場合、Ｕ相にかかる電圧
の半分がかかるようになり、この電圧Ｖｃは比較器の非
反転端子に入力される。
抗Ｒ１、Ｒ２の値が同一である場合、Ｕ相にかかる電圧
の半分がかかるようになり、この電圧Ｖｃは比較器の非
反転端子に入力される。
【００１５】Ｖ相からＷ相への電流経路の形成時やＷ相
からＵ相への電流経路の形成時においても前記過程と同
様に、中性点出力部１３の出力Ｖｃは各相の電圧の半分
がかかるようになる。
からＵ相への電流経路の形成時においても前記過程と同
様に、中性点出力部１３の出力Ｖｃは各相の電圧の半分
がかかるようになる。
【００１６】一方、モータ１２の回転によって逆起電力
ＢＥＭＦが発生するが、この逆起電力ＢＥＭＦは比較器
１４の反転端子に入力される。
ＢＥＭＦが発生するが、この逆起電力ＢＥＭＦは比較器
１４の反転端子に入力される。
【００１７】そうすると、比較器１４は前記中性点出力
部１３の出力電圧Ｖｃと前記逆起電力ＢＥＭＦとを比較
してＦＧ信号ＦＧを発生するようになる。
部１３の出力電圧Ｖｃと前記逆起電力ＢＥＭＦとを比較
してＦＧ信号ＦＧを発生するようになる。
【００１８】しかしながら、このような本発明の第１実
施形態によるＦＧ信号発生回路は実際モータ駆動の際に
スイッチングにより、逆起電力ＢＥＭＦにインパルスが
存在する短所がある。
施形態によるＦＧ信号発生回路は実際モータ駆動の際に
スイッチングにより、逆起電力ＢＥＭＦにインパルスが
存在する短所がある。
【００１９】本発明の第２実施形態によるＦＧ信号発生
回路はこのような第１実施形態の短所を補完するための
ものである。図２は本発明の第２実施形態によるＦＧ信
号発生回路の構成図である。図２に示したように、本発
明の第２実施形態によるＦＧ信号発生回路は、ホールセ
ンサ（不図示）によって検出されたホール信号と同一な
周波数を有するパルス形態の信号（以下、ホール信号の
ゼロクロシング信号とする）ＺＥＲＯの入力を受けて反
転及び非反転して出力するデータ入力部３１と、モータ
の逆起電力ＢＥＭＦとモータ３相Ｕ、Ｖ、Ｗの出力をそ
れぞれ比較した信号を論理組合せてモータ回転速度に比
例するクロック信号を発生するクロック信号発生部２１
と、前記データ入力部３１とクロック信号発生部２１と
の出力信号の入力を受けてＦＧ信号ＦＧを出力するＦＧ
信号発生部３７とからなる。
回路はこのような第１実施形態の短所を補完するための
ものである。図２は本発明の第２実施形態によるＦＧ信
号発生回路の構成図である。図２に示したように、本発
明の第２実施形態によるＦＧ信号発生回路は、ホールセ
ンサ（不図示）によって検出されたホール信号と同一な
周波数を有するパルス形態の信号（以下、ホール信号の
ゼロクロシング信号とする）ＺＥＲＯの入力を受けて反
転及び非反転して出力するデータ入力部３１と、モータ
の逆起電力ＢＥＭＦとモータ３相Ｕ、Ｖ、Ｗの出力をそ
れぞれ比較した信号を論理組合せてモータ回転速度に比
例するクロック信号を発生するクロック信号発生部２１
と、前記データ入力部３１とクロック信号発生部２１と
の出力信号の入力を受けてＦＧ信号ＦＧを出力するＦＧ
信号発生部３７とからなる。
【００２０】前記データ入力部３１は、ホール信号ＨＡ
ＬＬと基準電圧Ｖｆを比較し、ホール信号と周波数が同
一なパルス形態のゼロクロシング信号ＺＥＲＯを出力す
る比較器３２と、前記比較器３２の出力端に順次に連結
されたインバータ３３、３４、３５、３６を含み、前記
クロック信号発生部２１は、逆起電力ＢＥＭＦと各相
Ｕ、Ｖ、Ｗの電圧とを比較する三つの比較器２２、２
３、２４と、前記比較器２２、２３の出力をＮＡＮＤ演
算して出力するＮＡＮＤゲート２５と、前記比較器２
３、２４の出力をＮＡＮＤ演算して出力するＮＡＮＤゲ
ート２６と、前記比較器２２、２４の出力をＮＡＮＤ演
算して出力するＮＡＮＤゲート２７と、前記ＮＡＮＤゲ
ート２５、２６、２７の出力をＡＮＤ演算して出力する
ＡＮＤゲート２８とを含む。
ＬＬと基準電圧Ｖｆを比較し、ホール信号と周波数が同
一なパルス形態のゼロクロシング信号ＺＥＲＯを出力す
る比較器３２と、前記比較器３２の出力端に順次に連結
されたインバータ３３、３４、３５、３６を含み、前記
クロック信号発生部２１は、逆起電力ＢＥＭＦと各相
Ｕ、Ｖ、Ｗの電圧とを比較する三つの比較器２２、２
３、２４と、前記比較器２２、２３の出力をＮＡＮＤ演
算して出力するＮＡＮＤゲート２５と、前記比較器２
３、２４の出力をＮＡＮＤ演算して出力するＮＡＮＤゲ
ート２６と、前記比較器２２、２４の出力をＮＡＮＤ演
算して出力するＮＡＮＤゲート２７と、前記ＮＡＮＤゲ
ート２５、２６、２７の出力をＡＮＤ演算して出力する
ＡＮＤゲート２８とを含む。
【００２１】また、前記ＦＧ信号発生部３７は、前記イ
ンバータ３６から出力される信号がデータ端子Ｄに入力
され、前記インバータ３０から出力される信号がクロッ
ク端子ＣＫに入力されるＤフリップフロップ３８と、前
記インバータ３５から出力される信号がデータ端子Ｄに
入力され、前記インバータ２９から出力される信号がク
ロック端子ＣＫに入力されるＤフリップフロップ３９
と、前記Ｄフリップフロップ３８、３９の反転出力信号
ＡＱ′、ＢＱ′の入力を受けてＮＡＮＤ演算して出力す
るＮＡＮＤゲート４０とからなる。
ンバータ３６から出力される信号がデータ端子Ｄに入力
され、前記インバータ３０から出力される信号がクロッ
ク端子ＣＫに入力されるＤフリップフロップ３８と、前
記インバータ３５から出力される信号がデータ端子Ｄに
入力され、前記インバータ２９から出力される信号がク
ロック端子ＣＫに入力されるＤフリップフロップ３９
と、前記Ｄフリップフロップ３８、３９の反転出力信号
ＡＱ′、ＢＱ′の入力を受けてＮＡＮＤ演算して出力す
るＮＡＮＤゲート４０とからなる。
【００２２】以下、前記構成による本発明の第２実施形
態の作用について図３から図８を参照して説明する。図
３、図４は、本発明の第２実施形態の各部波形図であ
り、図５から図８は、本発明の第２実施形態の実際の実
験波形図である。
態の作用について図３から図８を参照して説明する。図
３、図４は、本発明の第２実施形態の各部波形図であ
り、図５から図８は、本発明の第２実施形態の実際の実
験波形図である。
【００２３】まず、電圧が印加されるとモータが回転
し、ホール信号ＨＡＬＬと基準信号Ｖｆとが比較器３２
に入力される。比較器３２はホール信号ＨＡＬＬが基準
信号Ｖｆより大きい場合にはハイ状態の信号を出力し、
ホール信号ＨＡＬＬが基準信号Ｖｆより小さい場合には
ロー状態の信号を出力する。つまり、比較器３２は図３
で示したようにパルス形態のゼロクロシングした信号Ｚ
ＥＲＯを出力する。
し、ホール信号ＨＡＬＬと基準信号Ｖｆとが比較器３２
に入力される。比較器３２はホール信号ＨＡＬＬが基準
信号Ｖｆより大きい場合にはハイ状態の信号を出力し、
ホール信号ＨＡＬＬが基準信号Ｖｆより小さい場合には
ロー状態の信号を出力する。つまり、比較器３２は図３
で示したようにパルス形態のゼロクロシングした信号Ｚ
ＥＲＯを出力する。
【００２４】そうすると、比較器３２の出力信号ＺＥＲ
Ｏはインバータ３３、３４、３５、３６を通じて全体的
に信号遅延が行われ、この信号ＺＥＲＯの反転及び非反
転された信号がそれぞれのＤフリップフロップ３８、３
９のデータ端子Ｄに入力される。
Ｏはインバータ３３、３４、３５、３６を通じて全体的
に信号遅延が行われ、この信号ＺＥＲＯの反転及び非反
転された信号がそれぞれのＤフリップフロップ３８、３
９のデータ端子Ｄに入力される。
【００２５】一方、モータが駆動されることによって逆
起電力ＢＥＭＦが誘起されるが、この逆起電力ＢＥＭＦ
には図５に示したようにインパルスが存在するようにな
る。前記逆起電力と３相の各コイルＵ、Ｖ、Ｗの電圧と
はそれぞれの比較器２２、２３、２４で比較されて出力
される。この時の各信号１、２、３の波形を図３及び図
６に示した。図３及び図６に示したように、比較器２
２、２３、２４はそれぞれ入力される逆起電力と同様な
インパルスを有する信号を出力する。
起電力ＢＥＭＦが誘起されるが、この逆起電力ＢＥＭＦ
には図５に示したようにインパルスが存在するようにな
る。前記逆起電力と３相の各コイルＵ、Ｖ、Ｗの電圧と
はそれぞれの比較器２２、２３、２４で比較されて出力
される。この時の各信号１、２、３の波形を図３及び図
６に示した。図３及び図６に示したように、比較器２
２、２３、２４はそれぞれ入力される逆起電力と同様な
インパルスを有する信号を出力する。
【００２６】次に、インパルスを有するそれぞれの比較
器２２、２３、２４の出力１、２、３は二つずつそれぞ
れのＮＡＮＤゲート２５、２６、２７で対をなして入力
され、ＮＡＮＤゲート２５、２６、２７でＮＡＮＤ演算
されて出力される。この時の出力信号１′、２′、３′
を図３に示した。それぞれのＮＡＮＤゲート２５、２
６、２７の出力信号１′、２′、３′は図３に示したよ
うに、位相だけが異なって周波数及び振幅は同一であ
る。
器２２、２３、２４の出力１、２、３は二つずつそれぞ
れのＮＡＮＤゲート２５、２６、２７で対をなして入力
され、ＮＡＮＤゲート２５、２６、２７でＮＡＮＤ演算
されて出力される。この時の出力信号１′、２′、３′
を図３に示した。それぞれのＮＡＮＤゲート２５、２
６、２７の出力信号１′、２′、３′は図３に示したよ
うに、位相だけが異なって周波数及び振幅は同一であ
る。
【００２７】次に、ＮＡＮＤゲート２５、２６、２７の
出力信号１′、２′、３′はＡＮＤゲート２８に入力さ
れてＡＮＤ演算されて出力され、この時の波形４を図４
及び図６に示した。
出力信号１′、２′、３′はＡＮＤゲート２８に入力さ
れてＡＮＤ演算されて出力され、この時の波形４を図４
及び図６に示した。
【００２８】次に、この信号はインバータ２９を通じて
反転されてＤフリップフロップ３９のクロック端子ＣＫ
に入力され、インバータ３０をもう一度通過した非反転
信号はＤフリップフロップ３８のクロック端子ＣＫに入
力される。
反転されてＤフリップフロップ３９のクロック端子ＣＫ
に入力され、インバータ３０をもう一度通過した非反転
信号はＤフリップフロップ３８のクロック端子ＣＫに入
力される。
【００２９】そうすると、Ｄフリップフロップ３８とＤ
フリップフロップ３９との出力端には、クロック信号Ｃ
Ｋによって図４及び図８に示した波形を有する信号Ａ
Ｑ、ＡＱ′、ＢＱ、ＢＱ′がそれぞれ出力される。
フリップフロップ３９との出力端には、クロック信号Ｃ
Ｋによって図４及び図８に示した波形を有する信号Ａ
Ｑ、ＡＱ′、ＢＱ、ＢＱ′がそれぞれ出力される。
【００３０】次に、この出力信号ＡＱ′、ＢＱ′はＮＡ
ＮＤゲート４０に入力され、ＮＡＮＤゲート４０は入力
された信号ＡＱ′、ＢＱ′をＮＡＮＤ演算して図４また
は図８に示した波形を有するＦＧ信号ＦＧを出力する。
ＮＤゲート４０に入力され、ＮＡＮＤゲート４０は入力
された信号ＡＱ′、ＢＱ′をＮＡＮＤ演算して図４また
は図８に示した波形を有するＦＧ信号ＦＧを出力する。
【００３１】前記過程によって出力されるＦＧ信号ＦＧ
は図４または図８に示したように、雑音がない。
は図４または図８に示したように、雑音がない。
【００３２】前記過程においてインバータ３３、３４、
３５、３６は反転及び信号の遅延役割を果すので、イン
バータ３３、３４、３５、３６の個数は多様に設計して
インバータ３５、３６の出力信号がＤフリップフロップ
３８、３９に入力されるようにすることも可能であり、
前記データ入力部３１のインバータに入力される入力信
号はホール信号ＨＡＬＬをゼロクロシングした信号ＺＥ
ＲＯの代わりにホール信号ＨＡＬＬを直接使用してもよ
い。
３５、３６は反転及び信号の遅延役割を果すので、イン
バータ３３、３４、３５、３６の個数は多様に設計して
インバータ３５、３６の出力信号がＤフリップフロップ
３８、３９に入力されるようにすることも可能であり、
前記データ入力部３１のインバータに入力される入力信
号はホール信号ＨＡＬＬをゼロクロシングした信号ＺＥ
ＲＯの代わりにホール信号ＨＡＬＬを直接使用してもよ
い。
【００３３】また、前記ＮＡＮＤゲート２５、２６、２
７、４０もＡＮＤゲートとインバータなどを利用して代
替し得、これ以外にも多様な論理組合せが可能である。
７、４０もＡＮＤゲートとインバータなどを利用して代
替し得、これ以外にも多様な論理組合せが可能である。
【００３４】このような第２実施形態をＢＬＤＣモータ
に適用した例について説明する。図９は本発明の実施形
態によるＦＧ信号発生回路を有するＢＬＤＣモータの構
成図である。図９に示したように、本発明の実施形態に
よるＢＬＤＣモータは、回転子５４と固定子５５とから
なり、固定子５５に印加される電流の方向を順次にスイ
ッチングして前記回転子５４が回転するようにするモー
タ部５１と、前記モータ部５１の回転子５４が回転する
ように前記固定子５５の３相の電流を制御し、前記モー
タ部５１の回転子５４の回転速度に関する情報を検出す
るモータ駆動回路５２と、前記モータ駆動回路５２から
前記回転子５４の速度に関する情報の入力を受けて、回
転子５４の速度を定速に維持するための制御電圧を前記
モータ駆動回路５２に出力する速度制御部５３とからな
る。
に適用した例について説明する。図９は本発明の実施形
態によるＦＧ信号発生回路を有するＢＬＤＣモータの構
成図である。図９に示したように、本発明の実施形態に
よるＢＬＤＣモータは、回転子５４と固定子５５とから
なり、固定子５５に印加される電流の方向を順次にスイ
ッチングして前記回転子５４が回転するようにするモー
タ部５１と、前記モータ部５１の回転子５４が回転する
ように前記固定子５５の３相の電流を制御し、前記モー
タ部５１の回転子５４の回転速度に関する情報を検出す
るモータ駆動回路５２と、前記モータ駆動回路５２から
前記回転子５４の速度に関する情報の入力を受けて、回
転子５４の速度を定速に維持するための制御電圧を前記
モータ駆動回路５２に出力する速度制御部５３とからな
る。
【００３５】以下、前記構成による本発明の実施形態に
よるＢＬＤＣモータの動作は次の通りである。まず、使
用者が電圧を印加してモータ部５１の固定子の３相コイ
ルに電流が順次にスイッチングされて流れると、モータ
部５１の回転子５４が回転するようになり、３相の電流
及び逆起電力ＢＥＭＦにはスイッチングによるインパル
スが発生する。この時の波形を図５に示した。
よるＢＬＤＣモータの動作は次の通りである。まず、使
用者が電圧を印加してモータ部５１の固定子の３相コイ
ルに電流が順次にスイッチングされて流れると、モータ
部５１の回転子５４が回転するようになり、３相の電流
及び逆起電力ＢＥＭＦにはスイッチングによるインパル
スが発生する。この時の波形を図５に示した。
【００３６】そうすると、モータ駆動回路５２内部のＦ
Ｇ信号発生回路においては前記第２実施形態の動作過程
を通じてインパルスを除去した図４または図８に示した
波形を有するＦＧ信号ＦＧを発生して速度制御部５３に
出力する。この時、速度制御部５３は入力されたＦＧ信
号ＦＧの周期が一定の基準値より大きいと、モータ部５
１の回転子５４が目標回転速度より速く回転しているこ
とであるので、速度制御電圧を減少させる。また、ＦＧ
信号ＦＧの周期が一定の基準値より小さいと、モータ部
５１の回転子５４が目標回転速度より遅く回転している
ことであるので、速度制御電圧を増加させる。
Ｇ信号発生回路においては前記第２実施形態の動作過程
を通じてインパルスを除去した図４または図８に示した
波形を有するＦＧ信号ＦＧを発生して速度制御部５３に
出力する。この時、速度制御部５３は入力されたＦＧ信
号ＦＧの周期が一定の基準値より大きいと、モータ部５
１の回転子５４が目標回転速度より速く回転しているこ
とであるので、速度制御電圧を減少させる。また、ＦＧ
信号ＦＧの周期が一定の基準値より小さいと、モータ部
５１の回転子５４が目標回転速度より遅く回転している
ことであるので、速度制御電圧を増加させる。
【００３７】このような速度制御部５３の速度電圧制御
を通じて回転子５４の回転速度は定速を維持するように
なる。
を通じて回転子５４の回転速度は定速を維持するように
なる。
【００３８】
【発明の効果】以上説明したように、本発明の実施形態
において、スイッチングの際に発生するインパルスを濾
過して雑音のないＦＧ信号を発生させることにより、モ
ータの回転速度を正確に制御する長所を有するＦＧ信号
発生回路及びこれを有するＢＬＤＣモータ及びＢＬＤＣ
モータ駆動回路を提供することができる。
において、スイッチングの際に発生するインパルスを濾
過して雑音のないＦＧ信号を発生させることにより、モ
ータの回転速度を正確に制御する長所を有するＦＧ信号
発生回路及びこれを有するＢＬＤＣモータ及びＢＬＤＣ
モータ駆動回路を提供することができる。
【図１】 本発明の第１実施形態によるＦＧ信号発生回
路の構成図である。
路の構成図である。
【図２】 本発明の第２実施形態によるＦＧ信号発生回
路の構成図である。
路の構成図である。
【図３】 本発明の第２実施形態の各部波形図である。
【図４】 本発明の第２実施形態の各部波形図である。
【図５】 本発明の第２実施形態の実際の実験波形図で
ある。
ある。
【図６】 本発明の第２実施形態の実際の実験波形図で
ある。
ある。
【図７】 本発明の第２実施形態の実際の実験波形図で
ある。
ある。
【図８】 本発明の第２実施形態の実際の実験波形図で
ある。
ある。
【図９】 本発明のＦＧ信号発生回路を有するＢＬＤＣ
モータの構成図である。
モータの構成図である。
１１ モータ駆動回路
１３ 中性点出力部
２１ クロック信号発生部
３１ データ入力部
１４、２２、２３、２４、３２ 比較器
３０、３３、３４、３５、３６ インバータ
３７ ＦＧ信号発生部
２５、２６、２７ ＮＡＮＤゲート
２８ ＡＮＤゲート
３８、３９ Ｄフリップフロップ
Claims (4)
- 【請求項１】 ホール信号に対応する第１信号の入力を
受けて反転及び非反転して出力するデータ入力部と、 モータの逆起電力とモータの３相の出力をそれぞれ比較
した信号を論理組合せしてモータ回転速度に比例するク
ロック信号を発生するクロック信号発生部と、 前記データ入力部とクロック信号発生部の出力信号とが
入力されて、一定の周期を有しかつ前記モータの整流に
利用されるＦＧ信号を出力するＦＧ信号発生部とを備
え、 前記データ入力部は、前記ホール信号と基準電圧とを比
較して、前記ホール信号と同一の周波数を有しかつパル
ス形態の信号である前記第１信号を出力する第１比較器
と、前記第１比較器の出力端に連結された第１インバー
タとを含み、 前記クロック信号発生部は、モータの逆起電力と各相の
電圧とを比較する第２、第３、第４比較器と、前記第２
比較器と第３比較器との出力をＮＡＮＤ演算して出力す
る第１ＮＡＮＤゲートと、前記第３比較器と第４比較器
との出力をＮＡＮＤ演算して出力する第２ＮＡＮＤゲー
トと、前記第４比較器と第２比較器との出力をＮＡＮＤ
演算して出力する第３ＮＡＮＤゲートと、前記第１、第
２、第３ＮＡＮＤゲートの出力をＡＮＤ演算して出力す
る第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力を
反転する第５インバータと、該第５インバータの出力を
反転して前記クロック信号を出力する第６インバータと
を含み、 前記ＦＧ信号発生部は、前記第１比較器の出力信号と同
相の信号をデータ端子に入力され、前記第６インバータ
から出力される信号がクロック端子に入力される第１Ｄ
フリップフロップと、前記第１比較器の出力信号を反転
した信号をデータ端子に入力され、前記第５インバータ
から出力される信号がクロック端子に入力される第２Ｄ
フリップフロップと、前記第１、第２Ｄフリップフロッ
プの反転出力信号が入力されてＮＡＮＤ演算して前記Ｆ
Ｇ信号を出力する第４ＮＡＮＤゲートとを含むことを特
徴とするＢＬＤＣモータ駆動回路。 - 【請求項２】 前記データ入力部は、前記第１インバー
タの出力を反転する第２インバータと、前記第２インバ
ータの出力を反転する第３インバータと、前記第３イン
バータの出力を反転する第４インバータとをさらに含む
請求項１に記載のＢＬＤＣモータ駆動回路。 - 【請求項３】 回転子と固定子とからなり、固定子に印
加される電流の方向を順次にスイッチングして前記回転
子が回転するようにするモータ部と、 前記モータ部の回転子が回転するように前記固定子の３
相の電流を制御し、ホール信号のゼロクロシングした信
号を発生し、前記モータ部の回転子の回転速度に関する
情報を検出するＦＧ信号発生回路とを有するモータ駆動
回路と、 前記モータ駆動回路から前記回転子の速度に関する情報
の入力を受けて、回転子の速度を定速に維持するための
制御電圧を前記モータ駆動回路に出力する速度制御部と
を含み、 前記ＦＧ信号発生回路は、 ホール信号に対応する第１信号の入力を受けて反転及び
非反転して出力するデータ入力部と、 モータの逆起電力とモータの３相の出力とをそれぞれ比
較した信号を論理組合せてモータ回転速度に比例するク
ロック信号を発生するクロック信号発生部と、 前記データ入力部とクロック信号発生部との出力信号の
入力を受けて一定の周期を有するＦＧ信号を出力するＦ
Ｇ信号発生部とからなり、 前記データ入力部は、前記ホール信号と基準電圧とを比
較して、前記ホール信号と同一の周波数を有しかつパル
ス形態の信号である前記第１信号を出力する第１比較器
と、前記第１比較器の出力端に連結された第１インバー
タとを含み、 前記クロック信号発生部は、モータの逆起電力と各相の
電圧とを比較する第２、第３、第４比較器と、前記第２
比較器と第３比較器との出力をＮＡＮＤ演算して出力す
る第１ＮＡＮＤゲートと、前記第３比較器と第４比較器
との出力をＮＡＮＤ演算して出力する第２ＮＡＮＤゲー
トと、前記第４比較器と第２比較器との出力をＮＡＮＤ
演算して出力する第３ＮＡＮＤゲートと、前記第１、第
２、第３ＮＡＮＤゲートの出力をＡＮＤ演算して出力す
る第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力を
反転する第５インバータと、該第５インバータの出力を
反転して前記クロック信号を出力する第６インバータと
を含み、 前記ＦＧ信号発生部は、前記第１比較器の出力信号と同
相の信号をデータ端子に入力され、前記第６インバータ
から出力される信号がクロック端子に入力される第１Ｄ
フリップフロップと、前記第１比較器の出力信号を反転
した信号をデータ端子に入力され、前記第５インバータ
から出力される信号がクロック端子に入力される第２Ｄ
フリップフロップと、前記第１、第２Ｄフリップフロッ
プの反転出力信号が入力されてＮＡＮＤ演算して前記Ｆ
Ｇ信号を出力する第４ＮＡＮＤゲートとを含むことを特
徴とするＢＬＤＣモータ。 - 【請求項４】 前記速度制御部は、前記モータ駆動回路
から前記モータの速度に関する情報であるＦＧ信号の入
力を受けて、モータの速度を定速に維持するための制御
電圧を前記モータ駆動回路に出力することを特徴とする
請求項３に記載のＢＬＤＣモータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980018471A KR100283513B1 (ko) | 1998-05-22 | 1998-05-22 | 에프지 발생회로 및 그를 갖는 비엘디시 모터 및 비엘디시 모터구동회로 |
| KR199818471 | 1998-05-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346496A JPH11346496A (ja) | 1999-12-14 |
| JP3363833B2 true JP3363833B2 (ja) | 2003-01-08 |
Family
ID=19537611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14081699A Expired - Fee Related JP3363833B2 (ja) | 1998-05-22 | 1999-05-20 | Ｆｇ信号発生回路及びこれを有するｂｌｄｃモータ及びｂｌｄｃモータ駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6066929A (ja) |
| JP (1) | JP3363833B2 (ja) |
| KR (1) | KR100283513B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4249916B2 (ja) * | 2000-09-18 | 2009-04-08 | エドワーズ株式会社 | ブラシレスモータの制御回路、ブラシレスモータ装置、及び真空ポンプ装置 |
| US20120060290A1 (en) * | 2010-09-09 | 2012-03-15 | Midmark Corporation | Brushless dc motor braking for a barrier free medical table |
| CN105141198B (zh) * | 2015-09-22 | 2018-02-23 | 上海晶丰明源半导体股份有限公司 | 无刷直流电机霍尔信号同步波形控制电路及控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528486A (en) * | 1983-12-29 | 1985-07-09 | The Boeing Company | Controller for a brushless DC motor |
| US5258695A (en) * | 1990-12-19 | 1993-11-02 | Integral Peripherals, Inc. | Spin motor control system for a hard disk assembly |
| KR950004717A (ko) * | 1993-07-15 | 1995-02-18 | 가나이 쯔또무 | 브러시리스 모터구동회로 |
| US5998946A (en) * | 1997-10-08 | 1999-12-07 | Daewoo Electronics Co., Ltd. | Method and apparatus for controlling a rotation of a sensorless and brushless DC motor |
-
1998
- 1998-05-22 KR KR1019980018471A patent/KR100283513B1/ko not_active IP Right Cessation
-
1999
- 1999-05-20 JP JP14081699A patent/JP3363833B2/ja not_active Expired - Fee Related
- 1999-05-24 US US09/316,553 patent/US6066929A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11346496A (ja) | 1999-12-14 |
| KR19990085822A (ko) | 1999-12-15 |
| US6066929A (en) | 2000-05-23 |
| KR100283513B1 (ko) | 2001-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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