CN215647500U - 一种用于矩阵led驱动器的降噪电路 - Google Patents

Abstract

本实用新型公开了一种用于矩阵LED驱动器的降噪电路，其包括伪随机数产生器、加法计数器、时钟模块和多个矩阵开关控制器，矩阵开关控制器和加法计数器根据伪随机数产生器产生的工作随机数来使得矩阵LED驱动器的各矩阵开关的开启顺序发生随机改变。本实用新型能避免矩阵LED驱动器的电源抖动噪声周期性产生，从而能减少电源抖动噪声的能量。

Description

一种用于矩阵LED驱动器的降噪电路

技术领域

本实用新型涉及LED驱动电路领域，特别是指一种用于矩阵LED驱动器的降噪电路。

背景技术

近几年来，发光二极管(Light Emitting Diode，LED)因其节能显著、绿色环保、耐冲击、抗雷力强以及寿命长等优点被广泛应用于各种领域，例如LED灯具。而在LED广泛应用的同时，LED驱动成为现今最重要的问题之一，现有技术中，都是采用LED驱动器来驱动LED灯。

为了降低LED灯对LED驱动器的引脚需求，配合图1所示，有人研发了矩阵LED驱动器LD以对LED阵列LA进行驱动，矩阵LED驱动器LD具有多个矩阵开关S和多个电流通道L，矩阵LED驱动器LD的各矩阵开关S分别控制LED阵列LA的各列LED灯D工作与否，矩阵LED驱动器LD的各电流通道L分别连接LED阵列LA的各行LED灯D；其中矩阵LED驱动器LD的各矩阵开关S在一个扫描时钟周期内分时开启，当扫描时钟的周期时长足够短时，矩阵LED阵列LA的各LED灯D在人眼视觉上会被认为同时点亮。为了控制LED灯D的亮度，电流通道L会产生PWM电流信号给LED灯D以控制LED灯D的亮度，PWM电流信号的频率高于扫描时钟的频率。其中由于各电流通道L的PWM电流信号的占空比可能存在差异，这样造成矩阵LED阵列LA的总工作电流在各个矩阵开关S导通的时间内可能存在差异，使得矩阵LED阵列LA的总电流在每个扫描时钟周期都会产生突变，并且由于矩阵LED驱动器LD的各矩阵开关S是周期性开启的，这样矩阵LED阵列LA的总电流的突变是周期性产生的；而矩阵LED阵列LA的总电流周期性产生突变，则造成矩阵LED驱动器LD的电源电压产生周期性抖动，从而产生固定频率的电源抖动噪声，该电源抖动噪声的频率一般低于PWM电流信号的频率，且该电源抖动噪声会造成电磁干扰甚至产生人耳可以听到的噪声，极为影响矩阵LED驱动器LD的使用体验。

实用新型内容

本实用新型的目的在于提供一种用于矩阵LED驱动器的降噪电路，其能避免电源抖动噪声周期性产生，从而能减少电源抖动噪声的能量。

为了达成上述目的，本实用新型的解决方案是：

一种用于矩阵LED驱动器的降噪电路，其包括伪随机数产生器、加法计数器、时钟模块以及N个矩阵开关控制器，N为大于等于二的十进制整数；所述时钟模块用于给伪随机数产生器提供扫描时钟，时钟模块还用于给加法计数器提供计数时钟，扫描时钟的周期时长为计数时钟的周期时长的N倍：所述伪随机数产生器在每个扫描时钟周期内产生一个工作随机数给加法计数器，所述工作随机数为二进制整数，且工作随机数的十进制数值的取值范围为[0，N-1]；所述加法计数器在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出，一个扫描时钟周期的起始时刻到存储时刻的时长小于计数时钟的周期时长；且所述加法计数器在一个扫描时钟周期内每经过一个计数时钟的周期时间将开启随机数加一后输出：并且在一个扫描时钟周期内，若开启随机数的十进制数值等于N时，则加法计数器将开启随机数校正为零后再输出；其中开启随机数为二进制整数，且开启随机数的十进制数值的取值范围为[0，N-1]；所述矩阵开关控制器为数值比较器，各个所述矩阵开关控制器的第一输入端口分别输入各不相同的基准数，基准数为二进制整数，且所述矩阵开关控制器的第一输入端口输入的基准数的十进制数值的取值范围为[0，N-1]；各个所述矩阵开关控制器的第二输入端口均接收加法计数器输出的开启随机数；当所述矩阵开关控制器在其第二输入端口接收到的开启随机数与其第一输入端口输入的基准数相同时，该矩阵开关控制器的输出端输出矩阵开关开启信号。

所述伪随机数产生器包括伪随机数产生单元；所述伪随机数产生单元包括一个异或门和M个D触发器，M为十进制整数，且M满足：2^M≥N；所述伪随机数产生单元的各个D触发器的CLK端接入时钟模块提供的扫描时钟，第i个D触发器的Q端连接第i+1个D触发器的D端，i为十进制整数，且i的十进制数值为[1，M-1]；所述异或门的第一输入端连接第一个D触发器的Q端，异或门的第二输入端连接第M个D触发器的Q端，异或门的输出端连接第一个D触发器的D端：所述伪随机数产生单元的第一个D触发器的Q’端至第P个D触发器的Q’端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值，P为十进制整数，且P满足：2^P＝N。

所述加法计数器包括R个加法计数单元，R为十进制整数，且R满足：2^R＝N；所述加法计数单元包括一个锁存D触发器、一个第一与门、一个第二与门以及一个非门，其中第一与门的第一输入端连接非门的输入端并作为加法计数单元的输入端，非门的输出端连接第二与门的第一输入端，第一与门的第二输入端和第二与门的第二输入端接入同一锁存信号，第一与门的输出端连接锁存D触发器的CLR端，第二与门的输出端连接锁存D触发器的SET端，锁存D触发器的D端和Q’端相互连接并作为加法计数单元的输出端；所述加法计数器的第一个加法计数单元的锁存D触发器的CLK端接入时钟模块提供的计数时钟；第j个加法计数单元的锁存D触发器的Q端连接第j+1个加法计数单元的锁存D触发器的CLK端，j为十进制整数，且j的十进制数值为[1，R-1]；所述加法计数器的第一个加法计数单元至第R个加法计数单元的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器的第一个加法计数单元至第R个加法计数单元的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值。

所述伪随机数产生器包括伪随机数产生单元和伪随机数修正单元；所述伪随机数产生单元用于在每个扫描时钟周期内产生一个初始随机数，初始随机数为二进制整数，且初始随机数的十进制数值的取值范围为[0，2^S-1]；S为十进制整数，且S满足：2^S-1≤N＜2^S；所述伪随机数修正单元用于根据初始随机数来控制伪随机数产生器产生所述工作随机数；其中当初始随机数小于N时，则伪随机数修正单元则控制伪随机数产生器产生等于初始随机数的工作随机数：当初始随机数大于等于N时，则伪随机数修正单元则控制伪随机数产生器产生等于初始随机数减去修正值的工作随机数，修正值为2^S-1。

所述伪随机数产生单元包括一个异或门和M个D触发器，M为十进制整数，且M满足：M≥S；所述伪随机数产生单元的各个D触发器的CLK端接入时钟模块提供的扫描时钟，第i个D触发器的Q端连接第i+1个D触发器的D端，i为十进制整数，且i的十进制数值为[1，M-1]；所述异或门的第一输入端连接第一个D触发器的Q端，异或门的第二输入端连接第M个D触发器的Q端，异或门的输出端连接第一个D触发器的D端；所述伪随机数产生单元的第一个D触发器的Q’端至第S个D触发器的Q’端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值。

所述伪随机数修正单元包括T个随机数比较器、一个或非门和一个与门；T为十进制整数，且T满足：T＝2^S-N；所述随机数比较器为数值比较器，各所述随机数比较器的第一输入端口分别输入各不相同的修正数，修正数为二进制整数，且所述随机数比较器的第一输入端口输入的修正数的十进制数值的取值范围为[N，2^S-1]；各个所述随机数比较器的第二输入端口均接收伪随机数产生单元输出的初始随机数；当所述随机数比较器在其第二输入端口接收到的初始随机数与其第一输入端口输入的修正数相同时，该随机数比较器的输出端输出高电平信号；所述或非门的各个输入端与各个随机数比较器的输出端分别连接，或非门的输出端连接与门的第一输入端，与门的第二输入端连接伪随机数产生单元的第S个D触发器的Q’端；所述伪随机数产生单元的第一个D触发器的Q’端至第S-1个D触发器的Q’端以及伪随机数修正单元的与门的输出端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值。

所述加法计数器包括W个加法计数单元和一个校正单元，W为十进制整数，且W满足：2^W-1≤N＜2^W；所述加法计数单元包括一个锁存D触发器、一个第一与门、一个第二与门、一个非门以及一个或门，其中第一与门的第一输入端连接非门的输入端并作为加法计数单元的输入端，非门的输出端连接第二与门的第一输入端，第一与门的第二输入端和第二与门的第二输入端接入同一锁存信号，第一与门的输出端连接锁存D触发器的CLR端，第二与门的输出端连接或门的第一输入端，或门的输出端连接锁存D触发器的SET端，锁存D触发器的D端和Q’端相互连接并作为加法计数单元的输出端：所述加法计数器的第一个加法计数单元的锁存D触发器的CLK端接入时钟模块提供的计数时钟；第k个加法计数单元的锁存D触发器的Q端连接第k+1个加法计数单元的锁存D触发器的CLK端，k为十进制整数，且k的十进制数值为[1，W-1]；所述加法计数器的第一个加法计数单元至第W个加法计数单元的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器的第一个加法计数单元至第W个加法计数单元的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值：所述校正单元包括校正比较器，校正比较器为数值比较器，校正比较器的第一输入端口输入校正数，校正数为二进制整数，且校正数的十进制数值为N，校正比较器的第二输入端口接收开启随机数；当所述校正比较器在其第二输入端口接收到的开启随机数与其第一输入端口输入的校正数相同时，校正比较器的输出端输出高电平信号。

采用上述方案后，本实用新型的伪随机数产生器在一个扫描时钟周期内产生一个工作随机数给加法计数器；而所述加法计数器在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出，一个扫描时钟周期的起始时刻到存储时刻的时长小于一个计数时钟的周期时间；且所述加法计数器在一个扫描时钟周期内每经过一个计数时钟的周期时间将开启随机数加一后输出；并且在一个扫描时钟周期内，若开启随机数的十进制数值等于N时，则加法计数器将开启随机数校正为零后再输出；这样在不同扫描时钟周期中，加法计数器在每个扫描时钟周期内输出的各个开启随机数的输出顺序会发生随机改变：而由于各矩阵开关控制器是在其第二输入端口接收到的开启随机数与其第一输入端口输入的基准数相同时输出矩阵开关开启信号，因此本实用新型可以使得各矩阵开关控制器在每个扫描时钟周期内输出矩阵开关开启信号的输出顺序随机变化。

本实用新型在使用时，各矩阵开关控制器用于分别控制矩阵LED驱动器的各矩阵开关开启与否，其中当某个矩阵开关控制器输出矩阵开关信号时则由该矩阵开关控制器控制的矩阵开关开启；而由于本实用新型能使得各矩阵开关控制器在每个扫描时钟周期内输出矩阵开关开启信号的输出顺序随机变化，因此本实用新型可以使得各矩阵开关在每个扫描时钟周期内的开启顺序随机变化，从而使得由矩阵LED驱动器控制的矩阵LED阵列的总电流突变是非周期性产生的，进而使得矩阵LED驱动器产生的电源抖动噪声是非周期性的；相比较周期性的电源抖动噪声，非周期性的电源抖动噪声能把噪声能量由集中的固定频率分散到各个子频率中，从而有效降低噪声能量。

附图说明

图1为现有的矩阵LED驱动器的使用示意图：

图2为本实用新型的电路结构示意图；

图3为本实用新型实施例一的伪随机数产生器的电路示意图；

图4为本实用新型实施例一的加法计数器的电路示意图；

图5为本实用新型实施例二的伪随机数产生器的电路示意图；

图6为本实用新型实施例二的加法计数器的电路示意图；

标号说明：

伪随机数产生器1，伪随机数产生单元11，异或门111，D触发器112，伪随机数修正单元12，随机数比较器121，或非门122，与门123，

加法计数器2，加法计数单元21，锁存D触发器211，第一与门212，第二与门213，非门214，或门215，校正单元22，校正比较器221.

时钟模块3，

矩阵开关控制器4，扫描时钟CLK，计数时钟PWM_CLK，锁存信号lock。

具体实施方式

为了进一步解释本实用新型的技术方案，下面通过具体实施例来对本实用新型进行详细阐述。

如图2至图6所示，本实用新型揭示了一种用于矩阵LED驱动器的降噪电路，其包括伪随机数产生器1、加法计数器2、时钟模块3以及N个矩阵开关控制器4，N为大于等于2的十进制整数；所述时钟模块3用于给伪随机数产生器1提供扫描时钟CLK，时钟模块3还用于给加法计数器2提供计数时钟PWM_CLK，扫描时钟CLK的周期时长为计数时钟PWM_CLK的周期时长的N倍。

在本实用新型中，所述伪随机数产生器1用于在每个扫描时钟周期内产生一个工作随机数给加法计数器2，所述伪随机数为二进制整数，且伪随机数的十进制数值的取值范围为[0，N-1]。

在本实用新型中，所述加法计数器2在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出，一个扫描时钟周期的起始时刻到存储时刻的时长小于一个计数时钟的周期时间；且所述加法计数器2在一个扫描时钟周期内每经过一个计数时钟的周期时间将开启随机数加一后输出；并且在一个扫描时钟周期内，若开启随机数的十进制数值等于N时，则加法计数器2将开启随机数校正为零后再输出；其中开启随机数为二进制整数，且开启随机数的十进制数值的取值范围为[0，N-1]，加法计数器2将计数值与接收到的伪随机数相加得到开启随机数时不进位，即该加法计数器2为半加器。

在本实用新型中，所述矩阵开关控制器4为数值比较器，各所述矩阵开关控制器4的第一输入端口分别输入各不相同的基准数，且各所述矩阵开关控制器4的第一输入端口输入的基准数的十进制数值的取值范围为[0，N-1]，即各个矩阵开关控制器4的第一输入端口输入的基准数分别为0至N-1；各所述矩阵开关控制器4的第二输入端口均接收加法计数器2输出的开启随机数；所述矩阵开关控制器4在其第二输入端口接收到的开启随机数与其第一输入端口输入的基准数相同时，则该矩阵开关控制器4的输出端输出矩阵开关开启信号，矩阵开关开启信号用于控制矩阵开关开启，矩阵开关开启信号可为高电平信号。

为便于理解本实用新型，以下具体阐述一下本实用新型的工作原理，本实用新型的工作原理为：

本实用新型的加法计数器2在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出，一个扫描时钟周期的起始时刻到存储时刻的时长小于一个计数时钟的周期时间；且所述加法计数器2在一个扫描时钟周期内每经过一个计数时钟的周期时间将开启随机数加一后输出；并且在一个扫描时钟周期内，若开启随机数的十进制数值等于N时，则加法计数器2将开启随机数校正为零后再输出；而由于扫描时钟的周期时长为计数时钟的周期时长的N倍，这使得加法计数器2在一个扫描时钟周期内会依次输出N个不同的开启随机数给各矩阵开关控制器4，且开启随机数的十进制数值为[0，N-1]；再由于伪随机数产生器1在一个扫描时钟周期内产生一个工作随机数给加法计数器2，这样在不同扫描时钟周期内，加法计数器2输出的各个开启随机数的输出顺序会发生随机改变。例如，在N＝4时，若伪随机数产生器1输出给加法计数器2工作随机数的十进制数值为2，则加法计数器2在一个扫描时钟周期内输出的各个开启随机数的十进制数值依次为2，3，0，1：而在N＝4时，若伪随机数产生器1输出给加法计数器2工作随机数的十进制数值为3，则加法计数器2在一个扫描时钟周期内输出的各个开启随机数的十进制数值依次为3，0，1，2；而在N＝7时，若伪随机数产生器1输出给加法计数器2工作随机数的十进制数值为5时，则加法计数器2在一个扫描时钟周期内输出的各个开启随机数的十进制数值依次为5，6，0，1，2，3，4；

而本实用新型各矩阵开关控制器4在其第二输入端口接收到的开启随机数与其第一输入端口输入的基准数相同时输出矩阵开关开启信号，这样在加法计数器2在一个扫描时钟周期内会依次输出N个不同的开启随机数给各矩阵开关控制器4的情况下，各矩阵开关控制器4在一个扫描时钟周期内会分时输出矩阵开关开启信号；而在不同扫描时钟周期内，加法计数器2在每个扫描时钟周期内输出的各个开启随机数的输出顺序发生随机改变，这使得各矩阵开关控制器4在每个扫描时钟周期内输出矩阵开关开启信号的输出顺序会随机变化。

本实用新型在使用时，各矩阵开关控制器4用于分别控制矩阵LED驱动器的各矩阵开关开启与否，当某个矩阵开关控制器4输出矩阵开关信号时则由该矩阵开关控制器控制4的矩阵开关开启：而由于各矩阵开关控制器4在每个扫描时钟周期内输出矩阵开关开启信号的输出顺序随机变化，因此本实用新型可以使得各矩阵开关在每个扫描时钟周期内的开启顺序随机变化，从而使得由矩阵LED驱动器控制的矩阵LED阵列的总电流突变是非周期性产生的，进而使得矩阵LED驱动器产生的电源抖动噪声是非周期性的；相比较周期性的电源抖动噪声，非周期性的电源抖动噪声能把噪声能量由集中的固定频率分散到各个子频率中，从而有效降低噪声能量。

为便于理解本实用新型，以下通过两个实施例来对本实用新型的伪随机数产生器1和加法计数器2的构造进行详细阐述。

实施例一：

在本实用新型实施例一中，伪随机数产生器1和加法计数器2的具体结构是针对N为二的幂数的情况。

配合图3所示，在本实用新型实施例一中，所述伪随机数产生器1包括伪随机数产生单元11；所述伪随机数产生单元11包括一个异或门111和M个D触发器112，M为十进制整数，且M满足：2^M≥N：其中各个D触发器112的CLK端接入时钟模块3提供的扫描时钟CLK，第i个D触发器112的Q端连接第i+1个D触发器112的D端，i为十进制整数，且i的十进制数值为[1，M-1]：所述异或门111的第一输入端连接第一个D触发器112的Q端，异或门111的第二输入端连接第M个D触发器112的Q端，异或门111的输出端连接第一个D触发器112的D端：所述伪随机数产生单元11的第一个D触发器112的Q’端至第P个D触发器112的Q’端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值，P为十进制整数，且P满足：2^P＝N。在本实用新型实施例一的伪随机数产生器1中，各个D触发器112组成一个M位的移位寄存器，该移位寄存器每经历一个扫描时钟周期内移位一次，从而使得伪随机数产生器1在每个扫描时钟周期内产生一个工作随机数。在本实用新型实施例一的伪随机数产生器1中，M的取值越大越好，当M的取值越大时伪随机数产生器1产生重复的伪随机数的周期时间则越长；其中本实用新型在设置M的取值时，要使得伪随机数产生器1产生重复伪随机数的周期时间要远大于扫描时钟CLK的周期时长，使得工作随机数可以认为是真随机数：例如在N＝4时，M＝12。

配合图4所示，在本实用新型实施例一中，所述加法计数器2包括R个加法计数单元21，R为十进制整数，且R满足：2^R＝N；所述加法计数单元21包括一个锁存D触发器211、一个第一与门212、一个第二与门213以及一个非门214，其中第一与门212的第一输入端连接非门214的输入端并作为加法计数单元21的输入端，非门214的输出端连接第二与门213的第一输入端，第一与门212的第二输入端和第二与门213的第二输入端接入同一锁存信号lock，第一与门212的输出端连接锁存D触发器211的CLR端，第二与门213的输出端连接锁存D触发器211的SET端，锁存D触发器211的D端和Q’端相互连接并作为加法计数单元21的输出端：所述加法计数器2的第一个加法计数单元21的锁存D触发器211的CLK端接入时钟模块3提供的计数时钟PWM_CLK：第j个加法计数单元21的锁存D触发器211的Q端连接第j+1个加法计数单元21的锁存D触发器211的CLK端，j为十进制整数，且j的十进制数值为[1，R-1]：所述加法计数器2的第一个加法计数单元21的输入端至第R个加法计数单元21的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器2的第一个加法计数单元21的输出端至第R个加法计数单元21的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值。其中加法计数单元21输入端的输入电平取决于该加法计数单元21输入端接收到的工作随机数的相应数位上的值：当加法计数单元21输入端接收到的工作随机数的相应数位上的值为0时，则该加法计数单元21输入端的输入电平为低电平：当加法计数单元21输入端接收到的工作随机数的相应数位上的值为1，则该加法计数单元21输入端的输入电平为高电平。而加法计数单元21的输出端输出高电平则代表加法计数器2输出的开启随机数上与该加法计数单元21对应的数位的值为1：加法计数单元21的输出端输出低电平则代表加法计数器2输出的开启随机数上与该加法计数单元21对应的数位的值为0。

本实用新型实施例一的加法计数器2的工作原理为：

所述锁存信号lock在每个扫描时钟周期的起始时刻到存储时刻之间为高电平，锁存信号lock在每个扫描时钟周期的存储时刻到终止时刻之间则为低电平，扫描时钟周期的起始时刻到存储时刻的时长小于计数时钟PWM_CLK的周期时长：

本实用新型实施例一的加法计数单元21在一个扫描时钟周期中的锁存信号lock为高电平的时段内，加法计数单元21的第一与门212和第二与门213的输出电平由该加法计数单元21输入端的输入电平决定：若是加法计数单元21输入端的输入电平为高电平，则该加法计数单元21的第一与门212和第二与门213分别输出高电平和低电平，以使得该加法计数单元21的锁存触发器211的CLR端和SET端的电平分别为高电平和低电平，进而使得该加法计数单元21的锁存触发器211进行复位操作，从而使得该加法计数单元21的锁存触发器211的Q’端输出高电平，即该加法计数单元21的输出端输出高电平：而若是加法计数单元21输入端的输入电平为低电平，则该加法计数单元21的第一与门212和第二与门213分别输出低电平和高电平，以使得该加法计数单元21的锁存触发器211的CLR端和SET端的电平分别为低电平和高电平，进而使得该加法计数单元21的锁存触发器211进行置位操作，从而使得该加法计数单元21的锁存触发器211的Q’端输出低电平，即该加法计数单元21的输出端输出低电平：由前述可知，加法计数单元21在锁存信号lock为高电平的时段内会将其输入端的输入电平锁存到其输出端，这样加法计数器2在锁存信号lock为高电平的时段内便将接收到的工作随机数的各数位的值分别锁存到加法计数器2的加法计数单元21的各个锁存触发器211中，即加法计数器2在锁存信号lock为高电平的时段内将接收到的工作随机数作为开启随机数进行锁存和输出，使得加法计数器2在锁存信号lock为高电平的时段内输出的开启随机数等于加法计数器2接收到的工作随机数，从而实现了加法计数器在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出：

本实用新型实施例一的加法计数单元21在一个扫描时钟周期中的锁存信号lock为低电平的时段内，加法计数单元21的第一与门212和第二与门213均低电平，使得该加法计数单元21的锁存触发器211的CLR端和SET端的电平均为低电平，进而使得该加法计数单元21的锁存触发器211在其CLK端产生上升沿时被触发：而由于加法计数器2的第一个加法计数单元21的锁存D触发器211的CLK端接入时钟模块3提供的计数时钟PWM_CLK，第j个加法计数单元21的锁存D触发器211的Q端连接第j+1个加法计数单元21的锁存D触发器211的CLK端：因此在一个扫描时钟周期内，加法计数器2每经过一个计数时钟的周期时间便做一次加一运算而实现将开启随机数加一后输出：其中当开启随机数的十进制数值等于N时，N为二的幂数，此时加法计数单元21不进位，从而使得此时的开启随机数被校正为零。

实施例二：

在本实用新型实施例二中，伪随机数产生器1和加法计数器2的具体结构可以适用于N不为二的幂数的情况，也可以适用于N为二的幂数的情况。

配合图5所示，在本实用新型实施例二中，所述伪随机数产生器1包括伪随机数产生单元11和伪随机数修正单元12：其中所述伪随机数产生单元11用于在每个扫描时钟周期内产生一个初始随机数，初始随机数为二进制整数，且初始随机数的十进制数值的取值范围为[0，2^S-1]：S为十进制整数，且S满足：2^S-1≤N＜2^S：所述伪随机数修正单元12用于根据初始随机数来控制伪随机数产生器1产生所述工作随机数：其中当初始随机数小于N时，则伪随机数修正单元12则控制伪随机数产生器1产生等于初始随机数的工作随机数：当初始随机数大于等于N时，则伪随机数修正单元12则控制伪随机数产生器1产生等于初始随机数减去修正值的工作随机数，修正值为2^S-1。其中当初始随机数大于等于N时，工作随机数等于初始随机数减去修正值，这样可以保证伪随机数产生器1产生的工作随机数小于N。

配合图5所示，在本实用新型实施例二中，所述伪随机数产生单元11包括一个异或门111和M个D触发器112，M为十进制整数，且M满足：M≥S：所述伪随机数产生单元11的各个D触发器112的CLK端接入时钟模块3提供的扫描时钟，第i个D触发器112的Q端连接第i+1个D触发器112的D端，i为十进制整数，且i的十进制数值为[1，M-1]：所述异或门111的第一输入端连接第一个D触发器112的Q端，异或门111的第二输入端连接第M个D触发器112的Q端，异或门111的输出端连接第一个D触发器112的D端：所述伪随机数产生单元11的第一个D触发器112的Q’端至第S个D触发器112的Q’端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值。本实用新型实施例二的伪随机数产生单元11产生初始随机数的原理与本实用新型实施例一的伪随机数产生单元11产生工作随机数的原理相同，在此不再赘述。

配合图5所示，在本实用新型实施例二中，所述伪随机数修正单元12包括T个随机数比较器121、一个或非门122和一个与门123；T为十进制整数，且T满足：T＝2^S-N；所述随机数比较器121为数值比较器，各所述随机数比较器121的第一输入端口分别输入各不相同的修正数，修正数为二进制整数，且所述随机数比较器121的第一输入端口输入的修正数的十进制数值的取值范围为[N，2^S-1]，即各个随机数比较器121的第一输入端口输入的修正数分别为N至2^S-1；各个所述随机数比较器121的第二输入端口均接收伪随机数产生单元11输出的初始随机数；当所述随机数比较器121在其第二输入端口接收到的初始随机数与其第一输入端口输入的修正数相同时，该随机数比较器121的输出端输出高电平信号；所述或非门122的各个输入端与各个随机数比较器121的输出端分别连接，或非门122的输出端连接与门123的第一输入端，与门123的第二输入端连接伪随机数产生单元11的第S个D触发器的Q’端；所述伪随机数产生单元的第一个D触发器的Q’端至第S-1个D触发器的Q’端以及伪随机数修正单元的与门的输出端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值。

在本实用新型实施例二中，所述伪随机数修正单元12的工作原理为：

当初始随机数小于N时，则伪随机数修正单元12的各个随机数比较器121的输出端输出低电平信号，使得或非门输出高电平信号，此时与门的输出端的输出电平取决于伪随机数产生单元的第S个D触发器的Q’端的电平；而由于伪随机数产生单元的第一个D触发器的Q’端至第S-1个D触发器的Q’端以及伪随机数修正单元的与门的输出端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值，伪随机数产生单元11的第一个D触发器112的Q’端至第S个D触发器112的Q’端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值，这样在初始随机数小于N时，伪随机数修正单元12便控制伪随机数产生器1产生等于初始随机数的工作随机数；

当初始随机数大于等于N时，则伪随机数修正单元12的一个随机数比较器121的第一输入端口输入的修正数会等于初始随机数，进而使得伪随机数修正单元12的一个随机数比较器121的输出端输出高电平信号，而使得或非门输出低电平信号，此时与门的输出端的输出电平为低电平；而由于伪随机数产生单元的第一个D触发器的Q’端至第S-1个D触发器的Q’端以及伪随机数修正单元的与门的输出端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值，伪随机数产生单元11的第一个D触发器112的Q’端至第S个D触发器112的Q’端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值，这样在初始随机数大于等于N时，则伪随机数修正单元12会控制伪随机数产生器1产生等于初始随机数减去修正值的工作随机数。

配合图6所示，在本实用新型实施例二中，所述加法计数器2包括W个加法计数单元21和一个校正单元22，W为十进制整数，且W满足：2^W-1≤N＜2^W：所述加法计数单元21包括一个锁存D触发器211、一个第一与门212、一个第二与门213、一个非门214以及一个或门215，其中第一与门212的第一输入端连接非门214的输入端并作为加法计数单元21的输入端，非门214的输出端连接第二与门213的第一输入端，第一与门212的第二输入端和第二与门213的第二输入端接入同一锁存信号lock，第一与门212的输出端连接锁存D触发器211的CLR端，第二与门213的输出端连接或门215的第一输入端，或门215的输出端连接锁存D触发器211的SET端，锁存D触发器211的D端和Q’端相互连接并作为加法计数单元21的输出端；所述加法计数器2的第一个加法计数单元21的锁存D触发器211的CLK端接入时钟模块3提供的计数时钟PWM_CLK；第k个加法计数单元21的锁存D触发器211的Q端连接第k+1个加法计数单元21的锁存D触发器211的CLK端，k为十进制整数，且k的十进制数值为[1，W-1]；所述加法计数器2的第一个加法计数单元21的输入端至第W个加法计数单元21的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器2的第一个加法计数单元21的输出端至第W个加法计数单元21的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值；所述校正单元22包括校正比较器221，校正比较器221为数值比较器，校正比较器221的第一输入端口输入校正数，校正数为二进制整数，且校正数的十进制数值为N，校正比较器221的第二输入端口接收开启随机数；当所述校正比较器221在其第二输入端口接收到的开启随机数与其第一输入端口输入的校正数相同时，校正比较器221的输出端输出高电平信号。

在本实用新型实施例二中，所述加法计数器2的工作原理为：

本实用新型实施例二在开启随机数小于校正数时即开启随机数的十进制数值小于N时，此时校正比较器221的输出端输出低电平，这样每个加法计数单元21的或门215的输出端电平取决于第二与门213的输出端电平，即每个加法计数单元21的锁存D触发器211的SET端电平取决于该加法计数单元21的第二与门213的输出端电平，在这样情况下，本实用新型实施例二的加法计数器2产生开启随机数的原理与本实用新型实施例一的加法计数器2产生开启随机数的原理相同；

本实用新型实施例二在开启随机数等于校正数时，即开启随机数的十进制数值等于N时，此时校正比较器221的输出端输出高电平，这样每个加法计数单元21的或门215的输出端电平为高电平，以使得每个加法计数单元21的锁存D触发器211的SET端电平为高电平，此时每个加法计数单元21的锁存D触发器211进行置位操作，进而使得各加法计数单元21的输出端电平为低电平，此时开启随机数被校正为零。

上述实施例和图式并非限定本实用新型的产品形态和式样，任何所属技术领域的普通技术人员对其所做的适当变化或修饰，皆应视为不脱离本实用新型的专利范畴。

Claims (7)

1.一种用于矩阵LED驱动器的降噪电路，其特征在于：包括伪随机数产生器、加法计数器、时钟模块以及N个矩阵开关控制器，N为大于等于二的十进制整数；

所述时钟模块用于给伪随机数产生器提供扫描时钟，时钟模块还用于给加法计数器提供计数时钟，扫描时钟的周期时长为计数时钟的周期时长的N倍；

所述伪随机数产生器在每个扫描时钟周期内产生一个工作随机数给加法计数器，所述工作随机数为二进制整数，且工作随机数的十进制数值的取值范围为[0，N-1]；

所述加法计数器在一个扫描时钟周期的起始时刻到一存储时刻之间将接收到工作随机数作为一个开启随机数进行输出，一个扫描时钟周期的起始时刻到存储时刻的时长小于计数时钟的周期时长；且所述加法计数器在一个扫描时钟周期内每经过一个计数时钟的周期时间将开启随机数加一后输出；并且在一个扫描时钟周期内，若开启随机数的十进制数值等于N时，则加法计数器将开启随机数校正为零后再输出；其中开启随机数为二进制整数，且开启随机数的十进制数值的取值范围为[0，N-1]；

所述矩阵开关控制器为数值比较器，各个所述矩阵开关控制器的第一输入端口分别输入各不相同的基准数，基准数为二进制整数，且所述矩阵开关控制器的第一输入端口输入的基准数的十进制数值的取值范围为[0，N-1]；各个所述矩阵开关控制器的第二输入端口均接收加法计数器输出的开启随机数；当所述矩阵开关控制器在其第二输入端口接收到的开启随机数与其第一输入端口输入的基准数相同时，该矩阵开关控制器的输出端输出矩阵开关开启信号。

2.如权利要求1所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述伪随机数产生器包括伪随机数产生单元；所述伪随机数产生单元包括一个异或门和M个D触发器，M为十进制整数，且M满足：2^M≥N；

所述伪随机数产生单元的各个D触发器的CLK端接入时钟模块提供的扫描时钟，第i个D触发器的Q端连接第i+1个D触发器的D端，i为十进制整数，且i的十进制数值为[1，M-1]；所述异或门的第一输入端连接第一个D触发器的Q端，异或门的第二输入端连接第M个D触发器的Q端，异或门的输出端连接第一个D触发器的D端；

所述伪随机数产生单元的第一个D触发器的Q’端至第P个D触发器的Q’端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值，P为十进制整数，且P满足：2^P＝N。

3.如权利要求1或2所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述加法计数器包括R个加法计数单元，R为十进制整数，且R满足：2^R＝N；

所述加法计数单元包括一个锁存D触发器、一个第一与门、一个第二与门以及一个非门，其中第一与门的第一输入端连接非门的输入端并作为加法计数单元的输入端，非门的输出端连接第二与门的第一输入端，第一与门的第二输入端和第二与门的第二输入端接入同一锁存信号，第一与门的输出端连接锁存D触发器的CLR端，第二与门的输出端连接锁存D触发器的SET端，锁存D触发器的D端和Q’端相互连接并作为加法计数单元的输出端；

所述加法计数器的第一个加法计数单元的锁存D触发器的CLK端接入时钟模块提供的计数时钟；第j个加法计数单元的锁存D触发器的Q端连接第j+1个加法计数单元的锁存D触发器的CLK端，j为十进制整数，且j的十进制数值为[1，R-1]；

所述加法计数器的第一个加法计数单元至第R个加法计数单元的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器的第一个加法计数单元至第R个加法计数单元的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值。

4.如权利要求1所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述伪随机数产生器包括伪随机数产生单元和伪随机数修正单元；

所述伪随机数产生单元用于在每个扫描时钟周期内产生一个初始随机数，初始随机数为二进制整数，且初始随机数的十进制数值的取值范围为[0，2^S-1]；S为十进制整数，且S满足：2^S-1≤N＜2^S；

所述伪随机数修正单元用于根据初始随机数来控制伪随机数产生器产生所述工作随机数；其中当初始随机数小于N时，则伪随机数修正单元则控制伪随机数产生器产生等于初始随机数的工作随机数；当初始随机数大于等于N时，则伪随机数修正单元则控制伪随机数产生器产生等于初始随机数减去修正值的工作随机数，修正值为2^S-1。

5.如权利要求4所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述伪随机数产生单元包括一个异或门和M个D触发器，M为十进制整数，且M满足：M≥S；所述伪随机数产生单元的各个D触发器的CLK端接入时钟模块提供的扫描时钟，第i个D触发器的Q端连接第i+1个D触发器的D端，i为十进制整数，且i的十进制数值为[1，M-1]；所述异或门的第一输入端连接第一个D触发器的Q端，异或门的第二输入端连接第M个D触发器的Q端，异或门的输出端连接第一个D触发器的D端；所述伪随机数产生单元的第一个D触发器的Q’端至第S个D触发器的Q’端用于从低数位到高数位依次输出所述初始随机数的各个数位上的值。

6.如权利要求5所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述伪随机数修正单元包括T个随机数比较器、一个或非门和一个与门；T为十进制整数，且T满足：T＝2^S-N；所述随机数比较器为数值比较器，各所述随机数比较器的第一输入端口分别输入各不相同的修正数，修正数为二进制整数，且所述随机数比较器的第一输入端口输入的修正数的十进制数值的取值范围为[N，2^S-1]；各个所述随机数比较器的第二输入端口均接收伪随机数产生单元输出的初始随机数；当所述随机数比较器在其第二输入端口接收到的初始随机数与其第一输入端口输入的修正数相同时，该随机数比较器的输出端输出高电平信号；所述或非门的各个输入端与各个随机数比较器的输出端分别连接，或非门的输出端连接与门的第一输入端，与门的第二输入端连接伪随机数产生单元的第S个D触发器的Q’端；

所述伪随机数产生单元的第一个D触发器的Q’端至第S-1个D触发器的Q’端以及伪随机数修正单元的与门的输出端用于从低数位到高数位依次输出所述工作随机数的各个数位上的值。

7.如权利要求1或2或4或6所述的一种用于矩阵LED驱动器的降噪电路，其特征在于：所述加法计数器包括W个加法计数单元和一个校正单元，W为十进制整数，且W满足：2^W-1≤N＜2^W；

所述加法计数单元包括一个锁存D触发器、一个第一与门、一个第二与门、一个非门以及一个或门，其中第一与门的第一输入端连接非门的输入端并作为加法计数单元的输入端，非门的输出端连接第二与门的第一输入端，第一与门的第二输入端和第二与门的第二输入端接入同一锁存信号，第一与门的输出端连接锁存D触发器的CLR端，第二与门的输出端连接或门的第一输入端，或门的输出端连接锁存D触发器的SET端，锁存D触发器的D端和Q’端相互连接并作为加法计数单元的输出端；所述加法计数器的第一个加法计数单元的锁存D触发器的CLK端接入时钟模块提供的计数时钟；第k个加法计数单元的锁存D触发器的Q端连接第k+1个加法计数单元的锁存D触发器的CLK端，k为十进制整数，且k的十进制数值为[1，W-1]；所述加法计数器的第一个加法计数单元至第W个加法计数单元的输入端用于从低数位到高数位依次接入所述工作随机数的各个数位上的值，所述加法计数器的第一个加法计数单元至第W个加法计数单元的输出端用于从低数位到高数位依次输出所述开启随机数的各个数位上的值；

所述校正单元包括校正比较器，校正比较器为数值比较器，校正比较器的第一输入端口输入校正数，校正数为二进制整数，且校正数的十进制数值为N，校正比较器的第二输入端口接收开启随机数；当所述校正比较器在其第二输入端口接收到的开启随机数与其第一输入端口输入的校正数相同时，校正比较器的输出端输出高电平信号。

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