KR20040084844A

KR20040084844A - 형광 표시관 구동 회로

Info

Publication number: KR20040084844A
Application number: KR1020040020403A
Authority: KR
Inventors: 아라이히로유끼; 모떼기슈지; 기무라다께시; 도꾸나가데쯔야
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-03-26
Filing date: 2004-03-25
Publication date: 2004-10-06
Also published as: US7400307B2; TW200425795A; HK1066998A1; CN100392712C; TWI291840B; KR100558244B1; DE602004032405D1; US20040207574A1; EP1463020B1; CN1534569A; EP1463020A3; EP1463020A2

Abstract

필라멘트와, 그리드 전극과, 세그먼트 전극을 갖는 형광 표시관에 대하여, 상기 필라멘트를 구동하는 필라멘트 구동부와, 상기 그리드 전극을 펄스 구동하는 그리드 구동부와, 상기 세그먼트 전극을 펄스 구동하는 세그먼트 구동부를 갖는 형광 표시관 구동 회로로서, 상기 필라멘트 구동부의 출력을 적당한 타이밍에서 유효 혹은 무효로 하는 제어부를 갖는다.

Description

형광 표시관 구동 회로{DRIVING CIRCUIT FOR VACUUM FLUORESCENT DISPLAY}

<관련 출원>

본 출원은 각각 2003년 3월 26일에 출원된 일본 특허 출원인 특원 2003-86464호 및 특원 2003-86463호에 기초하는 우선권을 주장하며, 그 내용을 본원에 채용한다.

본 발명은 형광 표시관 구동 회로에 관한 것이다.

형광 표시관(Vacuum fluorescent Display; 이하, VFD라 함)은, 진공 용기 내에, 필라멘트라 부르는 직열형 캐소드에 전압을 인가하여 필라멘트를 발열시킴으로써 열 전자를 방출시키고, 그 열 전자를 그리드 전극에 의해 가속시켜 애노드(세그먼트) 전극 상의 형광체에 충돌시켜 발광시킴으로써 원하는 패턴을 표시하는 자발광형 표시 디바이스이다. VFD는, 시인성, 다색화, 저동작 전압, 신뢰성(내환경성) 등의 면에서 우수한 특징을 갖고 있으며, 자동차용, 가전용, 민생용 등 여러가지 용도·분야에서 이용되고 있다.

또한, VFD에 대해서는, 필라멘트에 전압을 인가하는 방식 중 하나로서, 펄스 구동 방식이 제안되고 있다. 펄스 구동 방식이란, 필라멘트의 통상의 정격 전압에 비하여 상당히 높은 직류 전압을 쵸핑(chopping)한 펄스 전압(이하, 필라멘트 펄스 전압이라 함)을 필라멘트에 인가하는 방식이며, 휘도 경사(intensity gradient)가 작은 발광 상태가 얻어지는 등의 특징을 갖는다.

도 13은 종래의 펄스 구동 방식을 설명하는 도면이다. 도 13에 도시한 바와 같이, 종래의 펄스 구동 방식에서는, 외부 발진기(30) 혹은 외부 컨트롤러(40)에서, 일정한 듀티비를 갖는 필라멘트 펄스 전압을 기준 클럭 신호(외부 발진기(30)의 경우는 발진 클럭, 외부 컨트롤러(40)의 경우는 시스템 클럭)에 기초하여 설정하고, 필라멘트(11)에 계속 인가하게 된다.

외부 발진기(30)나 외부 컨트롤러(40) 등, 종래의 펄스 구동 방식을 이용한 VFD 구동 회로(이하, 종래의 VFD 구동 회로라 함)로서는, 예를 들면 일본 특개 2002-108263호 공보에 개시된 기술이 있다.

또한, 종래의 VFD 구동 회로에서는, VFD(10) 사용 시의 주변 환경 조건(주변 조도 등)에 따라, VFD(10)를 적절한 휘도로 표시시키도록 VFD(10)의 휘도 조정을 행하는 메커니즘이 구비되어 있다. VFD(10)의 휘도 조정을 행하는 메커니즘으로서는, 그리드 전극(12)에 인가하는 전압(이하, 그리드 전압이라 함)의 듀티비를 조정하는 그리드 디밍(grid dimming)이라 부르는 방법이나, 세그먼트(애노드) 전극(13)에 인가하는 전압(이하, 세그먼트 전압이라 함)의 듀티비를 조정하는 애노드 디밍(anode dimming)이라 하는 방법이 일반적으로 이용되고 있다. 이하에서는, 그리드 디밍이나 애노드 디밍을 간단히 디밍이라 통칭한다.

여기서, 종래의 VFD 구동 회로는, 예를 들면 도 12의 (a)에 도시한 바와 같은 디머 조정 데이터와 디머값과의 대조표에 기초하여, 디밍을 행하게 된다. 디머 조정 데이터란, 그리드 전압이나 세그먼트 전압의 듀티비로서 설정가능한 값에 대응되는 데이터이며, 외부로부터 VFD 구동 회로에 대하여 디밍을 행할 경우에 지정한다. 또한, 디머 조정 데이터는, 예를 들면 도 12의 (a)에 도시하는 DM0을 LSB(Least Significant Bit)로 한 10비트의 바이너리 데이터(DM0~DM9)와 같이, 디밍의 분해능에 따른 비트수의 바이너리 데이터로 할 수 있다. 한편, 디머값이란, 상술한 듀티비로서 설정가능한 값이며, 도 12의 (b)의 파형도에 나타난 펄스 폭 TW와 펄스 주기 T를 이용하여, "펄스 폭 TW/펄스 폭 T"로 정의할 수 있다.

(제1 과제)

도 14는 종래의 VFD 구동 회로가, 일정한 듀티비를 갖는 필라멘트 펄스 전압을 필라멘트(11)에 계속 인가하고 있는 상태에서, 그리드 전압 및 세그먼트 전압의 듀티비를 "1/2", "1/4", "1/8"로 감소해가도록 디밍을 행한 경우의 주요 신호의 파형도이다. 도 14에 도시한 그리드 전압 및 세그먼트 전압이 모두 H 레벨로 되는 기간은, 그리드 전극(12) 및 세그먼트 전극(13)이 모두 구동되는 전압으로 되어 있는 기간(이하, 온 기간이라 함)을 나타내고 있으며, 그 기간 동안에는, 구동된 세그먼트 전극(13) 상의 형광체가 발광하고, VFD(10)에 의해 원하는 패턴이 표시되고 있는 것으로 한다.

여기서, 온 기간 동안, 필라멘트 펄스 전압이 H 레벨로 되는 기간에서는, 필라멘트와 그리드 전극 및 세그먼트 전극 간의 전위차가 작아지기 때문에, VFD(10)의 휘도가 저하되게 된다. 또한, 도 14에 도시한 바와 같이, 그리드 전압 및 세그먼트 전압의 듀티비를 감소해가면, 온 기간이 짧아짐과 함께, 온 기간 동안 필라멘트 펄스 전압이 H 레벨로 되는 기간이 점유하는 비율이 커지기 때문에, 상술한 바와 같은 VFD(10)의 휘도의 저하가 보다 현저한 것으로 된다(여기서, 그리드 전압 및 세그먼트 전압의 듀티비 "1/8"을, 그 하한 임계값이라 말할 수 있음).

즉, 종래의 VFD 구동 회로에서는, VFD(10)의 휘도를 저하시키기 위하여, 그리드 전압 및 세그먼트 전압의 듀티비를 감소시켜가도록 한 디밍을 행하게 된다. 이 경우, 디밍에 기초하여 VFD(10)의 휘도가 저하되는 비율보다도, 온 기간 동안필라멘트 펄스 전압이 H 레벨로 되는 기간이 차지하는 비율이 커지게 되는 영향을 받아, VFD(10)의 휘도가 저하되는 비율쪽이 커진다. 이 때문에, 종래의 VFD 구동 회로에서는, 온 기간이 짧은 경우에는 디밍에 의해 소정의 휘도 조정을 행할 수 없다는 과제가 발생하였다.

(제2 과제)

종래의 VFD 구동 회로에서, 필라멘트 펄스 전압이, 일정한 듀티비로 필라멘트에 인가되도록 설정되면서도, 필라멘트를 구동하는 소자의 변동이나 온도 특성, 또한 필라멘트 전원 전압의 변동 등에 의해, 듀티비의 변동을 초래하게 된다. 또한, 그 변동에 의해 필라멘트 펄스 전압의 실효값이, 그 정격값에 대하여 규정되는 허용 범위 내(예를 들면, 정격값±10% 정도)에서 벗어나게 되어, VFD 표시의 휘도 품위의 저하나, 필라멘트를 열화시켜 수명을 단축시키는 등의 문제가 발생한다.

따라서, 최근, VFD 구동 회로에 대하여 한층 더 신뢰성 향상의 요구가 높아지고 있으며, 상술한 문제에 대처하기 위해 필라멘트 펄스 전압의 듀티비를 적당한 타이밍에서 세밀하게 조정하는(분해능을 향상시키는) 메커니즘을 구비하는 것이 요청되고 있다. 종래의 VFD 구동 회로에서는, 필라멘트 펄스 전압을 설정하기 위한 기준 클럭 신호의 주파수를 높게 설정함으로써, 필라멘트 펄스 전압의 듀티비 조정에 관한 분해능을 향상시킬 수 있다.

그러나, 종래의 VFD 구동 회로에서는, 필라멘트 펄스 전압의 듀티비 조정에 관한 분해능을 향상시키기 위해, 기준 클럭 신호의 주파수를 너무 높게 설정하면, 소비 전력이 커짐과 함께 라디오 등의 장치에 방해를 주는 노이즈를 발생시키게 된다. 한편, 기준 클럭 신호의 주파수를 낮게 설정하면(주파수를 길게 함), 필라멘트 펄스 전압의 주파수도 마찬가지로 낮아진다. 그 때문에, 필라멘트 펄스 전압의 주파수가 가청 대역 내(일반적으로, 20㎑ 이하로 됨)로 진입하게 되어, 필라멘트로부터 사운드 노이즈를 발생시키게 된다.

이와 같이, 기준 클럭 신호의 주파수를 조정하는 방법에서는 상술한 문제가 일어날 수 있기 때문에, 필라멘트 펄스 전압의 듀티비를 조정하는 메커니즘에 대하여 새로운 기술이 요구된다.

도 1은 본 발명의 일 실시 형태에 따른 형광 표시관 구동 회로를 포함한 시스템의 개략적 구성도.

도 2는 본 발명의 일 실시 형태에 따른 외부 컨트롤러와 형광 표시관 간의 데이터 전송 포맷에 대한 타이밍차트.

도 3은 본 발명의 일 실시 형태에 따른 형광 표시관 구동 회로의 블록도.

도 4는 본 발명의 일 실시 형태에 따른 필라멘트 펄스 제어부의 블록도.

도 5는 본 발명의 일 실시 형태에 따른 필라멘트 펄스 제어부의 동작을 설명하는 타이밍차트.

도 6은 본 발명의 일 실시 형태에 따른 FPD 제어부의 구성을 도시하는 도면.

도 7은 본 발명의 일 실시 형태에 따른 FPD 제어부의 동작을 설명하는 타이밍차트.

도 8은 펄스 구동 신호의 파형을 나타내는 도면.

도 9는 본 발명의 일 실시 형태에 따른 펄스 폭 데이터의 설정에 관한 대조표.

도 10은 본 발명의 일 실시 형태에 따른 펄스 주기 데이터의 설정에 관한 대조표.

도 11은 본 발명의 일 실시 형태에 따른 필라멘트 펄스 제어부의 구성을 도시하는 도면.

도 12는 디머 조정 데이터와 디머값 간의 대조표를 나타내는 도면.

도 13은 종래의 형광 표시관 구동 회로를 설명하는 도면.

도 14는 형광 표시관의 각 전극의 전위 관계를 설명하는 도면.

〈도면의 주요 부분에 대한 부호의 설명>

11 : 필라멘트

12 : 그리드 전극

13 : 세그먼트 전극

20 : VFD 구동 회로

30 : 외부 발진기

40 : 외부 컨트롤러

50 : 스위칭 소자

70 : 펄스 구동 신호 생성부

209 : 세그먼트 드라이버

상기 문제를 해결하기 위한 주요한 본 발명은, 필라멘트와, 그리드 전극과, 세그먼트 전극을 갖는 형광 표시관에 대하여, 상기 필라멘트를 구동하는 필라멘트 구동부와, 상기 그리드 전극을 펄스 구동하는 그리드 구동부와, 상기 세그먼트 전극을 펄스 구동하는 세그먼트 구동부를 갖는 형광 표시관 구동 회로로서, 상기 필라멘트 구동부의 출력을 적당한 타이밍에서 유효 혹은 무효로 하는 제어부를 갖는다.

상술한 주요한 본 발명의 일 실시 양태로서, 상기 제어부는, 상기 그리드 구동부 및 상기 세그먼트 구동부에 의해 상기 그리드 전극 및 상기 세그먼트 전극이 모두 구동되는 전압으로 되며, 상기 전압으로 되는 기간 TW가 소정 기간 이하인 경우에, 상기 필라멘트 구동부의 출력을 상기 기간 TW만큼 무효로 한다.

상술한 주요한 본 발명의 또 다른 실시 양태로서, 상기 제어부는, 외부로부터 수신하는 데이터에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 펄스 구동신호의 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽을 설정 가능하게 한다.

본 발명의 상기 이외의 특징으로 하는 점은, 본 명세서 및 첨부 도면에 기재한 사항에 의해 명확해질 것이다.

이하, 본 발명의 실시 형태를 도면에 기초하여 구체적으로 설정한다.

<시스템 구성>

도 1은 본 발명에 따른 일 실시 형태인 펄스 구동 방식의 VFD 구동 회로(20)를 포함한 시스템의 개략적 구성도이다. 이하에서는, 도 1에 도시한 바와 같이, 그리드 전극(12) 및 세그먼트 전극(13)의 구동을 다이내믹 구동 방식으로 하며, 그리드 전극(12)을 구동하기 위한 그리드 구동 신호의 듀티 사이클(펄스 폭/반복 주기)이 "1/2"이며(즉, 그리드(자릿수)가 2자릿수), "90" 세그먼트 출력에 대응한 VFD 구동 회로(20)에 대하여, 본 발명을 실시한 경우에 대하여 설명한다.

본 발명에 따른 VFD 구동 회로(20)는, 상술한 그리드수(2 자릿수) 및 세그먼트수(90 세그먼트)에 한정되는 것은 아니며, 또한 그리드 전극(12) 및 세그먼트 전극(13)의 구동을, 다이내믹 구동 방식 또는 스태틱 구동 방식 중 적어도 어느 하나를 조합시킨 구동 방식으로 하여도 된다. 예를 들면, 스태틱 구동 방식을 채용한 경우에는, 세그먼트 수만큼의 세그먼트 전극(13)과, 하나의 그리드 전극(12)에 의해 전체 자릿수 표시를 행한다. 이 경우, 하나의 그리드 전극(12)에는, 일정한 전압(그리드 전압)이 인가된다.

상술한 다이내믹 구동 방식 및 스태틱 구동 방식의 개요로서는, 예를 들면 일본 산업 도서 발행의 「디스플레이 기술 시리즈 형광 표시관 8.2 기본적 구동 회로(154쪽~158쪽)」에 기재되어 있다.

VFD 구동 회로(20)의 주변 회로에 대하여, VFD(10), 외부 발진기(30), 외부 컨트롤러(40), 스위칭 소자(50) 순으로 설명한다.

VFD(10)는 필라멘트(11), 그리드 전극(12), 세그먼트(애노드) 전극(13)에 의해 구성된다. 필라멘트(11)는, VFD 구동 회로(20)로부터 스위칭 소자(50)를 통해, 펄스 구동 방식에 기초하여 필라멘트 펄스 전압이 인가됨으로써 가열되어, 열 전자를 방출한다. 그리드 전극(12)은 자릿수 선택용 전극으로서 작용하며, 필라멘트(11)로부터 방출된 열 전자를 가속 혹은 차단한다. 세그먼트 전극(13)은, 세그먼트 선택용 전극으로서 작용한다. 세그먼트 전극(13)의 표면 상에는 표시해야 할 패턴의 형상으로 형광체가 도포되어 있으며, 그리드 전극(12)에 의해 가속된 열 전자를 그 형광체에 충돌시켜 발광시킴으로써, 원하는 패턴이 표시되게 된다.

또한, VFD에서, 그리드 전극(12)으로부터 각 자릿수마다 독립하여 별도로 리드선이 인출되는 한편, 세그먼트 전극(13)으로부터는 각 자릿수마다 대응하는 세그먼트끼리를 공통으로 내부 접속하여 리드선이 인출된다. 이들 그리드 전극(12) 및 세그먼트 전극(13)으로부터 인출된 리드선은, 각각 VFD 구동 회로(20)의 대응하는 출력 단자(그리드 출력 단자는 G1~G2, 세그먼트 출력 단자는 S1~S45)와 접속된다.

외부 발진기(30)는 저항 R이나 용량 소자 C 등에 의해 구성되는 RC 발진부이며, VFD 구동 회로(20)의 발진기용 단자(OSCI 단자, OSCO 단자)와 접속됨으로써, RC 발진 회로를 구성한다. 또한, 외부 발진기(30)는 고유의 발진 주파수를 갖는 수정 진동자나 세라믹 진동자 등으로 하며, 자주 발진부로서의 수정 또는 세라믹발진 회로를 구성하도록 하여도 된다. 또한, 외부 발진기(30)는 타주 발진용 클럭 신호를 VFD 구동 회로(20)에 공급하는 타주 발진부로 하여도 된다.

외부 컨트롤러(40)는, VFD 구동 소자를 포함하지 않는 마이크로 컴퓨터 등이며, 직렬 데이터 전송용 데이터 버스를 통해 VFD 구동 회로(20)와 접속되어 있으고, 원하는 데이터 전송 포맷에 의해 VFD를 구동하기 위해 필요한 신호를 VFD 구동 회로(20)에 전송한다. 외부 컨트롤러(40)와 VFD 구동 회로(20) 간의 데이터 전송으로서는, 상술한 직렬 데이터 전송에 한하지 않으며, 병렬 데이터 전송으로 하여도 된다.

스위칭 소자(50)는, Pch-MOS형 FET이며, 그 게이트 단자가 후술하는 펄스 구동 신호를 출력하는 VFD 구동 회로(20)의 FPCON 단자와 접속되어 있다. 스위칭 소자(50)로서는, Pch-MOS형 FET형에 한정되지 않으며, 예를 들면 Nch-MOS형 FET를 이용하여도 되고, Nch-MOS형 FET와 Pch-MOS형 FET를 조합한 구성으로 하여도 된다. 또한, 스위칭 소자(50)는 VFD 구동 회로(20)의 FPCON 단자로부터 공급되는 펄스 구동 신호에 따라 온/오프(스위칭) 동작함으로써, 필라멘트 전원 전압 VFL로부터, VFD(10)의 필라멘트(11)에 인가하는 필라멘트 펄스 전압을 생성한다.

도 1에 도시되어 있는 VFD 구동 회로(20)의 FPR 단자는 스위칭 소자(50)의 입출력 특성에 따라, FPCON 단자로부터 출력되는 펄스 구동 신호의 극성을 설정하기 위한 입력 단자이며, 예를 들면 도 1에 도시한 바와 같이, 스위칭 소자(50)에 Pch-MOS형 FET를 채용한 경우에는, FPR 단자에 전원 전압 VDD("H" 고정)를 접속한다. 또한, 스위칭 소자(50)에 Nch-MOS형 FET를 채용한 경우에는, FPR 단자를접지("L" 고정)한다.

도 2는 외부 컨트롤러(40)와 VFD 구동 회로(20) 간의 데이터 전송 포맷에 대한 타이밍차트이다. 도 2에 도시한 바와 같이, 데이터 전송 포맷으로서는, 그리드 전극 G1에 관한 시퀀스(이하, G1 시퀀스라 함)와, 그리드 전극 G2에 관한 시퀀스(이하, G2 시퀀스라 함)를 갖는다. 데이터 전송 포맷은, 상술한 포맷에 한정되는 것은 아니며, G1 시퀀스 및 G2 시퀀스를 1회의 시퀀스로 실행하여도 된다.

이하, G1 시퀀스 및 G2 시퀀스에 대하여 개략적으로 설명한다.

먼저, G1 시퀀스에서, 외부 컨트롤러(40)는 동기 클럭 신호 CL과 아울러 VFD 구동 회로(20)에 부여된 버스 어드레스(8 비트)를 VFD 구동 회로(20)에 전송한다. VFD 구동 회로(20)는, 수신한 버스 어드레스가 자신에게 부여된 버스 어드레스인지 여부를 식별한다. 그리고, 자신의 버스 어드레스라고 식별하면, 외부 컨트롤러(40)로부터 수신한 버스 어드레스에 첨부하여 송신되는 제어 명령(후술하는 컨트롤 데이터 등)을, 자신으로의 제어 명령으로 하여 접수한다. 이와 같이, 버스 어드레스란, 개개의 IC에 부여된 고유 어드레스이며, 외부 컨트롤러(40)와 복수의 IC가 동일한 버스 라인 상에 접속된 실시 형태에서, 외부 컨트롤러(40)가 동일한 버스 라인 상의 복수의 IC를 제어하기 위해 이용된다.

다음으로, 외부 컨트롤러(40)는 칩 인에이블 신호 CE를 어서트(asserting)(H 레벨로 함)하여 VFD 구동 회로(20)를 인에이블(선택) 상태로 하고, 계속해서 그리드 전극 G1에 관한 45 비트의 표시 데이터(D1~D45), VFD 구동 회로(20)의 각 제어에 이용되는 16 비트의 컨트롤 데이터 등을 송신한다. 16 비트의 컨트롤 데이터는디밍용 디머 조정 데이터(DM0~DM9), 그리드 식별자 DD(예를 들면, 그리드 전극 G1의 경우는 "1"로 하고, 그리드 전극 G2의 경우는 "0"으로 함) 등을 갖는다. 이 후, 외부 컨트롤러(40)는 칩 인에이블 신호 CE를 니게이트(negating)(L 레벨로 함)하여, VFD 구동 회로(20)를 디스에이블(비선택) 상태로 함과 함께, 동기 클럭 신호 CL의 송신을 정지하여, G1 시퀀스를 완결한다.

한편, G2 시퀀스에서는, 전술한 G1 시퀀스와 마찬가지의 순서로, 그리드 전극 G2에 관한 45 비트의 표시 데이터(D46~D90)가 송신된다. G2 시퀀스에서, VFD 구동 회로(20)에 송신되는 컨트롤 데이터로서는, 후술하는 FPD(Filament Pulse Disable) 설정 데이터나, 후술하는 7 비트의 펄스 주기 데이터 Cn(C0~C6) 및 4 비트의 펄스 폭 데이터 Wn(W0~W3) 등을 갖는다.

도 3은 본 발명에 따른 펄스 구동 방식의 VFD 구동 회로(20)의 블록도이다.

VFD 구동 회로(20)는, 인터페이스부(201), 발진 회로(202), 분주 회로(203), 타이밍 발생기(204), 시프트 레지스터(205), 컨트롤 레지스터(206), 래치 회로(207), 멀티플렉서(208), 세그먼트 드라이버(209), 그리드 드라이버(210), 디머 제어부(211), 필라멘트 펄스 제어부(212)를 갖는다.

인터페이스부(201)는, 외부 컨트롤러(40)와의 사이에서, 도 2에 도시한 바와 같은 데이터의 송신을 행하는 인터페이스부이다.

발진 회로(202)는, 외부 발진기(30)가 발진기용 단자(OSCI, OSCO)와 접속됨으로써, VFD 구동 회로(20)에 대한 기준 클럭 신호를 생성한다. 이 기준 클럭 신호는 분주 회로(203)에 의해 소정의 분주수로 분주되어, 타이밍 발생기(204)로 공급된다. 기준 클럭 신호(발진 클럭)의 주파수는, 필라멘트(11)에 의해 사운드 노이즈가 발생되지 않도록 가청 대역 이상으로 함과 함께, VFD 구동 회로(20)의 소비 전력이나 라디오 노이즈 등의 영향을 감안하여, 소정의 상한 주파수 이하로 되도록 설정한다.

타이밍 발생기(204)는, 분주 회로(203)로부터 공급된 신호에 기초하여, 그리드 전극 G1~G2를 구동하기 위한 신호(이하, 그리드 구동 신호라 함)의 타이밍 등을 결정하는 신호(이하, 내부 클럭 신호 A라 함)나, 필라멘트 펄스 제어부(212)에서, 후술하는 펄스 구동 신호의 타이밍 등을 결정하는 신호(이하, 내부 클럭 신호 B라 함) 등을 출력한다.

시프트 레지스터(205)는, 상술한 G1 또는 G2 시퀀스마다 인터페이스부(201)에 의해 수신한 45 비트의 표시 데이터나 16 비트의 컨트롤 데이터를 병렬 데이터로 변환하여, 컨트롤 레지스터(206), 래치 회로(207), 필라멘트 펄스 제어부(212) 등으로 공급한다. 16 비트의 컨트롤 데이터는 디머 조정 데이터, FPD 설정 데이터, 펄스 폭 데이터, 펄스 주기 데이터, 그리드 식별자 DD 등을 포함하고 있다.

컨트롤 레지스터(206)는, 시프트 레지스터(205)로부터 공급되는 32 비트(16 비트×2)의 컨트롤 데이터를 저장한다. 컨트롤 레지스터(206)에 저장된 컨트롤 데이터에 포함되는 디머 조정 데이터는 디머 제어부(211)에 공급된다.

래치 회로(207)는, 그리드 전극 G1에 대한 45 비트의 표시 데이터 및 그리드 전극 G2에 대한 45 비트의 표시 데이터를 보유한다. 이들 표시 데이터는, 시프트레지스터(205)로부터 공급된다. 즉, 래치 회로(207)는, 그리드 전극 G1~G2의 구동에 따른 반복 주기마다, 90 비트의 표시 데이터를 보유하는 것이다.

멀티플렉서(208)는, 그리드 전극 G1~G2 각각을 구동하는 타이밍에서, 래치 회로(207)에 보유되어 있는 90 비트의 표시 데이터로부터, 구동하는 쪽의 그리드 전극 G1 또는 G2에 대한 45 비트의 표시 데이터를 선택하여, 세그먼트 드라이버(209)에 공급한다.

세그먼트 드라이버(209)는, 멀티플렉서(208)에 의해 선택·공급된 45 비트의 표시 데이터에 기초하여, 세그먼트 전극 S1~S45를 구동하기 위한 신호를 형성하여, 세그먼트 전극 S1~S4로 출력한다. 세그먼트 전극 S1~S45를 구동하기 위한 신호로서는, 세그먼트 전극 S1~S45에 인가하는 전압(이하, 세그먼트 신호)으로 하여도 되며, 세그먼트 드라이버(209)와 세그먼트 전극 S1~S45 간에 구동 소자를 개재시켜, 그 구동 소자로 공급하는 제어 신호로 하여도 된다(이하, 상기 세그먼트 전압이나 상기 제어 신호를 통칭하여 세그먼트 구동 신호라 함).

그리드 드라이버(210)는, 타이밍 발생기(204)로부터 공급되는 내부 클럭 신호 A에 기초하여, 그리드 구동 신호를 형성하여, 그리드 전극 G1~G2로 출력한다. 그리드 전극 G1~G2를 구동하기 위한 신호로서는, 그리드 전극 G1~G2에 인가하는 전압(이하, 그리드 전압)으로 하여도 되며, 그리드 드라이버(210)와 그리드 전극 G1~G2 간에 구동 소자를 개재시켜, 그 구동 소자로 공급하는 제어 신호로 하여도 된다(이하, 상기 그리드 전압이나 상기 제어 신호를 통칭하여 그리드 구동 신호라 함).

디머 제어부(211)는, 컨트롤 레지스터(206)로부터 공급되는 디머 조정 데이터에 기초하여, 상기 세그먼트 구동 신호나 상기 그리드 구동 신호의 듀티비를 조정한다.

필라멘트 펄스 제어부(212)는, 타이밍 발생기(204)로부터 공급되는 내부 클럭 신호 B에 기초하여, 필라멘트(11)를 펄스 구동하기 위한 펄스 구동 신호를 형성하여, FPCON 단자를 통해 스위칭 소자(50)로 출력한다. 또한, 필라멘트 펄스 제어부(212)는, FPR 단자로부터 공급되는 신호에 기초하여, 펄스 구동 신호의 극성을 설정한다. 예를 들면, FPR 단자를 "L" 고정으로 한 경우, 펄스 구동 신호는 도 8에 나타내는 파형으로 된다.

본 발명에 따른 VFD 구동 회로(20)는, 스위칭 소자(50)에 출력하는 펄스 구동 신호를 적당한 타이밍에서 유효 혹은 무효로 하는 기능을 갖는다. 상기 기능은, 기본적으로는, 필라멘트 펄스 제어부(212)에서 실현된다. 이하, 필라멘트 펄스 제어부(212)가 갖는 기능에 대하여 상세히 설명한다.

<제1 실시 형태>

(필라멘트 펄스 제어부)

본 발명에 따른 제1 실시 형태로서, 필라멘트 펄스 제어부(212)는, 펄스 구동 신호를 무효로 할 경우에는, 그리드 전극(12) 및 세그먼트 전극(13)이 모두 구동되는 전압으로 되어 있는 기간(이하, 온 기간이라 함)만큼 무효로 하는 기능을 갖는다.

도 4는, 본 발명에 따른 제1 실시 형태로서의 필라멘트 펄스 제어부(212)의개략적 블록도이다.

도 4에 도시한 바와 같이, 필라멘트 펄스 제어부(212)는, 펄스 구동 신호 생성부(70)와, FPD(Filament Pulse Disable) 제어부(80)와 펄스 구동 신호 극성 설정부(110)에 의해 구성된다.

펄스 구동 신호 생성부(70)는, 타이밍 발생기(204)로부터 공급된 내부 클럭 신호 B에 기초하여, 소정의 듀티비를 갖는 펄스 구동 신호를 생성하는 것이다.

FPD 제어부(60)는, 펄스 구동 신호를 무효로 하는 기간을 설정하기 위한 신호(이하, FPDIS 신호라 함)를 생성하는 FPDIS 신호 생성부(80)와, 외부 컨트롤러(40)로부터 수신하는 FPD 설정 데이터에 따라, FPDIS 신호의 유효 또는 무효를 설정가능한 유닛(unit)로서의 NAND 소자(90)와, NAND 소자(90)의 출력에 따라, 펄스 구동 신호 생성부(70)에 의해 생성된 펄스 구동 신호의 유효 또는 무효를 설정가능한 유닛으로서의 AND 소자(100)에 의해 구성된다.

그런데, FPD 설정 데이터는, 본 발명에 따른 펄스 구동 신호를 온 기간만큼 무효로 하는 기능 자체를 유효 또는 무효로 설정가능하게 하는 데이터이며, 예를 들면 상술한 바와 같이, NAND 소자(90)에 의해 FPDIS 신호의 유효 또는 무효를 설정가능한 데이터로 할 수 있다. FPD 설정 데이터는 H 레벨인 경우에는, 펄스 구동 신호를 온 기간만큼 무효로 하며, L 레벨인 경우에는 펄스 구동 신호를 온 기간에 한하지 않고 유효로 하도록 설정되어 있다.

FPD 제어부(60)는, 상술한 구성에 기초하여, 외부 컨트롤러(40)로부터 수신하는 FPD 설정 데이터가 H 레벨인 경우, 펄스 구동 신호 생성부(70)에 의해 생성된펄스 구동 신호를 온 기간 동안 소정 레벨(예를 들면, H 레벨)로 고정함으로써 무효로 한다. FPD 제어부(60)는 상술한 구성에 한정되는 것은 아니며, 상술한 바와 같은 논리를 실현하는 것이면 된다.

펄스 구동 신호 극성 설정부(110)는, Ex(Exclusive)-OR 소자에 의해 구성되며, FPR 단자에 입력된 신호 레벨에 따라, 펄스 구동 신호의 극성을 설정한다. 도 4에 도시한 바와 같이, 스위칭 소자(50)로서 Pch-MOS형 FET를 채용한 경우, 펄스 구동 신호 극성 설정부(110)는, FPCON 단자로부터 출력되는 펄스 구동 신호의 극성을, Pch-MOS형 FET를 온하는 경우에는 L 레벨로 되고, 오프하는 경우에는 H 레벨로 되도록 설정한다. 또한, 펄스 구동 신호 극성 설정부(110)는, 상술한 Ex-OR 소자에 한정되는 것은 아니며, 상술한 논리를 실현하는 것이면 된다.

도 5는, 상술한 바와 같은 구성을 갖는 필라멘트 펄스 제어부(212)에 대하여, 그 동작을 설명하기 위한 타이밍차트이다.

먼저, 도 5의 (a) 및 (b)에 나타내는 파형도와 같이, VFD 구동 회로(20)에서, 그리드 구동 신호 및 세그먼트 구동 신호의 듀티비를 "1/4", "1/8", "1/16"로 감소해가도록 디밍이 행해지는 경우를 상정한다.

여기서, 도 5에 나타내는 기간 1T에서는, FPD 설정 데이터(도 5의 (d))가 L 레벨이기 때문에 FPDIS 신호(도 5의 (c))가 무효로 되어, NAND 소자(90)의 출력(도 5의 (e))이 H 레벨로 된다. 그 때문에, 펄스 구동 신호 생성부(70)에 의해 생성된 펄스 구동 신호(도 5의 (f))는, 온 기간(Ta)에서도 유효로 되며, AND 소자(100)(도 5의 (g)), Ex-OR 소자(110)(도 5의 (h))를 통해 스위칭 소자(50)에 공급되게 된다.

한편, 도 5에 나타낸 기간 2T, 3T에서는, FPD 설정 데이터(도 5의 (d))가 H 레벨이기 때문에, FPDIS 신호(도 5의 (c))가 유효로 되어, NAND 소자(90)의 출력(도 5의 (e))이 FPDIS 신호(도 5의 (c))의 펄스 폭의 기간 L 레벨로 된다. 그 때문에, 펄스 구동 신호 생성부(70)에 의해 생성된 펄스 구동 신호(도 5의 (f))는, 온 기간(Tb, Tc)에서 무효로 되며, 스위칭 소자(50)를 오프시키는 논리값(H 레벨 : 도 5의 (h))으로, 스위칭 소자(50)에 공급되게 된다.

이와 같이, VFD 구동 회로(20)는, 그리드 전극(12) 및 세그먼트 전극(13)이 모두 구동되는 전압으로 되어 있는 기간이 짧은 경우(예를 들면, 상기 전압으로 되어 있는 기간이 1주기의 약 1/8 이하로 되는 경우), 그 기간 동안 필라멘트(11)와 그리드 전극(12) 및 세그먼트 전극(13) 간의 전위차를 일정(단, 필라멘트(11)의 길이 방향에서는, 약간의 전위 경사가 발생함)하게 함으로써, 디밍에 의해 원하는 휘도 조정을 행할 수 있기 때문에, 그 편리성을 향상시킬 수 있다.

또한, VFD 구동 회로(20)는, 예를 들면 외부 컨트롤러(40) 측으로부터 VFD(10) 표시 휘도를 확인하면서, FPD 설정 데이터에 기초하여, 상술한 기능 자체의 유효 혹은 무효를 설정할 수 있기 때문에, 편리성을 보다 향상시킬 수 있다.

(FPDIS 신호 생성부)

그런데, FPDIS 신호 생성부(80)는, 외부 컨트롤러(40)로부터 수신하는 디머 조정 데이터에 기초하여, 그 디머 조정 데이터에 대응하는 디머값(그리드 구동 신호 및 세그먼트 구동 신호의 듀티비로서 설정가능한 값)에 따른 펄스 폭을 갖는 신호를 FPDIS 신호로서 생성할 수 있다.

FPDIS 신호 생성부(80)로서는, 예를 들면 도 6에 도시한 바와 같은 회로 구성에 의해 실현할 수 있다. 이하에서는, 도 6에 도시하는 FPDIS 신호 생성부(80)의 일 실시 형태를, 도 7에 도시하는 FPDIS 신호 생성부(80)의 주요 신호의 타이밍차트를 적당히 병용하여 설명한다.

FPDIS 신호 생성부(80)는 래치부(801)와, 비교부(802)와, 카운터부(803)와, 신호 생성부(804)를 갖는다.

래치부(801)는, D 플립플롭에 의해 구성되며, FPDIS 신호(도 7의 (e))를 생성하기 위한 정보로서, 외부 컨트롤러(40)로부터 수신한 디머 조정 데이터(DM0~DM9)를 래치한다. 디머 조정 데이터를 래치하는 타이밍으로서는, 예를 들면 도 6에 도시한 바와 같이, 후술하는 RS 플립플롭(808)의 리세트 입력(도 7의 (d))에서의 상승 시(t0, t3, t6)로 된다.

비교부(802)는 Ex-NOR 소자, NAND 소자, NOR 소자에 의해 구성되며, 래치부(801)에 의해 래치된 디머 조정 데이터(DM0~DM9)를 반전한 각 비트와, 카운터부(803)로부터 출력되는 기준 클럭 신호에 기초하는 카운트값(1T~9T)을 비교하여, 일치할 경우에는 "1"을 출력하고, 불일치할 경우에는 "0"을 출력한다.

카운터부(803)는, 리세트 단자를 갖는 T 플립플롭에 의해 구성되며, 발진 회로(202)에 의해 생성된 기준 클럭 신호를 소정 분주하여(도 6에서는 9 분주), 카운트값(1T~9T)을 생성함과 함께, 후술하는 RS 플립플롭(808)의 반전 출력, 즉 FPDIS 신호(도 7의 (e))의 역극성으로 되는 신호의 하강 시(t0, t3, t6)에 카운트값(1T~9T)을 리세트한다.

신호 생성부(804)는, D 플립플롭(805, 806)과, NOR 소자(807)와, RS 플립플롭(808)에 의해 구성된다.

D 플립플롭(805)은, 비교부(802)로부터의 출력을 기준 클럭 신호의 상승 시(t2)에 세트함과 함께, RS 플립플롭(808)의 세트 단자에 입력한다(도 7의 (c)). 도 7에 나타내는 시각 t2는, 카운터부(803)에 의해 시각 t0부터 카운트된 카운트값(1T~9T)과, 래치부(801)에 의해 래치된 디머 조정 데이터(DM0~DM9)를 반전한 각 비트가 일치한 시각을 나타내고 있다.

D 플립플롭(806)은, 그리드 전극 G1~G2 각각을 구동하는 기간을 1 주기로 하는 내부 클럭 신호 A(도 7의 (b))에 기초하여, AND 소자(807)를 통해 내부 클럭 신호 A(도 7의 (b))를 반전한 신호를 RS 플립플롭(808)의 리세트 단자에 입력한다(도 7의 (d)).

RS 플립플롭(808)은, 상술한 바와 같은 세트 입력(도 7의 (c)) 및 리세트 입력(도 7의 (d))에 기초하여, 도 7의 (e)에 도시한 바와 같은 FPDIS 신호를 출력한다. 이 FPDIS 신호의 펄스 폭 TW는, 디머 제어부(211)에 의해 동일한 디머 조정 데이터에 기초하여 조정된 그리드 구동 신호(도 7의 (f))의 펄스 폭 TWG 및 세그먼트 구동 신호(도 7의 (g))의 펄스 폭 TWS와 동일하거나 혹은 그들 펄스 폭 TWG, TWS를 포함하게 된다.

이와 같이, FPDIS 신호 생성부(80)는, 외부 컨트롤러(40)로부터 수신한 디머 조정 데이터에 기초하여, 도 7의 파선부 S 및 T 내에 나타내는 펄스 구동 신호를 온 기간만큼 무효로 하기 위한 FPDIS 신호를 생성하는 것이다. FPDIS 신호생성부(80)는, 상술한 구성에 한정되는 것은 아니며, 상술한 논리를 실현하는 구성이라면 어느 것이라도 무방하다.

VFD 구동 회로(20)는, FPDIS 신호 생성부(80)를 가짐으로써, 그리드 전극(12) 및 세그먼트 전극(13)이 모두 구동되는 전압으로 되어 있는 기간이 짧은 경우라도, 그 기간 동안 필라멘트(11)와 그리드 전극(12) 및 세그먼트 전극(13) 간의 전위차를 일정하게 함으로써, 디밍에 의해 원하는 휘도 조정을 행할 수 있기 때문에, 그 편리성을 향상시킬 수 있다.

상술한 실시 형태에서, VFD 구동 회로(20)는 외부 컨트롤러(40)로부터 수신하는 디머 조정 데이터에 기초하여, 그 디머 조정 데이터에 대응하는 디머값(그리드 구동 신호 및 세그먼트 구동 신호의 듀티비로서 설정가능한 값)에 따른 펄스 폭의 기간이, 소정 기간(예를 들면, 그리드 구동 신호 및 세그먼트 구동 신호의 1 주기의 약 1/8) 이하로 될 경우, 그 펄스 폭의 기간만큼 펄스 구동 신호를 무효로 하도록 하여도 된다. 예를 들면, FPDIS 신호 생성부(80)에서, 비교부(802)가 "1"을 출력할 때의 카운터부(803) 출력의 카운트값(1T~9T)이, (1 펄스 기간의 기간-상기 소정 기간) 이상으로 될 경우, 비교부(802)의 출력을 리세트하는("0"으로 함) 부를 새롭게 구비하도록 하면 된다.

이와 같이, VFD 구동 회로(20)는, 외부 컨트롤러(40)로부터 디머 조정 데이터를 수신할 때마다, 그 수신한 디머 조정 데이터에 기초하여 펄스 구동 신호를 무효로 하는 경우를 자동적으로 판정할 수 있기 때문에, 그 편리성을 향상시킬 수 있는 것이다.

또한, 상술한 실시 형태에서, VFD 구동 회로(20)를 반도체 집적 회로와, 필라멘트(11)를 펄스 구동하기 위한 전압을 생성하는 스위칭 소자(50)를 외부에 접속가능하게 하는 인터페이스(FPCON 단자)를 구비하도록 하여도 된다.

또한, 상술한 실시 형태에서, VFD 구동 회로(20)를 이용한 여러가지 어플리케이션 회로(예를 들면, 형광 표시관 모듈)에 대하여, 스위칭 소자(50)를 구비하도록 하여도 된다. 바람직하게는, VFD 구동 회로(20)는, 반도체 집적 회로로 하며, 스위칭 소자(50)를 외부에 접속가능하게 하여도 되고, 집적화한 스위칭 소자(50)를 내장한 반도체 집적 회로로 하여도 된다.

<제2 실시 형태>

본 발명에 따른 제2 실시 형태로서, 필라멘트 펄스 제어부(212)는, 펄스 구동 신호를 유효로 하는 경우로서, 외부 컨트롤러(40)로부터 수신하는 펄스 폭 데이터 및 펄스 주기 데이터에 기초하여, 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽을 설정하는 기능을 갖는다.

이하, 상기 기능을 설명함에 있어서, 우선, 도 9 및 도 10을 참조하여 펄스 폭 데이터와 펄스 주기 데이터의 일 실시 형태를 설명한다.

(펄스 폭 데이터)

도 9는 펄스 폭 데이터의 설정에 관한 대조표이다.

도 9에 도시한 바와 같이, 외부 컨트롤러(40)로부터 송신하는 펄스 폭 데이터는, 예를 들면 W0을 LSB(Least Significant Bit)로 하는 4 비트의 직렬 데이터 Wn(W0~W3)으로 된다. 외부 컨트롤러(40)는, 이 4 비트의 직렬 데이터 Wn(W0~W3)을펄스 폭 데이터로 하여, 상술한 G2 시퀀스로 송신하는 16 비트의 컨트롤 데이터에 포함시켜, VFD 구동 회로(20)에 송신한다.

한편, 펄스 폭 데이터(W0~W3)는, 펄스 구동 신호의 펄스 폭의 설정값과 대응되어 있으며, VFD 구동 회로(20)에서 펄스 폭의 설정값으로 디코드되게 된다. 펄스 폭의 설정값은, 예를 들면 발진 회로(202)에서 생성되는 기준 클럭 신호의 주기(1/fosc(기준 클럭 신호의 주파수))를 기준으로 한 값으로 하여도 된다. 이 경우, 펄스 구동 신호의 펄스 폭은, "펄스 폭의 설정값/fosc"에 의해 산정된 값으로 된다.

도 9에 따르면, 일 설계 수단으로서, 펄스 폭 데이터(W0~W3)가 "0000"으로 될 경우 펄스 폭의 설정을 금지하고 있지만, 예를 들면 펄스 폭 데이터(W0~W3)가 "0000"부터, 펄스 폭의 설정값을 할당하여도 된다. 또한, 펄스 폭 데이터로서의 직렬 데이터 Wn의 비트 수는, 상술한 4 비트에 한하지 않으며, 펄스 구동 신호의 펄스 폭 설정이 원하는 분해능으로 되도록 적절한 값으로 설정된다.

VFD 구동 회로(20)는, 이러한 펄스 폭 데이터에 기초하여, 적당한 타이밍에서, 펄스 구동 신호(즉, 필라멘트 펄스 전압)의 펄스 폭을 세밀하게 설정하는 것이 가능해지는 것이다.

(펄스 주기 데이터)

도 10은 펄스 주기 데이터에 관한 대조표이다.

도 10에 도시한 바와 같이, 외부 컨트롤러(40)로부터 펄스 주기 데이터로서 송신하는 데이터로서는, 예를 들면 C0을 LSB로하는 7 비트의 직렬 데이터(C0~C6)로된다. 외부 컨트롤러(40)는, 이 7 비트의 직렬 데이터(C0~C6)를 펄스 주기 데이터로 하여, 상술한 G2 시퀀스로 송신하는 16 비트의 컨트롤 데이터에 포함시켜, VFD 구동 회로(20)에 송신한다.

한편, 펄스 주기 데이터(C0~C6)는, 펄스 구동 신호의 펄스 주기의 설정값과 대응되어 있으며, VFD 구동 회로(20)에서 펄스 주기의 설정값으로 디코드되게 된다. 펄스 주기의 설정값은 VFD 구동 회로(20)의 발진 회로(202)에서 생성되는 기준 클럭 신호의 주기(1/fosc(기준 클럭 신호의 주파수))를 기준으로 한 값으로 하여도 된다. 이 경우, 펄스 구동 신호의 펄스 주기는 "펄스 주기의 설정값/fosc"에 의해 산정된 값으로 된다.

도 10에 따르면, 일 설계 수단으로서, 바이너리 데이터(C0~C6)가 "0000" 및 "1111"로 될 경우, 펄스 주기의 설정을 금지하도록 하고 있지만, 예를 들면 바이너리 데이터(C0~C6)에 "0000"부터 펄스 주기의 설정값을 할당하도록 하여도 된다.

또한, 펄스 주기 데이터로서의 직렬 데이터 Cn의 비트 수는, 상술한 7 비트에 한하지 않으며, 펄스 구동 신호의 펄스 주기 설정이, 원하는 분해능을 달성하도록 적절한 값으로 설정되게 된다.

VFD 구동 회로(20)는, 이러한 펄스 주기 데이터에 기초하여, 적당한 타이밍에서, 펄스 구동 신호(즉, 필라멘트 펄스 전압)의 펄스 주기를 세밀하게 설정하는 것이 가능해지는 것이다.

(필라멘트 펄스 제어부)

도 11은 본 발명의 제2 실시 형태에 따른 필라멘트 펄스 제어부(212)의 구성을 도시하는 도면이다. 도 11에 도시하는 필라멘트 펄스 제어부(212)는, 도 9에 나타낸 펄스 폭의 설정과, 도 10에 나타낸 펄스 주기의 설정을 실현하기 위한 일 실시 형태이다.

필라멘트 펄스 제어부(212)는, 제1 비교부(71)와, 제2 비교부(72)와, 카운터부(73)와, 펄스 구동 신호 생성부(77)를 갖는다.

제1 비교부(71)는, 외부 컨트롤러(40)로부터 수신하는 펄스 폭 데이터(W0~W3)와, 카운터부(73)의 출력으로서의 기준 클럭 신호에 기초하는 카운트값(1T~4T)을 비교하는 것이며, 예를 들면 4개의 Ex(Exclusive)-NOR 소자와, 1개의 AND 소자에 의해 구성된다. 즉, 제1 비교부(71)는 각각의 Ex-NOR 소자에서, 펄스 폭 데이터(W0~W3)와 카운트값(1T~4T) 간의 대응하는 비트 비교 결과가 일치하게 될 경우, AND 소자로부터 "1"을 출력한다. 또한, 어느 하나의 Ex-NOR 소자에서, 비트 비교 결과가 불일치하게 될 경우, AND 소자의 출력은 "0"으로 된다.

도 11에 따르면, 제1 비교부(71)는 상술한 구성 이외에, 1개의 3 입력(부논리(negative logic)) AND 소자를 갖는다. 이 AND 소자는, 회로 규모를 억제하기 위해 카운터부(73)를 제2 비교부(72)와 공용시킨 결과, 카운트값(5T~7T)에 관한 비교 동작을 무효로 하기 위한 것이다. 또한, 제1 비교부(71)는, 상술한 구성에 한정된 것은 아니며, 펄스 폭 데이터(W0~W3)와 카운트값(1T~4T)을 비교하여, 그 결과를 출력하는(예를 들면, 일치한 경우 "1"을 출력) 게이트 회로이면 되고, 또한 펄스 폭 데이터의 비트값에 따라 그 게이트 회로의 구성 소자의 개수 등이 변경되게 된다.

제2 비교부(72)는, 외부 컨트롤러(40)로부터 수신하는 펄스 주기 데이터(C0~C6)와, 후술하는 카운터부(73)의 출력으로서의 기준 클럭 신호에 기초하는 카운트값(1T~7T)을 비교하는 것이며, 예를 들면 7개의 Ex(Exclusive)-NOR 소자와, 1개의 AND 소자에 의해 구성된다. 즉, 제2 비교부(72)는, 각각의 Ex-NOR 소자에서, 펄스 주기 데이터(C0~C6)와 카운트값(1T~7T) 간의 대응하는 비트 비교가 일치하게 될 경우, AND 소자로부터 "1"을 출력한다. 또한, 어느 하나의 Ex-NOR 소자에 의해 비트 비교가 불일치하게 될 경우, AND 소자의 출력은 "0"으로 된다.

제2 비교부(72)는, 상술한 구성에 한정되는 것은 아니며, 펄스 폭 데이터(C0~C6)와 카운트값(1T~7T)을 비교하여, 그 결과를 출력하는(예를 들면, 일치한 경우 "1"을 출력) 게이트 회로이면 된다. 이 경우, 펄스 주기 데이터의 비트값에 따라, 그 게이트 회로의 구성 소자의 개수 등이 변경되게 된다.

카운터부(73)는, 발진 회로(202)에 의해 생성된 기준 클럭 신호를 7 분주하여, 카운트값(1T~7T)을 생성함과 함께, 제1 비교부(71) 또는 제2 비교부(72)에서의 비트 비교 결과가 일치한 경우(예를 들면, 제1 비교부(71) 또는 제2 비교부(72)에서의 AND 소자의 출력이 "1"), 카운트값(1T~7T)이 리세트되는 부이다.

상술한 카운터부(73)로서는, 예를 들면 도 11에 도시한 바와 같이, 7개의 리세트 단자를 갖는 T 플립플롭을 직렬로 접속한 분주 회로에 의해 실현할 수 있다. 카운터부(73)는, T 플립플롭 이외에 여러가지 플립플롭 소자(예를 들면, D 플립플롭이나 JK 플립플롭 등)를 이용한 게이트 회로로 구성가능하며, 또한 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽의 설정에 대하여 필요하게 되는 분해능에 따라, 기준 클럭 신호의 분주수가 변경됨과 함께, 그 게이트 회로의 구성 소자의 개수 등이 변경되게 된다.

펄스 구동 신호 생성부(77)는, 제1 비교부(71)에서의 각 비트 비교 결과가 전부 일치한 경우, 펄스 구동 신호를 한쪽 레벨(예를 들면, "0")로 하고, 제2 비교부(72)에서의 각 비트 비교 결과가 전부 일치한 경우, 펄스 구동 신호를 다른쪽 레벨(예를 들면, "1")로 하는 것이며, 예를 들면 도 11에 도시한 바와 같이, D 플립플롭(74, 75)과 RS 플립플롭(76)에 의해 구성된다.

다음으로, 필라멘트 펄스 제어부(212)의 동작을 도 8을 이용하여 개략적으로 설명한다.

먼저, 도 8에 나타내는 시각 T0에서, 카운터부(73)는, 자신의 출력으로서의 카운트값(1T~7T)의 각 비트가 "0"의 상태(이하, 리세트 상태라 함)에 있는 것으로 한다. 카운터부(73)는, 이 상태로부터, 128(2⁷)진 카운터로서, 기준 클럭 신호에 기초하여 카운트값(1T~7T)을 순차 인크리먼트한다.

다음으로, 도 8에 나타내는 시각 T1에서는, 제2 비교부(72)에서, 카운터부(73)의 출력으로서의 카운트값(1T~7T)과, 외부 컨트롤러(40)로부터 수신하는 펄스 주기 데이터(C0~C6)가 일치하여, D 플립플롭(74)으로 "1"을 출력한다. 그리고, 기준 클럭 신호의 상승에 의해, D 플립플롭(74), RS 플립플롭(76)에서 순차 "1"이 세트됨과 함께, 펄스 구동 신호는 "0" 레벨에서 "1" 레벨로 전환된다.

D 플립플롭(74)에 의해 "1"이 세트되면, 카운터부(73)의 카운트값(1T~7T)은리세트 상태로 천이함과 함께, 카운트값(1T~7T)의 인크리먼트가 행해지게 된다.

다음으로, 도 8에 나타내는 시각 T2에서는, 제1 비교부(71)에서, 카운터부(73)의 출력으로서의 카운트값(1T~4T)과, 외부 컨트롤러(40)로부터 수신하는 펄스 폭 데이터(W0~W3)가 일치하여, D 플립플롭(75)으로 "1"을 출력한다. 그리고, 기준 클럭 신호의 상숭에 의해, D 플립플롭(75)에 "1"이 세트됨과 함께, RS 플립플롭(76)에 "0"이 세트되기 때문에, 펄스 구동 신호는 "1" 레벨에서 "0" 레벨로 전환된다.

이와 같이, 필라멘트 펄스 제어부(212)는, 펄스 폭 데이터에 대응한 펄스 폭의 기간 동안, 펄스 구동 신호를 한쪽 레벨로 하며, 펄스 주기 데이터에 대응한 펄스 주기 중, 상기 펄스 폭 이외의 기간 동안 펄스 구동 신호를 다른쪽 레벨로 하여, 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 하나를 설정할 수 있는 것이다.

또한, 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 한쪽을 설정할 경우, 설정하지 않는 측의 펄스 폭 데이터 또는 펄스 주기 데이터를 이전의 설정에 이용한 데이터 내용으로 고정함과 함께, 외부 컨트롤러(40)로부터 설정할 측의 펄스 폭 데이터 또는 펄스 주기 데이터의 갱신 데이터를 수신하고, 그 수신한 갱신 데이터에 기초하여, 설정할 측의 펄스 폭 또는 펄스 주기의 설정만을 갱신하도록 하면 된다. 이 경우, VFD 구동 회로(20)는, 설정하지 않는 측의 펄스 폭 데이터 또는 펄스 주기 데이터를 상기 갱신 데이터와 아울러 외부 컨트롤러(40)로부터 수신하도록 하여도 되고, 이전의 설정에 이용한 데이터 내용을 유지해두고, 그 유지해둔 데이터를 이용하도록 하여도 된다.

이상, 본 발명에 따른 VFD 구동 회로는, 펄스 구동 신호(즉, 필라멘트 펄스 전압)의 듀티비를 외부 컨트롤러로부터 수신하는 데이터(펄스 폭 데이터, 펄스 주기 데이터)에 기초하여, 적당한 타이밍에서, 세밀하게 조정하는 것이 가능해진다. 또한, 이 결과로서, 필라멘트 펄스 전압의 듀티비의 변동에 기인한, VFD(10) 표시에서의 휘도 품위의 저하나 필라멘트(11)의 열화를 억제할 수 있기 때문에, VFD 구동 회로의 신뢰성을 향상시킬 수 있다.

또한, 펄스 구동 신호를 설정하기 위한 기준 클럭 신호의 주파수가, 소정의 주파수 대역 내(가청 대역 이상이며 소정의 상한 주파수 이하)에 있어도, 본 발명에 따른 VFD 구동 회로는 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽을 적당한 타이밍에서 세밀하게 설정하는 것이 용이하게 된다.

상술한 실시 형태에서, VFD 구동 회로(20)를 반도체 집적 회로로 하며, 필라멘트 펄스 전압을 생성하는 스위칭 소자(50)를 외부에 접속가능하게 하는 인터페이스(예를 들면, 상술한 FPCON 단자)를 구비하도록 하여도 된다.

또한, 상술한 실시 형태에서, VFD 구동 회로(20)를 이용한 여러가지 어플리케이션 회로(예를 들면, 형광 표시관 모듈)에 대하여 스위칭 소자(50)를 구비하도록 하여도 된다. 이 경우, VFD 구동 회로(20)는 반도체 집적 회로이며, 스위칭 소자(50)를 외부에 접속가능하게 하여도 되고, 스위칭 소자(50)를 집적화한 반도체 집적 회로로 하여도 된다.

본 발명에 따르면, 필라멘트의 펄스 구동 방식을 이용한 형광 표시관 구동 회로의 편리성이나 신뢰성을 향상시킬 수 있어서, 사용성이 좋은 형광 표시관 구동 회로를 제공하는 것이 가능해진다.

Claims

필라멘트와, 그리드 전극과, 세그먼트 전극을 갖는 형광 표시관에 대하여, 상기 필라멘트를 구동하는 필라멘트 구동부와, 상기 그리드 전극을 펄스 구동하는 그리드 구동부와, 상기 세그먼트 전극을 펄스 구동하는 세그먼트 구동부를 갖는 형광 표시관 구동 회로로서,

상기 필라멘트 구동부의 출력을 적당한 타이밍에서 유효 혹은 무효로 하는 제어부를 포함하는 형광 표시관 구동 회로.
제1항에 있어서,

상기 제어부는, 상기 필라멘트 구동부의 출력을 무효로 할 경우, 상기 그리드 구동부 및 상기 세그먼트 구동부에 의해 상기 그리드 전극 및 상기 세그먼트 전극이 모두 구동되는 전압으로 되며, 상기 전압으로 되는 기간 TW가 소정 기간 이하일 때, 상기 필라멘트 구동부의 출력을 상기 기간 TW만큼 무효로 하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 제어부는 상기 필라멘트를 펄스 구동하기 위한 펄스 구동 신호를 출력하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 제어부는 소정 기간 이하로 되는 상기 기간 TW에서, 상기 필라멘트 구동부의 출력을 소정 레벨로 고정하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 형광 표시관 구동 회로는, 한쪽 논리값인 경우에 상기 필라멘트 구동부의 출력을 무효로 설정가능하게 하고, 다른쪽 논리값인 경우에 상기 필라멘트 구동부의 출력을 유효로 설정가능하게 하는 데이터 X를 외부로부터 수신하며,

상기 제어부는,

상기 외부로부터 수신한 데이터 X가 상기 한쪽 논리값인 경우, 상기 필라멘트 구동부의 출력을 소정 기간 이하로 되는 상기 기간 TW만큼 무효로 설정하고,

상기 외부로부터 수신한 데이터 X가 상기 다른쪽 논리값인 경우, 상기 필라멘트 구동부의 출력을 유효로 설정하는 형광 표시관 구동 회로.
제5항에 있어서,

상기 형광 표시관 구동 회로는,

상기 그리드 구동부의 출력 또는 상기 세그먼트 구동부의 출력의 듀티비에 대응된 데이터 Y를 외부로부터 수신하며,

상기 기간 TW를 상기 수신한 데이터 Y에 대응한 상기 듀티비에 기초하는 펄스 폭의 기간으로 하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 형광 표시관 구동 회로는, 상기 그리드 구동부의 출력 또는 상기 세그먼트 구동부의 출력의 듀티비에 대응된 데이터 Y를 외부로부터 수신하며,

상기 제어부는,

상기 수신한 데이터 Y에 대응한 상기 듀티비에 기초하는 상기 기간 TW가 소정 기간 이하로 될 경우, 상기 필라멘트 구동부의 출력을 상기 기간 TW만큼 무효로 하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 형광 표시관 구동 회로는 반도체 집적 회로이며, 상기 필라멘트 구동부의 출력에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 전압을 생성하는 스위칭 소자를 외부에 접속가능하게 하는 형광 표시관 구동 회로.
제2항에 있어서,

상기 필라멘트 구동부의 출력에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 전압을 생성하는 스위칭 소자를 더 포함하는 형광 표시관 구동 회로.
제9항에 있어서,

상기 형광 표시관 구동 회로는 반도체 집적 회로이며, 상기 스위칭 소자를외부에 접속가능하게 하는 형광 표시관 구동 회로.
제9항에 있어서,

상기 형광 표시관 구동 회로는 상기 스위칭 소자를 집적화한 반도체 집적 회로인 형광 표시관 구동 회로.
제1항에 있어서,

상기 제어부는, 상기 필라멘트 구동부의 출력을 유효로 할 경우, 외부로부터 수신하는 데이터에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽을 설정가능하게 하는 형광 표시관 구동 회로.
제12항에 있어서,

상기 외부로부터 수신하는 데이터는, 상기 펄스 구동 신호의 펄스 폭을 설정하기 위한 펄스 폭 데이터를 가지며,

상기 제어부는,

상기 수신한 펄스 폭 데이터에 대응한 펄스 폭을 갖는 상기 펄스 구동 신호를 생성하는 형광 표시관 구동 회로.
제12항에 있어서,

상기 외부로부터 수신하는 데이터는, 상기 펄스 구동 신호의 펄스 주기를 설정하기 위한 펄스 주기 데이터를 가지며,

상기 제어부는,

상기 수신한 펄스 주기 데이터에 대응한 펄스 주기를 갖는 상기 펄스 구동 신호를 생성하는 형광 표시관 구동 회로.
제12항에 있어서,

상기 외부로부터 수신하는 데이터는, 상기 펄스 구동 신호의 펄스 폭을 설정하기 위한 펄스 폭 데이터와, 상기 펄스 구동 신호의 펄스 주기를 설정하기 위한 펄스 주기 데이터를 가지며,

상기 제어부는,

상기 수신한 펄스 폭 데이터에 대응한 펄스 폭의 주기, 상기 펄스 구동 신호를 한쪽 레벨로 하고, 상기 수신한 펄스 주기 데이터에 대응한 펄스 주기 중, 상기 펄스 폭 이외의 기간 동안 상기 펄스 구동 신호를 다른쪽 레벨로 함으로써, 상기 펄스 구동 신호의 펄스 폭 또는 펄스 주기 중 적어도 어느 한쪽을 설정하는 형광 표시관 구동 회로.
제15항에 있어서,

상기 필라멘트 펄스 제어부는,

상기 펄스 폭 데이터와 기준 클럭 신호에 기초하는 카운트값을 비교하는 제1비교부와,

상기 펄스 주기 데이터와 기준 클럭 신호에 기초하는 카운트값을 비교하는 제2 비교부와,

기준 클럭 신호를 소정 분주하여 상기 카운트값을 생성함과 함께, 상기 제1 비교부 또는 상기 제2 비교부의 비교 결과가 일치한 경우, 상기 카운트값이 리세트되는 카운트부와,

상기 제1 비교부의 비교 결과가 일치한 경우, 상기 펄스 구동 신호를 한쪽 레벨로 하고, 상기 제2 비교부의 비교 결과가 일치한 경우, 상기 펄스 구동 신호를 다른쪽 레벨로 하는 제어부

를 구비하는 형광 표시관 구동 회로.
제12항에 있어서,

상기 형광 표시관 구동 회로는 반도체 집적 회로이며, 상기 펄스 구동 신호에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 전압을 생성하는 스위칭 소자를 외부에 접속가능하게 하는 형광 표시관 구동 회로.
제12항에 있어서,

상기 펄스 구동 신호에 기초하여, 상기 필라멘트를 펄스 구동하기 위한 전압을 생성하는 스위칭 소자를 더 포함하는 형광 표시관 구동 회로.
제18항에 있어서,

상기 형광 표시관 구동 회로는 반도체 집적 회로이며, 상기 스위칭 소자를 외부에 접속가능하게 하는 형광 표시관 구동 회로.
제18항에 있어서,

상기 형광 표시관 구동 회로는 상기 스위칭 소자를 집적화한 반도체 집적 회로인 형광 표시관 구동 회로.